JPH02158167A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に高抵抗素子を用
いたＳＲＡＭ（スタテック型ランダムアクセスメモリ）
のメモリセルに於いて、待期時の消費電力を低減するた
めに高抵抗素子の抵抗値を増加させるように構成した半
導体記憶装置に関するものである。

（従来の技術） 従来の高抵抗素子を用いたＳＲＡＭのメモリ・セルの断
面図の１例を第４図に示す。図に於いて、２重のポリＳ
ｉ層が用いられているが、高抵抗素子として用いるもの
は第２ポリＳｔ層１のである。第２ポリＳｔ層１の部分
は通常不純物がドープされていない高抵抗部分である。

第２ポリＳｉ層１ｃの両端には、ｎ　型にドープされた
低抵抗部分１ａ、ｌｂが設けられている。この低抵抗部
分１ｂはドライバートランジスタのゲート電極を構成す
る第１ポリＳｉ層の一端３に接続されている。さらに、
部分３はトランスファートランジスタのドレイン４ｂに
接続されている。ドレイン４ｂの部分は、図には現わし
ていないドライバートランジスタのドレインに接続され
ており、このトランジスタのソースは低電圧源に接続さ
れている。高電圧源は低抵抗部分１ａに接続されている
。記憶の保持状態によってドライバートランジスタが導
電状態にあれば待期時に於いても、低抵抗部分１ａに接
続された高電圧源から低抵抗部分１ａ、高抵抗部分１ｃ
、体抵抗部分１ｂ、第１ポリＳｉ層３．ドレイン４ｂそ
してドライバートランジスタという経路を通って低電圧
源へと電流が流れる。この電流がメモリの待期時に発生
する熱の原因となっている。この熱の発生を減少させる
ためには、高抵抗素子１の抵抗を大きくする必要がある
。

このメモリ・セルでは高抵抗部分ＩＣの部分を除いて、
配線経路は全てｎ　型にドープされて低比抵抗を持つよ
うにされている。

（発明が解決しようとする課題） 将来、より高密度のメモリを実現するためには、メモリ
・セルの微細化は必須の条件であって、それに伴い高抵
抗部分ＩＣをも微細化する必要がある。ところで先に述
べたように高抵抗素子を用いたＳＲＡＭでは待機時に於
いても高電圧源から高抵抗素子を通って低電圧源に電流
が流れている。

メモリの高密度化を実現するには、この電流を押さえて
セル１個当りが発生する熱を小さくする必要がある。し
かしメモリの微細化により高抵抗素子の長さも小さくし
なければならないので、より大きな抵抗値を実現するた
めには、高抵抗素子の厚さを薄くする必要がある。この
ため、従来のポリＳｉ層を用いた抵抗素子を用いて実現
できる抵抗値の上限はポリＳ１層の膜厚によって大きく
支配されている。

［発明の構成］ （課題を解決するための手段） 本発明の目的は、従来の形のポリＳｉを用いた高抵抗素
子に改良を加えることにより、ポリＳｉによる高抵抗素
子によって実現できる抵抗値の上限を増加させることに
ある。これにより、メモリのより一層の高密度化が可能
となる。

（作　　用） このような目的を達成するために、本発明は、従来のメ
モリ・セルで用いられていた第２ポリＳｔ層を用いた高
抵抗素子に於いて、その両端に設けられていたｎ＋型の
低抵抗部分に替ってＰ＋型の低抵抗部分を設けることに
より、より大きな抵抗値をもった高抵抗素子を実現し得
るようにしたものである。これにより、高抵抗素子中を
流れるキャリアが電子から正孔に変化する。正孔の移動
度は電子のそれらに比らべて３分１はどであるので、従
来に比らべて３倍もの大きさを持った抵抗素子が実現で
きる。この際低抵抗部分にドープした不純物が第１ポリ
Ｓｉ層に拡散することを防止するために、薄い金属膜を
低抵抗部分と第１ポリＳＬ層の間に挿入する。

（実施例） 第１図乃至第３図は本発明による半導体記憶装置の一実
施例を示すものである。

図において、第４図と同一符号のものは同一部分を示し
、その説明を省略する第１図で７８及び７ｂは、Ｐ＋型
にドープされた低抵抗部分を示す。

また８は、低抵抗部分１ｂに注入されたＰ＋型の不純物
が・ｎ”型にドープされた第１のポリＳｉ層３の部分に
拡散することを防止するために設けられた薄い金属膜で
ある。高抵抗部分ＩＣは通常不純物がドープされていな
いが、この部分をＰ＋型もしくはｎ型にドープすること
も可能である。そのドープ量は、低抵抗部７ａまたは７
ｂと高抵抗部１ｃの間に静電ポテンシャルの格差が有効
に生ずる範囲とする。この静電ポテンシャルを増加させ
る方法として高抵抗部分ＩＣの材料であるポリＳｔの結
晶粒径を小さくすることも有効である。

ポリＳｉの粒界面に存在するトラップに低抵抗部分７ａ
、７ｂから流入した多数キャリアが捕獲される。このキ
ャリアが担っている電荷のために、高抵抗１ｃと低抵抗
部分７ａ、７ｂの間に静電ポテンシャルの格差が生ずる
が、ポリＳｔの粒径を小さくするとトラップの密度が増
加するに伴って捕獲されるキャリア数が増加するために
ポテンシャルの格差が増加し得る。

この第１図の各要素のみを示した平面図は第２図に示し
、第２図のＡ−Ａ’断面が第１図である。

この第２図に示すＳＲＡＭの回路は、第３図のような接
続関係にある。このＳＲＡＭの回路は、第１および第２
のｎ型トランジスタである一対のドライバートランジス
タＤＴ　ｒ、ＤＴ　ｒ’　と一対のトランスファトラン
ジスタＴＴｒ、ＴＴｒ　　とで主に構成され、ドライバ
ートランジスタＤＴｒ。

ＤＴ　ｒ’のソースＳ、には低電圧源Ｖｓｃに接続され
、ドレインＤには負荷抵抗ＲＬ、ＲＬ’を介して高電圧
源Ｖｄｄが接続され、これらのトイライバートランジス
タＤＴ　ｒ、ＤＴ　ｒ’のそれぞれのゲートとドレイン
とは相互に交叉接続されていて、２安定回路を構成して
いる。

［発明の効果］ 以上説明したように、従来用いられていた高抵抗素子の
低抵抗部分の極性をｎ＋型からＰ＋型に変化させること
により、複雑な手段を用いることなく、ポリＳｔを用い
た高抵抗素子の抵抗値を大きくすることができる。これ
により。微細な形状を持ち、しかも大きな抵抗値を持つ
抵抗素子が実現可能となり、メモリの一層の高密度化が
可能となる。

【図面の簡単な説明】

第１図は、本発明による半導体記憶装置のメモリセルの
一実施例を示す断面図、第２図は、その平面図、第３図
は、その回路図である。 １・・・・・・高抵抗素子として用いられている第２ポ
リＳＬ層、ｌａ、ｌｂ・・・・・・＝ｎ　型にドープさ
れた低抵抗部、１ｃ・・・・・・通常不純物のドープが
行なわれていない高低抗部、２・・・・・・ドライバー
トランジスタのゲート電極として用いられている第１ポ
リＳｉ層、３・・・・・・トランファートランジスタの
ドレイン及び第２ポリＳｉ層の一端に接続された第１ポ
リＳｉ層の部分、４ａ・・・・・・トランスファトラン
ジスタのゲート、４ｂ・・・・・・トランスファトラン
ジスタのドレイン、４ｃ・・・・・・トランスファトラ
ンジスタのチャンネル、４ｄ・・・・・・トランスファ
トランジスタのソース、５・・・・・・ドライバートラ
ンジスタのチャンネル部、６・・・・・・Ｐ型の半導体
基板、７ａ。 ７ｂ・・・・・・Ｐ、＋型にドープされた第２ポリＳｉ
層、８・・・・・・７ｂにドープした不純物が３の部分
に拡散することを防止するための金属薄膜。

Claims (1)

【特許請求の範囲】
1. Ｐ型のＳｉ基板上に形成された第１及び第２のｎチャン
   ネルトランジスタを有し、この第１及び第２のトランジ
   スタのＳｉ基板上に形成されたソースを低電圧源に接続
   しかつ同じくＳｉ基板上に形成されたドレインを各々負
   荷抵抗を介して高電圧源に接続するとともに、ゲート及
   びドレインを相互に交叉接続して２安定回路を構成した
   ものにおいて、前記第１及び第２のトランジスタのゲー
   ト電極をｎ＾＋型の第１のポリＳｉ層により形成し、さ
   らに前記負荷抵抗の各々をゲート電極の上層に設けたｉ
   型もしくはＰ＾−またはｎ型の第２のポリＳｉ層の両端
   をＰ＾＋型にドープすることにより形成し、第２と第１
   のポリＳｉ層の一端を金属膜を介して接続し同時に第１
   のポリＳｉ層の前記一端を前記トランジスタのＳｉ基板
   上のドレインに接続したことを特徴とする半導体記憶装
   置。