JPH02157934A - 可変長データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デリミタコード等の区切データで区分され
て外部記憶手段に記憶された可変長データを処理する処
理装置に関する。

［発明の概要］ この発明は、上記のような処理装置において、外部記憶
手段内の区切データで区分された可変長データを内部記
憶手段へ順次転送している最中に、各可変長データの内
部記憶手段への転送先の先頭アドレスを順次記憶して索
引テーブルを作成し、データ処理に際しては、この索引
テーブルを参照して内部記憶手段の可変長データをアク
セスすることにより、高速処理を実現したものである。

［従来の技術］ 可変長データ形式でデータ処理を行う場合、処理された
可変長データは、ワード、レコード等の情報単位ごとの
区切りを示すデリミタコードにより区分されて本体装置
内に組み込まれた内部記憶手段（ＲＡＭ）に記憶され、
所望レコード、ワードの検索を行う際は、内部記憶手段
からデータ列をシーケンシャルに読出してデータ列上で
デリミタコードを検出することにより行う。

しかし、レコード、或いはワードに対する処理を行う度
に上記検索を行っていたのでは時間がかかりすぎる。

そこで、上記ＲＡＭ上に展開された各レコード、各ワー
ドの先頭アドレスを予め調べてテーブル上に記憶してお
き、レコード検索、ワード検索の際は、このテーブルに
より対象のレコード、ワードの先頭アドレスを探しだし
、その先頭アドレスを直接アクセスする方式が採られて
いる。

一方、データを記憶する各種ファイルは、通常、記憶容
量の大きな磁気ディスク等の外部記憶手段に記憶されて
おり、データ処理に際しては、外部記憶手段内から必要
ファイルを読出して装置本体内の主記憶装置（ＲＡＭ）
に転送し、このＲＡＭに記憶されたファイルのデータに
対してアクセスしている。

［発明が解決しようとする課題］ してみると、外部記憶手段に記憶されたデータに対して
成る処理を行いたい場合は、まず、必要ファイルを外部
記憶手段から主記憶装置（ＲＡＭ）に転送する。その後
、主記憶装置（ＲＡＭ）のデータを再度読出してデリミ
タコードをチエツクすることにより索引テーブルを作成
し、さらに、索引テーブルを調べて所望レコード、所望
ワードをアクセスして処理を行うことになる。

従って、所望レコード、所望ワードに対して実際の処理
を行うに先立って行う前処理に時間がかかり、処理を迅
速に行えないという問題があった。

この発明の課題は、外部記憶手段に記憶されたデータ内
の所望レコード、或いは所望ワードに対する処理を直ち
に行えるようにすることである。

［課題を解決するための手段］ この発明の手段は次の通りである。

外部記憶手段ａ（第１図の機能ブロックを参照、以下同
じ）は、磁気ディスク等の記憶手段であり、複数の可変
長データを区切データにより連結した一連の可変長デー
タ群を記憶する。

内部記憶手段すは、半導体メモリ等の記憶手段であり、
外部記憶手段ａに比べて高速アクセスが可能である。

転送手段Ｃは、実際にデータ処理を行う前に、外部記憶
手段ａに記憶された可変長データ群を内部記憶手段すに
順次転送する。

検知手段ｄは、転送手段Ｃにより可変長データ群を順次
転送している最中に、各可変長データの内部記憶手段す
への転送先の先頭アドレスを区切データに基づいて順次
検知する。

アドレス記憶手段ｅは、検知手段ｄにて検知された先頭
アドレスを順次記憶する。

アクセス制御手段ｆは、処理対象の可変長データを処理
する際、アドレス記憶手段ｅを参照して上記処理対象の
可変長データの先頭アドレスを読み出し、この先頭アド
レス位置に記憶された内部記憶手段すの可変長データを
アクセスする。

［作用］ この発明の手段の作用は次の通りである。

今、外部記憶手段ａには、区切データにより区切られた
可変長データが連続的に記憶されており、外部記憶手段
ａに記憶された各種可変長データの更新処理が指示され
たとする。

そうすると、実際にデータ処理を行うに先立って、先ず
、転送手段Ｃは、外部記憶手段ａに記憶された可変長デ
ータ群を内部記憶手段すに順次転送する。

この際、検知手段ｄは、転送状況を監視して、記憶手段
すへの転送先の先頭アドレスを区切データに基づいて順
次検知する。　そして、アドレス記憶手段ｅは、検知手
段ｄにて検知された先頭アドレスを順次記憶する。

これら処理が完了し、処理対象の可変長データをアクセ
スするときは、アクセス制御手段ｆは、アドレス記憶手
段ｅを参照して上記処理対象の可変長データの先頭アド
レスをサーチして、サーチした先頭アドレス位置に記憶
された内部記憶手段す内の可変長データをアクセスする
。

従って、外部記憶手段に記憶されたデータ内の所望レコ
ード、或いは所望ワードに対する処理を直ちに行えるよ
うになる。

［実施例］ 以下、実施例を第２図ないし第４図を参照しながら説明
する。

構成 第２図は、実施例による可変長データ処理装置の概略ブ
ロック構成図である。

この可変長データ処理装置は、ＣＰＵ１の制御の下に、
ＲＯＭ２に予め格納されたプログラムに従って、可変長
データ形式でファイル処理等の各種のデータ処理業務を
行うものである。その際、制御回路３は各可変長データ
の区別処理や、ＤＭＡ制御回路４による磁気ディスク５
とＲＡＭ６間のＤＭＡ（Ｄｉｒｅｃｔ　　Ｍｅｍｏｒｙ
　　Ａｃｃｅｓｓ）転送処理の処理に対して割込みをか
け、そのＤＭＡ転送処理の最中にタグテーブルを作成す
る等の処理を制御する。

上記タグテーブルは、ＲＡＭ６への各可変長データの転
送先の先頭アドレスを記憶するものであり、ＣＰＵＩは
、各種のデータ処理業務を行う過程で、可変長データを
アクセスする必要のあるときは、このタグテーブルに基
づいてＲＡＭ６に転送された可変長データをアクセスす
る。

なお、各可変長データには、データの区切りを示すデリ
ミタコードが付加されている。デリミタコードとしては
、第３図にシンボルで示しな°“ｚ”′（”゛う′の３
種類があり、２”はトラックエンド、″（”はレコード
スタート、°う”はワードエンドを示している。なお、
図中の“°ｄ゛は各ワードの実際の内容を示すデータで
あり、このデータｄ、および上記各デリミタコードは、
ＣＰＵＩの処理単位である２バイトで構成されている。

制御回路３は、上記のタグテーブル処理を行うに際し、
命令コード・レジスタＩＲ、デリミタ種しジスタＤＲ１
命令コード・デコーダＤＥＣ、リードバッファＢｕ、ア
ドレス発生回路７、アドレスラッチ回路８、デリミタ検
出回路９、Ｄ　Ｍ　Ａ　＄制御回路４内のアドレスカウ
ンタＣＮＴを活用する。

すなわち、命令コード・レジスタＩＲは、ＣＰＵ１から
選択的に供給されたマクロ命令コードを一時的に記憶す
るレジスタであり、この命令コード・レジスタＩＲ内の
マクロ命令コードは、命令コード・デコーダＤＥＣに供
給されて解析される。

そして、制御回路３はその解析結果に応じて、各種の制
御信号を生成し、上記のような制御を行う。

また、デリミタ種レジスタＤＲには、処理（ＤＭＡ転送
処理）対象のファイル等で使用されている種類のデリミ
タコードがセットされるが、本実施例の場合は上記の３
種類がセットされ・る、リードバッファＢｕには、磁気
ディスク５或いはＲＡＭ６から読出されデータバスＤＢ
を介して転送された可変長データ、及びデリミタコード
が格納される。

そして、デリミタ検出回路９は、リードバッフアＢｕ内
にデータが格納されるごとに、そのデータとデリミタ種
しジスタＤＲ内にセットされたデリミタコードとを比較
し、両者が一致するときは検出信号Ｓ１を制御回路３に
出力する。

制御回路３は、その検出信号Ｓ１に基づいて、磁気ディ
スク５からＲＡＭ６への可変長データのＤＭＡ転送処理
を行っているＤＭＡ制御回路４に対して、割込要求信号
ＩＮＴを出力し、その要求に応答して割込許可信号ＩＮ
ＴＡがＤＭＡ制御回路４から出力されると、ラッチ信号
Ｓ２をアドレスラッチ回ｆ￥８８に出力する。

アドレスラッチ回路８は、ラッチ信号Ｓ２に基づいて、
その時点でアドレスバスＡＢに出力されているアドレス
をラッチする。このアドレスは、ＤＭＡ制御回路４内の
アドレスカウンタＣＮＴにより出力されたものであり、
検出したデリミタコードのＲＡＭ６への転送先のアドレ
スを示している。

制御回路３は、アドレスをラッチさせた後、アドレス発
生回路７にタグテーブル用のアドレスの書込アドレスを
出力させ、アドレスラッチ回路８に、ラッチした上記ア
ドレスをプラス１させ、そのアドレス、すなわち、各ワ
ードのＲＡＭ６への転送先の先頭アドレスをデータバス
ＤＢに出力させる。

凱 次に実施例の動作を説明する。

今、第３図（ａ）に示したような磁気ディスク５内の可
変長データ列に対するデータ処理が指示されたものとす
る。

この場合、ＣＰＵ１は、データ処理を行うに先立って、
タグテーブル作成処理に対応するマクロ命令コードを命
令コード・レジスタＩＲにセットし、上記可変長データ
のＲＡＭ６へのＤＭＡ転送先の先頭アドレス（本実施例
の場合ＲＡＭ６上の“９゛）をアドレスカウンタＣＮＴ
にセットし、タグテーブルの書込み先頭アドレス（本実
施例の場合ＲＡＭ６上の“′１００°゛）をアドレス発
生回路７にセットし、さらに、上記３種区のデリミタコ
ードをデリミタ種レジステＤＲにセットする。

そして、制御回路３に対して起動信号Ｓ３を出力する。

この起動信号Ｓ３に呼応して、Ｉ制御回路３は、命令デ
コーダＤＥＣによる上記マクロ命令コードの解析結果に
基づいて、ＤＭＡ制御回路４に対して磁気ディスク５か
らＲＡＭ６へのＤＭＡ転送を開始させる。

このＤＭＡ転送により、磁気ディスク５の指定にかかる
第３図（ａ）の可変長データ列は、アドレスカウンタＣ
ＮＴにセットされたＲＡＭ６の９番地から厘次格納され
ていく。そして、このＤＭＡ転送の処理過程で、タグテ
ーブルも同時並行的に作成されていく。

以下、タグテーブル作成処理を第３図及び第４図に基づ
いて具体的に説明する。

磁気ディスク５から最初に読出されてデータバスＤＢに
出力されたデータ、すなわち、レコードスタート用デリ
ミタコード゛（”　（第４図“イ”参照）は、アドレス
カウンタＣＮＴから出力されたＲＡＭ６へのＤＭＡ転送
先の先頭アドレス゛９°。

（第４図゛口゛参照）に書込まれる。

このとき、書込まれたレコードスタート用デリミタコー
ド“（”は、リードバッファＢｕにも格納されている。

このレコードスタート用デリミタコード°°じは、デリ
ミタ検出回路９により検出され、デリミタ種レジスタＤ
Ｒにセットされたデリミタコードと比較される。この場
合、両者は一致するので、デリミタ検出回路９は、検出
信号Ｓ１を制御回路３に出力する。

この検出信号Ｓ１が入力されると、制御回路３は、その
検出信号Ｓ１に基づいて、ＤＭＡ制御回路４に対し割込
要求信号ＩＮＴ（第４図“′へ°′参照）を出力する。

そして、その要求に応答して割込許可信号ＩＮ’ＴＡが
ＤＭＡＩＩＩｆ＆１１回路４から出力されると、ラッチ
信号Ｓ２をアドレスラッチ回路８に出力する。

アドレスラッチ回路８は、ラッチ信号Ｓ２に基づいて、
現在、アドレスバスＡＢに出力されているアドレス“９
゛′をラッチする（第４図°゛二′°参照）。

串Ｉ■御回路３は、アドレスをラッチさせた後、アドレ
ス発生口！＠７に対し、初期設定されたアドレス゛′１
００”をアドレスバスＡＢに出力するよう指令する（第
４図“ホ゛°参照）と共に、アドレスラッチ回路８に、
ラッチした上記アドレス“９゛′をプラス１してデータ
バスＤＢに出力するよう指令する（第４図“へ゛参照）
。

そうすると、第３図（Ｃ）に示したように、ＲＡＭ６上
の１００番地に、最初のレコードスタート用デリミタコ
ード“′（°の次のデーダ゛Ａ゛の転送先アドレスが書
込まれる。すなわち、データ“ＡＢ”（第３図（ｂ）参
照）からなるワードの転送先のワード先頭アドレスが書
込まれる。

この後、制御回路３は、アドレス発生回路７に対してア
ドレスをプラス１させ（第４図“ト″参照）、ＤＭＡ制
御回路４に対し割込完了信号をＤＭ　Ａ　＠ＩＪ御回路
４に出力する。

この割込完了信号に基づいて、ＤＭＡ制御回路４は、中
断していたＤＭＡ転送処理を再開する。

その再開により、２番目、３番目のデータ“Ａ”、Ｂ”
がＤＭＡ転送されたときは、デリミタ検出回路９からの
検出信号Ｓ１が入力されないので、制御回路３はラッチ
信号Ｓ２を出力する等の上記のような一連の処理を行わ
ない、この場合、アドレスカウンタＣＮＴの転送先のア
ドレスは当然更新されるが、アドレス発生回路７のタグ
テーブル用の書込アドレスは更新されない。

そして、４番目のワードエンドを示すデリミタコード“
う”がＤＭＡ転送されたときは、デリミタ検出回路９か
らの検出信号Ｓ１が入力されるので、そのときの転送先
のアドレス“１２”がラッチされてプラス１され、先に
更新されたアドレス発生回路７からの書込アドレス゛１
０１”に書込まれる。

この様にして、ＤＭＡ転送処理と並行して、ＲＡＭ６へ
ＤＭＡ転送された各ワードの先頭データのアドレスが順
次記憶され、第３図（Ｃ）に示したようなタグテーブル
が作成される。

このようなりＭＡ転送処理、タグテーブル作成処理が終
了すると、制御回路３は、その旨をＣＰＵ１に通知し、
バス制御権をＣＰＵＩに返す。

なお、′この発明は、上述の実施例に限定されることな
く、例えば、デリミタコードの検出ごとに割込みを行う
ことなく、例えばアドレスラッチ回路の中にＦＩＦｏ方
式のスタックを設け、このスタックがラッチアドレスに
より満たされた場合に割込みを行うことにより、割込回
数を減らして高速処理することも可能である。さらに、
デリミタコードの種類が１種類の場合にも適用可能であ
る。

また、デリミタコードの種類別にテーブルを作成するこ
とも可能である。

［発明の効果］ この発明によれば、外部記憶手段に記憶された可変長デ
ータ列を内部記憶手段に転送する過程で同時に索引テー
ブルも作成してしまうので、可変長データ列の転送後直
ちに索引テーブルを参照して上記内部記憶手段に記憶さ
れた所望の可変長データをアクセスすることができ、デ
ータ処理の迅速化が図れる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、第２図は実施例のブ
ロック構成図、第３図及び第４図は実施例の動作を具体
的に説明するための図である。 １　・ＣＰ　Ｕ、２−ＲＯＭ、３−ＩＩＩ御回路、４・
・・ＤＭＡ制御回路、５−・磁気ディスク、６−・ＲＡ
Ｍ、７・−・アドレス発生回路、８・・・アドレスラッ
チ回路、９・・・デリミタ検出回路。

Claims (1)

1. 【特許請求の範囲】 複数の可変長データを区切データにより連結した一連の
   可変長データ群を記憶する外部記憶手段と、この外部記
   憶手段に記憶された上記可変長データ群を内部記憶手段
   に順次転送する転送手段とを有し、上記内部記憶手段に
   記憶された可変長データに対してデータ処理を行う可変
   長データ処理装置において、 上記転送手段により可変長データ群を順次転送している
   最中に、各可変長データの上記内部記憶手段への転送先
   の先頭アドレスを区切データに基づいて順次検知する検
   知手段と、 この検知手段にて検知された先頭アドレスを順次記憶す
   るアドレス記憶手段と、 上記内部記憶手段内に記憶されている所望の処理対象の
   可変長データを処理する際、上記アドレス記憶手段を参
   照して上記処理対象の可変長データの先頭アドレスを検
   索し、このアドレス位置に記憶された上記内部記憶手段
   内の可変長データをアクセスするアクセス制御手段と、 を備えたことを特徴とする可変長データ処理装置。