JPS5846742B2 - 対話式デ−タ検索装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ記憶機構内のデータ・レコードがオペレ
ータによって入力された探索キーによって探索される、
対話式データ検索装置に関するものである。

既存の大部分のデータ記憶システム、例えば磁気ディス
ク、ドラム、テープおよび磁気バルブ、電荷結合装置（
ＣＣＤ）およびジョセフソン装置は、数値位置アドレス
を用いてアドレス指定される。

しかしながら、このような記憶機構がテキスト情報を含
む場合には、内容によって検索するのがより便利なこと
がある。

その利点は、ハツシュ・アルゴリズムが回避されること
および任意の検索キーの使用に融通性があることである
。

従来、大型データ記憶機構の質問は、中央演算処理装置
によって制御されてきており、適当なコンピュータ・プ
ログラムを使用して検索キーによってデータ・ベースに
質問することは可能であるが、特にオペレータが正確な
キー・ワードを指定できない場合には、検索者にとって
あまり便利なものではなかった。

わずかしか違わない多数のキー・ワードの１つに一致す
るものを見つけるため、何度もデータ・ベースを探索し
なければならない場合、探索時間が多分に増加すること
がある。

すなわち、探索者がカラー・ブラウン管に関する項目に
ついてデータ・ベースを探索しようと思ったとすると、
（’−ｃｏｌｏｒＪのスペルを使用した項目を確実にみ
つけるためには、Ｉ ｃｏｌｏｒ Ｊならびに「ｃｏｌ
ｏｕｒ」を指定する必要がある。

これはかなり簡単な例であるが、やや複雑な探索キーに
関する問題を例示するのに役立つ。

これらのデータ検索の問題は’ Ｄａ ｔ ａｍａ ｔ
ｉ ｏｎ ”１９８０年９月刊、ｐ、１６４〜１７２
のＶ、Ａ、Ｊマラーの論文” Ｒｅｔｒｉｅｖｉｎｇ
Ｉｎｆｏｒｍａｔｉｏｎ”にまとめられている。

この論文では、特に連想探索装置によって索引附きファ
イルを質問できる、いわゆる内容アドレス指定可能ファ
イル記憶機構（ＣＡＦＳ）について記載している。

英国特許第１４９１７０７号、第１４９２２６０号、第
１４９７６７６号、第１．４９７６７７号、第１４９７
６７８号、第１４９７６７９号は、ＣＡＦＳの種々の事
項を記載している。

この論文および各特許ではファズイ−（ｆｕｚｚｙ ）
突合せについて言及しているが、これは不正確なワード
の突合せではなく算術的限界の間にあるデータの突合せ
に関するものである。

本発明の目的は、オペレータが検索キー・ワードを使っ
てデータ記憶機構に質問できるようにする専用回路構成
を使用し、人カキ−・ワードとデータ記憶機構中に記憶
されているデータ・レコードの間の予め定められた度合
の誤突合せを許す、対話式データ検索装置をもたらすこ
とである。

本発明による対話式データ検索装置は、データ・レコー
ドを記憶するためのデータ記憶機構、オペレータが探索
キー・データおよび制御データを入力できるようにする
ためのキーボード、該データ記憶機構中のデータ・レコ
ードの記憶および検索を制御するためのデータ処理装置
、およびオペレータの手で入力された探索キー・データ
を該記憶機構から読取られたデータと比較し、それによ
ってデータ・レコードを該データ記憶機構内に位置指定
するための探索手段を含んでおり、該探索手段は入力さ
れた該探索キー・データを入れるための探索記憶機構、
該データ記憶機構から読取られたデータ・レコードの連
続バイトがそれを介して刻時されるデータ・ストリーム
・バッファ、および該データ・ストＩＪ−ム・バッファ
の内容を該探索記憶機構の内容と比較して、該探索キー
・データが該データ・ストリームと同じかあるいは予め
定められた量だけ異なる場合に突合せがいつ起ったかを
指示するための比較ロジック手段を含むことを特徴とす
る。

次に、添附の図面を参照しながら本発明の詳細な説明す
る。

第１図で、データ記憶機構１中に記憶されているデータ
・レコードは、中央演算処理装置（ＣＰＵ）５の制御下
で、典型的な場合には、キーボード３と表示装置４を備
れた端末２でオペレータの手でアクセスすることができ
る。

典型的な場合、記憶機構１は、磁気テープ、ディスクな
いしドラムなど任意の大容量記憶装置、あるいはＩＢＭ
３８５０データ記憶装置などの大量データ記憶装置とす
ることができる。

データ・レコード、例えば書類は記憶機構１中に電子的
に記憶され、典型的な場合かかる記憶機構はその中に記
憶されているデ、−タ・レコードに対する索引を含んで
いるが、本発明の目的は、オペレータが端末２で索引を
使用する必要なくデータ・レコード中で迅速に探索して
データ・レコードにアクセスできるようにすることであ
る。

通信リンク６により、オペレータが指令信号をＣＰＵ５
に速ることができ、また表示装置４上で表示するために
ＣＰＵが指令および／またはデータを端末に送ることが
できる。

第１図には示していない記憶制御装置が、記憶機構１中
へのデータの書込みおよび読取りを制御する。

技術の専門家には評価できるように、記憶制御装置は、
記憶機構１中に組込むこともでき、ＣＰＵＩに組込むこ
ともでき、またＣＰＵ５と記憶機構１の間に接続された
別個のユニットとして構成することもできる。

端末２は、典型的な場合、ＩＢＭ３１０１゜３２７７．
３２７９または８７５５表示装置から構成することがで
きる。

ＣＰＵ５は、典型的な場合、ＩＢＭ Ｓｙｓｔｅｍ
３７０，３０３０シリーズまたは４３００シリーズ・
プロセッサとすることができる。

第２図は、探索しようとする記憶機構と中央演算処理装
置の間に接続できるテキスト探索プロセッサ（ＴＳＰ）
の主要素を示したものである。

このテキスト探索プロセッサは、マイクロプロセッサ７
およびデータ・ストリーム探索装置（ＤＳＳＵ）８を含
んでｌハる。

後者については後でより詳しく説明する。

マイクロプロセッサとＤＳＳＵ８の間のインターフェー
ス９によって、探索キーおよび制御信号をそれぞれリン
ク１０および１１上でマイクロプロセッサ７からＤＳＳ
ＵＢ中にロードし、ＤＳＳＵ８からの応答信号をリンク
１２上でマイクロプロセッサ７中はロードすることがで
きる。

この実施例では、第１図のＣＰＵ５へのおよびそれから
の信号は、インターフェース１４を介してリンク１３上
で伝送されあるいは受取られる。

インターフェース１５により、マイクロプロセッサ７は
、リンク１６を介して記憶制御装置と通信することがで
き、記憶機構中に記憶されているテキストをバイト幅逐
次データ・ストリームとしてリンク１７に沿ってＴＳＰ
に送ることができる。

リンク１７上で、受取られたデータ・ストリームは、イ
ンターフェース１８を介してリンク１９上でＤＳＳＵ中
に送られる。

リンク１７上で記憶機構から受取ったデータは、リンク
２０によってインターフェース１５を介してマイクロプ
ロセッサ７に送られ、ＤＳＳＵ８がその受取ったデータ
・スｌ−ＩＪ−ムと探索キーの一致を指示する場合、次
に表示される。

またリンク２０はデータがマイクロプロセッサ１の制御
の下に記憶機構内に記憶されるのを可能にしそして現在
ＤＳＳＵ８によって刻時されているデータ・ストリーム
の記憶機構におけるアドレスをマイクロプロセッサ７が
保持するのを可能にする。

ＴＳＰは、第１図のＣＰＵ５と記憶機構１の間に挿入さ
れているものとして説明してきたがこれが第１図の端末
２の一部を構成するようにできることも明らかである。

この場合、インターフェースを、かかる配置にマツチす
るようにする必要がある。

Ｍｏｔｏｒｏｌａ ６８００などのマイクロプロセッ
サ、ならびにインターフェースの必要性は技術の専門家
には充分によく理解されているので、これらの装置につ
いての詳しい説明は行なわない。

これらは、それ自体が本発明の一部を構成するものでは
ない。

データ・ストリーム探索装置（ＤＳＳＵ）８についてさ
らに詳しく説明する前に、ＴＳＰの全体的動作について
説明することにする。

オペレータが内容によってデータ記憶装置を探索しよう
とする場合、彼は第１図のキーボード３上の探索キーを
、ミュテイレーション（不完全度）コードを含む探索パ
ラメータと共に入力する。

ミュテイレーション・コードは、突合せを捜す際の探索
キーとデータとの間の許容可能な不一致の度合を指示す
るものであり、探索キーの不完全さ即ちスプリングの誤
りの程度を示すものである。

オペレータによって入力された探索キーおよび探索パラ
メータは、マイクロプロセッサ７によってインターフェ
ース９を介してＤＳＳＵ８中にロードされ、入力された
探索キーはバイト幅データ・ストリームと比較される。

一致が見つかると、厳密な一致であれオペレータによっ
て指示されたミュテイレーション度の範囲内にあるもの
であれ、リンク１２上で信号がマイクロプロセッサ７に
送られる。

次に一致したテキストを含むデータ・レコードが第１図
の端末２のスクリーン上に表示できる。

リンク１７上で受取られたデータ・ストリームは、ＤＳ
ＳＵ８による探索用のものと、マイクロプロセッサ７を
通過して一致または近似一致が検出されたほぼ直後に表
示されるものとの、２つのスＩ−ＩＪ−ムに分割するこ
とができる。

そのやり方として、マイクロプロセッサ７が、それを検
索するための通常の記憶インデクシング法を使用して記
憶機構中の適当なデータ・レコードにアクセスすること
ができる。

データ・ストリーム探索装置８が第３図に示されている
が、これはモジュラ−構造を含んでおり、規則的「積木
」方式で拡張することができる。

ＤＳＳＵは、ど個の探索モジュール（ＳＭ） ２１から
なっており、それを介して、リンク１９上で探索すべき
バイト幅のデータが逐次刻時される。

各探索モジュール２１は、各データ・スｌ−ＩＪ−ム刻
時パルス中に、その中に記憶されているデータをリンク
１０上に入力されたその探索キーと比較する。

各比較操作の結果は、リンク１２上に沿って第２図のマ
イクロプロセッサに返送される前に応答処理装置２２中
で処理される。

モジュール出力リンク２３上で一致が指示されるかどう
かはその中のデータ、その中の探索キー、およびリンク
１１上のミュテイレーション・コードによって許される
ミュテイレーション度に依存する。

応答処理装置２２については後で第１２図および第１３
図に関して詳しく説明する。

速度が問題でない場合は、その機能は第２図のマイクロ
プロセッサ７によって実施できる。

合計探索キーは、旦×旦字の長さまでとすることができ
る、あるいは各々２字の２個までの個別の並行探索を行
なうことができる。

第４図は第３図の探索モジュール２１の１つの実用形を
図式で示したものである。

２字の探索キーが、バイト幅しジスタＲＫ中に記憶され
ている。

探索中のデータ・ストリームは、レジスタＲＴによって
刻時される。

レジスタＲＴおよびＲＫは、ＲＴ（ｉ ）＝ＲＫ（ｊ
）のときセルＭ（ｉ、ｊ）が１を生成するように、セル
型比較マトリックスに接続されている。

技術の専門家には認識できるように、各セルに対する同
等性機能が、１組の逆転専用のＯＲゲートによって実施
でき、その出力がＡＮＤゲートに送られる。

この配置によると、ＲＫ中の探索キーとＲＴ中のデータ
・ストリームの間に完全な一致があればマトリックスＭ
から１の主対角線が生成される。

すなわち、第５図でＡＮＤゲート２４によって示される
ように、ｎ個全てのＭ（ｉ、ｉ）を論理的にＡＮＤする
ことによって、完全な一致が検出される。

従って、完全な一致を検出するためには、主対角線上の
セルのみを使用する必要がある。

対角線近傍のセルのいくつかを使用する場合、近似一致
を検出することができ、従ってキーが誤スペルされた、
あるいはデータ・ストリーム中のデータがミュテイレー
ションされた状況を検出することができる。

第６図は、どのようにして概念アレイの３本の対角線を
論理ブロック２５と共に利用して近似一致を検出できる
かを示したものである。

論理フロック２５については、後で第９図、第１０図、
第１１図に関してより詳しく説明する。

第３図の各探索モジュール２１については、実際上は概
念マｌ−ＩＪラックス体ではなく３ｎ−２個はどのセル
が必要なことが察知されるはずである。

第７図は第３図の各探索モジュール２１が１組のｎシフ
ト・レジスタ２８に接続されたｎバイト連想記憶機構２
７を含んでいる、本発明の別の実施例を示したものであ
る。

バイト幅データ・ストリームが、連想記憶機構２７のデ
ータ・ポートに接続されたレジスタ２９によって、１度
に１文字ずつ刻時される。

データ・ストリームの各クロック時間に、連想記憶機構
２７は探索キーの記憶されている文字をそのデータ・ポ
ートに送られた文字と比較する。

連想記憶機構の文字が一致を検出すると、１をその当該
のシフト・レジスタ２８に送る。

図に示すようにシフト・レジスタ入力接続を波形に配列
し、シフト・レジスタ２８を探索中のデータ・ストリー
ムと同じ速度で刻時することによって、連想記憶機構２
７中の検索キーとレジスタ２９によって刻時される連続
文字の厳密な一致をＡＮＤゲート２４で検出することが
できる。

データ・ストリームと探索キーの近似一致は、第８図に
示すような論理ブロック２５を附は加えることによって
検出でき、リンク２３がそれぞれ正確な一致、予め定め
た第１の距離の範囲内での一致、予め定めた第２の距離
の範囲内での一致に対応する信号をもたらす。

そのやり方として、あるいはそれにけけ加えて、第８図
の方法を用いて得られた一致の範囲を拡張するため、連
続記憶装置２７に「ｄｏｎ’ｔ ｃａｒｅ１文字で書込
むことができる。

論理ブロック２５は、第９図、第１０図および第１１図
に詳しく示しであるが、第８図の実施例に関してこれを
説明することにする。

これは第６図の実施例にも適用できることが察知される
はずである。

第８図の各シフトレジスタ２８が、３ステージ拡張され
る。

各シフト・レジスタ２８の対応するステージは第９図に
示すようにＡＮＤゲート２６に接続されており、探索キ
ーとデータ・ストリームの間で厳密な一致がある場合に
このＡＮＤゲ゛−トの出力３０がアップとなる。

各シフト・レジスタの２つのステージは、また第１０図
に示すようにＯＲゲ゛−ト３１のバンク中の関連のＯＲ
ゲートに接続されている。

隣接するＯＲゲ゛−ト３１の出力は、図のようにＯＲゲ
゛−ト３２を介してＡＮＤゲート３３に接続されており
、探索キーが予め定められた距離の範囲内でデータ・ス
ｌ−ＩＪ−ムと一致する場合にこのＡＮＤゲートの出力
３４がアップとなる。

第１１図では、シフト・レジスタ２８の３つの特別ステ
ージが図のようにＯＲゲートのバンクの１つのＯＲゲー
ト３５に接続されている。

３つの隣接する各ＯＲゲート３５の出力は図のようにＡ
ＮＤゲート３７に接続され、探索キーが予め定められた
第２の距離の範囲内でデータ・ストリームと一致する場
合に、このＡＮＤゲートの出力３８がアップとなる。

第９図、第１０図および第１１図は簡単のため個々に示
しである。

本当は、第９図ないし第１１図の異なる論理ゲートが全
て、論理ブロック２５内にある。

出力３０，３４，３８上の信号は、ミュテイレーション
・コード信号１１の制御下でリンク２３に沿ってゲート
３９を経て第３図のＲＰＵ２２にゲートされる。

第１２図および第１３図は、第３図の応答処理装置２２
の２つのバージョンをより詳しく示したものである。

この応答処理装置は、異なる探索モジュールからの応答
を照合するように機能する。

第１２図に示したバージョンは、一連のレジスタＲ１，
Ｒ２・・・・・・ＲＫを含んでいるが、これらのレジス
タにはプロセッサ７から第３図のリンク１１Ａを介して
書込みが行なわれる。

１１個の探索モジュールがあり、３つの並行探索を実施
すべきであるとする。

第１の探索は３つの探索モジュールを必要とし、第２の
探索は５つの探索モジュールを必要とし、第３の探索は
２つの探索モジュールを必要とする。

この場合、レジスタには以下のように書込まれるはずで
ある。

Ｒ１＝０００１１１１１１１ （３つの探索モジュール
を選択）Ｒ２＝１１１０００００１１ （５つの探索モ
ジュールを選択）Ｒ３＝０００１１１１１１１ （２
つの探索モジュールを選択）使用されないレジスタＲ４
・・・・・・ＲＫはどんな状態でもよい。

レジスタの各ステージは、その関連のＯＲゲート４０中
で探索モジュールからのその関連のリンク２３によりＯ
Ｒされ、各レジスタに関連のＯＲゲ゛−ト４０の出力が
ＡＮＤゲ゛−ト４１にかかる。

ＡＮＤゲ゛−ト４１の出力は、出力レジスタＲ（ＯＵＴ
）に接続される。

出力レジスタＲ（ＯＵＴ ）は、プロセッサ７によって
抽出され、その内容が次のように解釈される。

ビット１＝１、第１の探索が一致を位置指定ピッＩ−に
〇、第１の探索が一致を位置指定せずビット２−１、第
２の探索が一致を位置指定ビット２＝０、第２の探索が
一致を位置指定せず、等々 必要な場合、Ｒ（ＯＵＴ ）の内容を一諸にＯＲして、
プロセッサ７への割込みを発生させプロセッサにＲ（Ｏ
ＵＴ）を読取らせるのに使用することができる。

別のやり方として、プロセッサが、Ｒ（ＯＵＴ）を定期
的に抽出することもできる。

レジスタの最大数は、第３図の探索モジュールの数と同
じ七個である。

しかしながら、経済的理由から旦よりも小さいＫを選ぶ
こともできる。

ここに示したように、応答処理装置は、プログラム記憶
式装置であり、すなわち探索モジュールの区分は、適当
なビット・パターンをプロセッサからレジスタ中にロー
ドすることによって実現される。

応答処理装置が「ハードウェア化」さイ１でいて、装置
が例えば３つのグループに区分される場合には、全ての
レジスタＲ１，Ｒ２・・・・・・ＲＫを取去って、装置
のコストを下げることもできる。

第１３図は、応答処理装置の別のバージョンを示したも
ので、第１２図のレジツタＲ１，Ｒ２・・・・・・ＲＫ
およびＯＲゲートとＡＮＤゲートが連想記憶機構４２で
置換えられている。

記憶機構４２には、（位置アドレス指定を使用して）プ
ロセッサ７により区画定義パターンが書込まれる（デー
タが逆転される他は、第１２図のレジスタと全く同じ）
。

すなわち前の例を続けると、第１の３つの探索モジュー
ルが第１探索グループを形成し、次の５つが次のグルー
プを形成し、その後の２つが残りのグループを形成する
。

第１のグループが一致を検出した場合、すなわち最初の
３つの回線２３が１の場合、出力レジスタＲ（ＯＵＴ
）中の第１のビットがセットされる。

等々。上記に説明した型式のいくつかの探索モジュール
の間で単一データ・スｔ−ＩＪ−ムを多重化することに
よって高バンド幅操作が得られる。

この回路構成の構造は規則的なので、集積回路の構成に
適している。

探索モジュールの配置はモジュラ−であるため、より大
きな探索キーによる探索が可能となるように、システム
を容易に拡張することができる。

本発明は、大いに非構造的なデータ・ベースに使用する
と、特に有利である。

すなわち、電話番号簿は、広告欄がないと、非常に僅か
な構造しか持っていない。

特定の区域内で鉛管上を見つけるのに、かかるデータ・
ベースを探索する必要のある場合、番号簿全体を探さな
ければならないこともあり得る。

電荷結合装置のような現代の半導体記憶装置により、デ
ータ・ベースを約５メガバイト／秒の速度で連続的に走
査することが可能になった。

典型的な電話番号簿は、約５０メガバイトよりはるかに
大きくはなく、１０秒のオーダーの時間内にデータ・ベ
ース全体を走査することができる。

上記に述べたように、多重化すれば探索はさらに速くな
る。

探索キーとデータ・ストリームの不正確な一致を得るこ
とができるのは、重要な利点である。

高度な構造化されたデータ・ベースは、従来の探索を全
く迅速に実施できるという利点をもつ。

しかしながら、かかるデータ・ベースを更新するのは、
時間がかなり複雑で高価につく操作である。

従って、今後、非構造的データ・ベースがより使用され
ることも全く起り得る。

第２図のテキスト探索プロセッサ中でのマイクロプロセ
ッサγの使用は、装置により大きな融通性を与える点で
有利である。

すなわち、これは発生コード、完全さコードおよび補助
探索キーなどの追加的探索パラメータの余地があるよう
にプログラム化することができる。

発生コードは、探索キーの発生予想回数を指示するもの
で、例えばキーが単一である、あるいはそれが未知の回
数だけ発生し得の、あるいは正確な回数だけ見つかるは
ずであることを指示することができる。

完全コードは、探索の完全さを指示するもので、例えば
探索キーの最初の発生時に停止し、あるいはキーが定義
された時間内に見つからない場合に停止する。

補助探索キーは、主探索キーの定義された距離の範囲内
で期待される文字順序を定義するのに使用することがで
きる。

マイクロプロセッサは、またリンク１２上の応答信号を
論理的に組合せて、探索キーの論理的組合せの余地があ
るようにすることもできる。

【図面の簡単な説明】

第１図は先行技術のデータ・ベース配置を示す構成図で
ある。 第２図はデータ・レコードの探索の助けとして第１図の
配置に接続することのできる、探索プロセッサの主構成
要素を示す構成図である。 第３図はモジュラ−構造を備えたデータ・ストリーム比
較機構の構成図である。 第４図はマトリックスの形をしたデータ・ストリーム比
較機構を図示したものである。 第５図はキー・ワードと記憶されたレコードの完全な一
致を指示するように接続された、第３図の比較機構を図
示したものである。 第６図はキー・ワードと記憶されたレコードの近似一致
を検出するように接続された、第３図の比較機構を図示
したものである。 第７図は連想記憶機構を使用した別の実施例を図示した
ものである。 第８図は第７図の実施例をどのようにして近似一致を容
れるように修正できるかを図示したものである。 第９図、第１０図および第１１図は、第６図および第８
図の論理突合せ回路をより詳しく図示したものである。 第１２図および第１３図は第３図の応答処理装置の２つ
のバージョンをより詳しく図示したものである。

Claims (1)

1. 【特許請求の範囲】 １ データ・レコードを記憶するためのデータ記憶機構
   と、オペレータが探索キー・データ及び制御データを入
   力するのを可能ならしめるためのキーボードと、該デー
   タ記憶機構におけるデータ・レコードの記憶及び検索を
   制御するためのデータ処理装置と、オペレータにより入
   力された探索キー・データを該データ記憶機構から読出
   されたデータ・レコードと比較することによって該デー
   タ記憶機構内のデータ・レコードをみつ←するための探
   索手段とより成り、 該探索手段は、該人力された探索キー・データを保持す
   るための探索記憶機構と、該データ記憶機構から読出さ
   れたデータ・レコードの連続バイトを刻時させるデータ
   ・ストリーム・バッファと、該データ・ストリーム・バ
   ッファの内容を該探索記憶機構の内容と比較し該探索キ
   ー・データが該データ・ストリーム・バッファの内容と
   同じか或いは相異する度合が前記制御データで表わされ
   た所定の値以下である場合に突合せが生じたことを表わ
   すための比較論理手段とを具備することを特徴とする対
   話式データ検索装置。