JPH02153424A - ２つのオペランドの合計を計算するための再帰形加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明）チシのオペランドの合計を計算するための再帰
形加算器に係る。

本発明は、集積回路の形に作られた加算器によって２つ
の２進データ数の合計を、とくにこれらの加算器が信号
処理用基本演算子の１つを構成する情報処理装置におい
て計算するために適用する。

本発明は並列−並列形加Ｉ）器の種類に属する。

この種の加算器は２進データａ、ａ２．・・・ａｎ及び
す、、ｂ２．・・・、ｂｏでそれぞれ構成される２つの
オペランドＡ及びＢを加算することを司能にする。結果
は並列２進形で提供される。

一般に、並列−並列形加算器は相互接続された一連の基
本加牌器を複合結合することによって構成される。各基
本加算器は、複合回路の他の基本加算器によって行われ
る中間結果又はそれぞれのオペランドに属する２つの加
ｎすべきビットを受取る。各加算器は出力に加口の２進
結果を与えるが、しかし同時に２つの別の出力にいわゆ
るそれぞれ伝播ビット及び生成ビットの２つのビットを
与えることもできる。

直列接続したに個の加算器を含む列（１≦に≦Ｋ）内に
けたｋ（全加算器）の加算器ＡＤ、によって与えられる
伝播ビットＤＩ、は式１）１．−１）ｋＪ−１・・・ｐ
ｌ　　（但しｐｋ−ａｋΦｂｋ　（但し■は公知方法で
排他的演詐子ＯＵを示す）に従う。

ａｋ及びす、は加算器のけたｋの入力ビットをそれぞれ
表す。

局所加算によって表せば、１列の各基本加算器ΔＤｋに
よって実行される合計は、２つのオペランドＡ及びＢに
属する２つのビットａｋ及びす。

を加算することが問題である。これには３つの場合を挙
げることができる。

１）ａｋ−ｂｋ−０であれば、基本加算器によるけた上
げの生成は無く、そしてｔプた上けがより低位のビット
の加算を実行するに以下のけたの加算器から生じれば、
このげた上げは加算器ＡＤＩ、によって「トラップコさ
れる。従って合計の２に位ビットＳｋは論理１である。

２）もしａ　　＝０及びｂｋ−１又はａｋ＝ｌ及びｂ、
−〇であれば、けた上げは局所的には何ら生じず、しか
し低位から送られてくるけた上げはけたｋ　−１−１の
加算器のほうへ伝播し、５ｋ−０である。さもなければ
Ｓｋは１に等しいままである。

３）もしａｌ（＝ｂ１”ｌであれば、加算器ＡＤＩによ
って局所的にげた上ばか生じ、このけた上げはより上の
けたｋ　＋１の加算器のほうへ伝達される。

同様にして、論理母関数ｑｋは、（プたｋの加算器ＡＤ
ｋについて次の式に従う。

％式％ この論理乗算式は論理関数ＥＴに相当する。

加算器ＡＤｋの母関数Ｇ、は、加算のさいけた上げが生
じるたびごとに、１に等しいこの加算器の出力ビットに
一致する。伝播関数ｐｋは、先行けた（　ｋ　−１）の
加算器から生じるげた上げが後続けた（ｋ＋１）の加算
器に伝播されなければならないとぎ、１に等しいこの加
算器の出力ビットに一致する。

これらの条件の下で、けたｋの高速並列加算器によって
計算されたけた上げｒｋに関する基本関係式は次のよう
になる。

ｒ　Ｈ−０１＜　＋　（Ｐ（°ｒ１、−１　　）但し式
中の記号十は論理演算ＩＮｃＬＵｓ　ＩＶＦＯＲを表す
。

ｒ（は２個のオペランドのに個の第１ビツトの加算によ
り生じるけた上げである。この式はｋがどうであれ有効
である。

合計Ｓ、の最終計算は単純演算子Ｅ　Ｘ　ＣＬ　Ｕ　−
８ＩＶＥ　　ＯＲによって実施される。即ち、８に−Ｐ
ｋ■’　ｋ−１ に個の加算器列において、この列の第１加粋器に与えら
れる入力けた上げはｒ、ＩＮで、この列の最終加算器出
力けた上げはｒＫ　　ＯＵ丁で表される。

この原１１にもとずいて機能し、かつ「今加算器（ｆｕ
ｌｌ　ａｄｄｅｒ）　Ｊ形基本加算器列を用いる並列加
算器は例えば以下のｍ誌に紹介されている。

−「コンピュータのＩＥＥＥトランザクション（ＩＥＥ
Ｅ　　ＴＲＡＮＳＡＣＴＩＯＮＳ　　ＯＮＣＯＭＰＬＩ
ＴＥＲ３）Ｊ誌第Ｃ３１巻第　３号１９８２年３月号２
６０〜２６４頁に記載の［並列加９器のための標準形レ
イアウト（Ｒｅｇｕｌａｒ　１ａｖｏｕｔ　ｆｏｒｐａ
ｒａｌｌｅｌ　ａｄｄｅｒｓ）Ｊ　ト題ｔ　ル１ｉｔ　
文、ＩＥＥＥ誌１９８３年１０〜１６真に記載のｒＶＬ
ｓＩ技術のためのＡＬＵ構造の比較（ｃｏｍｐｏｓｉｔ
ｉｏｎｏｆ　ＡＬＵ　５ｔｒｕｃｔｕｒｅｓ　ｆｏｒ　
ＶＬＳＩ　ｔｅｃｈｎｏｌｏ（ＩＹ）Ｊと題する論文、 「情報の数値処置用論理回路（ＣｉｒｃｕｉｔｓｌＧ（
ｌｉｇＬｌｅｓ　ｄｅ　ｔｒａｉｔｅｍｅｎｔ　ｎｕｍ
ｉｒｉｇｕｅ　ｄｅ’　ｉｎｆｏｒｍａｔｉｏｎ）　Ｊ
と題するＣ　Ｅ　））　Ａ　Ｄ　ＩＪ　Ｅ　３版く国立
航空宇宙高等学校）誌１９７９年１８５〜２８９頁。

これらの書誌では２つの２進オペランドの合！！１を行
うことを可能にする基本加算器の複合回路が示されてい
る。

「今加粋器」から成る複合加算器によって生じる基本的
問題は、主としてけた上げが一定数の加算器によって生
じること及び、いくつかのけた上げが伝播されなければ
ならないことである。じっさい、すべての生成又はげた
上げの伝播は複雑な接続と補助回路を必要とする。集積
回路形の加算器の実現においては、これらの接続及び補
助回路は集積回路の表面に対してだけではなく、それら
の性能にも影響を及ぼす。

並列形高速加算器のうち、最も利用度の高いものは［け
た上げ選択形加算器（ｃａｒｒｙ　５ｅｌｅｃｔａｄｄ
ｅｒ）Ｊである。

少くとも一列の全基本加算器（ｆｕｌｌ　ａｄｄＢｓ）
によって構成されるこのタイプの加算器において、２つ
の並列けた土げ計算が行われる。第１の計算は１に等し
い入力けた上げを仮定して行われ、他方では第２の計算
がゼロに等しい入力けた上げを仮定して行われる。この
ようにして加算のさい、後続ビットの加算を行うことが
できるため先行ビットから生じるげた上げをあらかじめ
知ってＪ３＜義務を避けることができる。それぞれの仮
定において行われた加算に必要な時間中に効果的にげた
上げが知られるとき、良い仮定に一致する結果が選択さ
れる。

このタイプの加算器は、材料の１部を２重にすることが
欠点だとすれば、違った仮定の２つのπ１算が並列に行
われるから、計ｎ５１！度を増加するという利点をもつ
。実際、列の第１加算器内に入るけた上げがわかってい
ないとぎは、加算器列の入力に入るけた上げの到着に必
要な時間のあいだ加算を行うことによって、上記２つの
仮定によって時間を節約することができる。

一般に並列加算には次の２つの種類がある。つまり「反
復式」加算器と「再帰的」加算器である。

これら２種類の形式の加算器では、げた上げの伝播が肝
要な問題である。

反復形加算器では、ｎビットにつき１個の加算器を構成
し、さらにすでに直列接続されたｎ−１個の基本セルを
含んでいる加算器に１個の基本セル（全加算器）を付加
する。この構造は加算の再帰関係を表１ノでいる。この
形式の加算器の伝播速度を増加するため、けた上げ伝播
の唯一の迩を最適化する必要がある。この形式の加算器
の典型的な例は、けた−ヒげ伝播連鎖をもつマンチェス
タ形加粋ｐ５　（Ｍａｎｃｈｅｓｔｅｒ　ｃａｒｒｙ　
ｃｈａｉｎ）である。

再帰形加算器では、ｎビット加算器をさらに・−ビット
加算器２個に分割する。この形式の加０器では、けた上
げの伝播時間は理論的にはＬｏｏ（ｎ）丁（但しＴは１
基本ヒルについての伝播時間を表°す）である。この再
帰的構造は、主として、最適化された時間で別々のセル
に必要な情報を分配することを可能にする木橘造を用い
た加算器において利用される。この形式の加算器はしば
しばけた十げ先見加算器（ｃａｒｒｙ　１ｏｏｋ　ａｈ
ｅａｄａｄｄｅｒ）と呼ばれる。

−・般に反復形加算器はその製造に多くのケイ素を必要
としないが、しかし反復形加算器は多くのケイ素を消費
する再帰形加篩器はど高速ではない。

反復形と再帰形との間には、実際は折衷法である公知の
中間法が存在する。

これらの折衷法は大きさが小さいので加算器の反復性と
速度性能のため再帰性とを同時に利用している。

これらの公知の折衷法の１つは最適化された「けた上げ
選択（ｃａｒｒｙ　５ｅｌｅｃｔ　ａｄｄｅｒ）　Ｊ形
加算器である。この解決法は加算を範囲に区画するとい
うものである。各範囲について、上記のように各範囲内
に入るけた一ヒげを仮定する。各範囲内に入るけた上げ
は、論理演算ｇ　−ｒ＋ｐを実行するセル列の助けをか
りて少しずつ決定される。この式中の９はけた上げ生成
の有無を表すビット、ｒはけた上げビット、ｐはけた上
げ伝播の有無を示すビットである。この形式の加算器は
ｇ　−ｒ　十ｐ加篩器と呼ぶことができる。

入力けた上げがゼロに等しい加算器は出力けた」−げに
ついてはＧ、で表される範囲によって生じるげた上げを
もつ。

人力げた上げが１に等しい加算器は、出力けた上げとし
ては固有に計算したけた上げをもつ。伝播ビットは１に
等しく、範囲の伝播があるとぎはＰｔによって表される
。−範囲内に入る実際のけた上げをｒｌＮで表せば、出
力けた上げｒＯＵ丁は論理演算ｒｏＵＴ＝Ｇｔ−＋−ｒ
）ｔ−ｒ　Ｉ　Ｎによって得られる。

計算は異なる範囲内で並列に実施され、そしてこの形式
の加算器の最適化が、加算器の本構造においてあらかじ
め定められた階層レベルの伝播路のり“べてを限界的に
するため各範囲が４１算Ｕねばならないビット数に与え
られる、クリティカルパス、木構造及び階層レベルの定
義は上記書誌に記載されている。

最適化されたけた上げ選択形加粋器において、範囲があ
らたまる毎に加算基本セルの数を徐々に増やすことがで
き、その結果、−範囲に必要な計ｎ時間は先行範囲の＠
固にけた上げ選択時間をたしたものに等しくなるであろ
う。この場合、最適化されたけた上げ選択形加算器が得
られる。

別の公知の折衷法は、けた上げスキップ形加算器（Ｃａ
ｒｒｙ　　Ｓ　ｋｉｐ　　Ａ　ｄｄｅｒ）の使用である
。この形式の加ｆ１鼎は先行のけた上げ伝播用加算器に
似通っている。先行加算器との違いは、各範囲について
、その人力けた上げが先行のけた上げ選択セルから生じ
るけた上げである反復形加算器を１つだけ使用している
ことである（直列接続した数個の加算基本セルを含む）
。しかしながら各範囲について、対応する選択セルを制
御するための伝播関数を計算しなければならない。この
加算器の名前は、けた上げが並列線路によって直列加算
器により早く伝播され得ること、及び加算器列を横切る
パスよりはるかに高速なパスであることからこの加算器
は先行加算器に比べて１つ欠点がある。すべてのパスを
計算合計についても【プた上げについてもクリティカル
にするため、加算すべきビットの一ト位から高位に及ん
で、範囲のサイズを広げ（つまり各範囲内の直列基本加
算器数を増やす）、次に加算器の中央からはこのサイズ
を減らす必要がある。範囲サイズの減少は、けた上げが
合計Ｓに対してあまりにも早く得られすぎるのを防ぐた
め、実際上不可欠である。

最適化されたけた上げ選択形加算器（ｃａｒｒｙｓｅｌ
ｅｃｔ　ａｄｄｅｒ）については、範囲のサイズは１次
級数的に増加する。合計の選択時間は、全加算器を横切
る伝播時間に等しいという仮定のドでで計ｃｌされ、さ
らにｎビットが（Ｔ　ｎ　Ｔで計算さ来ている。

れる（Ｔは２ビットγ−夕の加惇計詐に要１６時問を示
す）ということである。

最適化されたけた上げスキップ加算器（ＣａｒｒＶｓｋ
ｉｐ　ａｄｄｅｒ）については、範囲サイズは加算１べ
きビットの始めの半分については１次級数的に増加し、
そして次に同じ方法で減少していく。つまり、この形式
の加算器の場合、２ｆｆｉに等しい時間でほぼｎビット
がπ１算されるということである。

一般にこれら２つの方法は、Ｎの自乗根の漸近線挙動を
もち、そして最適化けた上げスギツブ加ｒｉ器が最適化
けた上げ選択加算器より遅ければ、前者は逆にその！！
造用基板の原価が低い。

完全に反復形の木構造を用いた加算器（例えばけだ上げ
先見加算器）は、ＮのＮ対数゛で増加する（Ｎは加算す
べきデータの各ビットの数）かなり広い表面を占め、一
方≠嘘完−全に反復形の方法はきわめて低速である。

けた上げスキップ加算器又はけた上げ選択加算器のよう
な最適化された方法は、興味深い折表法であるが、但し
完全に満足のいくものではない。

何故なら、それらはけた上げスキップ加算器に近い専有
面積を保ちながらも、けた上げ選択加口器の速度性能を
達成することを可能にしないからである。

本発明はこれらの欠点の是正を目的とし、そして特に、
けた上げ選択加算器に近い速度性能を示しながら、けた
上げスキップ加９７器のそれに近い表面を占める加算器
を実現することを目指す。

本発明の加算器は、後に詳しく説明する通り、後群に高
い速度／表面価値係数を得ることを１可能にするいわゆ
る再帰形の新規構造を提供する。

本発明は、異なる重みの２進データａ　　、ａ　　。

・・・、ａ、及びす、、ｂ２．・・・、ｂ、でそれぞれ
形成される２つのオペランドＡ及びＢの合計を計算する
ための再帰形加わ器を目的としており、オペランドＡ及
びＢはそれぞれ下位データによって形成される第１及び
第２オペランドＡＬ及びＢしと、高位データによってそ
れぞれ形成される第３及び第４オペランドＡ１−１及び
ＢＨから成っており、加算器の再帰性のレベルＮＨ（Ｎ
Ｈは１以上又は１に等しい整数）について、及びこの加
算器の順序ｋ（ｋはレベル１の加算器内の加算基本セル
数を決定する整数）について、この加ｔ１器はＡＤ（で
表記され、再帰式に構成され、さらに以Ｆを含む。

再帰式に構成され、下位の第１及び第２オペランドＡＬ
及びＢＬをそれぞれ受取る入力と、下位の第１及び第２
オペランドＡＬ及びＢＬの合計オペランドＳＬ及び、行
われた合計のための出力けた上げビットＣ０ｔＪＴをそ
れぞれ供給する第１及び第２の出力とから成る、順序に
−１及びレベ８＋１ ルＮＨの第１加算器Ａ　Ｄ　ｋ−１、 再帰式に構成され、高位の第３及び第４オペランドＡＨ
及びＢ　１１をそれぞれ受取る入力と、第１加算器の第
２出力（ＣＯｔＪＴ）と結合する入力（ＣＩＮ）と、及
び高位の第３及び第４オペランドＡＨ及びＢＨの合計オ
ペランドＳ　Ｈと、この合計に対応するけた上げ伝播ビ
ット１〕と、このげた上げの生成ビットＧとをそれぞれ
提供する第１、第２及び第３出力から成る、順序に−１
及びレベＮ　Ｈ−１ ルＮＨ−１の第２加算器Ａ　Ｄ　Ｐ、−１、第１加算器
の第２出力及び第２加Ｉ７器の第２及び第３出力とそれ
ぞれ結合した３つの入力（１゜２．３）及び、論理合計 ＮＨ から生じる出力大域けた上げビットＣ３ｏ０を供給する
出力から成るけた上げ入域セレクタ（ＳＥ）。

本発明の別の特徴によれば、第２加尊器ｌ−１ ＡＤＰＮＨ−１は再帰式に構成され、かつ以下を含む。

−第３及び第４オペランドＡ　Ｉ−１及びＢＨの低位デ
ータからそれぞれ成るオペランドＡＨＬ及びＢＨＬをそ
れぞれ受取るパノノと、第１加算器の出力けた上げビッ
ト（ＣＯＵＴ）を受取るためのこの第１加算器の第２出
力と結合した入力けた上げ入力（ＣＩＮ＞及び、入力で
受取ったオペランドＡＨＬ及びＢ　ＨＬの合計オペラン
ド（ＳＨＬ）、けた上げ生成ビット（Ｇ１）及び行われ
た合計のけた上げ伝播ビット（Ｐ１）をそれぞれ供給す
るための第１、第２及び第３出力から成る、順序ｋ１ｌ
−１ −２及びレベルＮＨ−２の第３加算器Ａ　Ｄ　ｒ’　、
−２、それぞれ、第１加算器の第２出力（ＣＯＬＩ］゛
）、第３加算器の第２出力（Ｇ１）及び第３加算器の第
３出ノＪ（Ｐ１）と結合した３つの入力から成り、さら
に論理合計 Ｃ０ＵＴ−Ｇ　　１　　・ト　Ｐ　１　　・　Ｃ０ＵＴ
に従う出力けた上げビットＣ４０ＵＴを出力に供給する
第１けた上げ中間セレクタ（ＳＥＳ）、−第３及び第４
オペランドの高位データからそれぞれ成るオペランドＡ
　Ｈ）Ｉ及びＢ　ＨＨをそれぞれ受取る入力と、このセ
レクタの出力けた上げビット（Ｃ１０ＵＴ）を受取るた
めの第１セレクタ（ＳＥＳ）の出力と結合した入力けた
上げ入力（Ｃ２ＩＮ）、及び入力で受取ったオペランド
（ＡＨＨ及びＢＨＨ）１７）含ｉｔ　オペランド（ＳＨ
Ｎ）と、けたＥげ生成ビット（Ｇ２）と、行われた合計
のけた上げ伝播オペランド（Ｐ２）とをそれぞれ供給す
る第１、第２及び第３出力から成る、順序に−２及びレ
ベルＮ　Ｈ−２の第４加算器１ｌ−２ ＡＤＰＮＨ−２、 第３加算器のけた上げ生成第２出力（Ｇ１）と、第４加
算器のけた１げ生成第２出力（Ｇ２）と、及び第４加算
器のりた上げ伝揺第３出力（Ｐ２）とにそれぞれ結合し
た３つの人力から成り、第２加算器の第３出力に対応す
る出力に対して、論理合計 Ｇ＝Ｇ　　２　−ｔ−Ｐ　　２　　・　Ｇ１から生じる
この第２加算器のけた上げ生成ビット（Ｇ）を供給する
、けた上げ生成第２中間セレクタ（ＳＥＣ）、 一第４加算器の第３伝播出力（Ｐ２）と第３加算器の第
３伝播出力（Ｐ１）にそれぞれ結合した２つの入力をも
ち、第２加算器の第２出力に対応する出力に対して、論
理乗算Ｐ−Ｐｉ　・Ｐ２がら生じるこの第２加算器の出
力伝播ビットＰを供給する、ｒＡＮＤＪ形論理ゲート、 他の特徴によれば、順序に−１及びレベルＮＨＨ−１ −１の加算器Ａ　Ｄ　Ｐ　ｋ−ｉから出発して、２つの
オペランドＡ及びＢのデータａ’　、　ａ１、１　、・
・・■ ｕｊ　１ａｉｎｋ及びｂｌｅｂｉや１．＋ｔｈ９．ｂｉ
＋ｊ。

８゛１ ｂｉｎｋの笥囲のビットを２つずつ加算することができ
る（ｉは１及びｎの間に會まれる）、再帰式に得られる
、順序ｋ及びレベル１の加埠器ＡＤＰＮＨは以下を含む
。

「全加算器ｊ形の少なくともに個の加算基本セル列であ
って、けた１トｊの各セル（ＦＡ、１）１＋Ｊ が、（ａ・、、ｂ、１）のような１対のビットをｌ＋Ｊ
　　　ｌ＋Ｊ それぞれ受取るための２つの入力、前記列の先行基本セ
ルＦ　Ａ　ｉ＋ｊ−１の第１出力けた上げ出力から供給
される出力けた上げピッｌ”　（ｒ　ｉ＋ｊ−１）を受
取るための入力けた上げ入力を含んでおり、前記列の第
１基本セルの入力けた上げ入力は値０のビットを受取り
、ざらに前記列の最ｐ　ＦＪ基本セル出力けた上げ出力
は前記列についてけた上げ生成ビット（Ｇ）を提供し、
各基本セル（ＦＡ、１）は１＋Ｊ ざらに第２及び第３出力を含み、それぞれ局所合計ビッ
トＳ０．及び伝播ビットｐ１．を提供し、Ｉ÷Ｊ　　　
　　　　　　　　　　　　　　ｌ＋Ｊビットｒｉ４１　
、　ｓｉ＋ｊ及びｐ　ｉ＋ｊは論理演算ｒ・　・　−（
ｒ・　・　　　・　ｐ・　・　）１÷Ｊ　　　　　　ｌ
＋Ｊ−１１＋Ｊ ＋（ａ　　・　　・　　争　　ｂ　・　　・　　）１＋
Ｊ　　　　　　ｌ＋Ｊ ｐ・　・　−ａ・　・　■ｂ・　・ １＋Ｊ　　　　　　ｌ＋Ｊ　　　　　　ｌ＋ＪＳ・・−
ａ・・■ｂ・・■’　Ｄｊ−１１＋Ｊ　　　　　１◆Ｊ
　　　　　１÷Ｊ（但し・は演算子「ＡＮＤ」であり、
＋は演算子ｒｌＮｃＬＵｓＩＶＥ　　ＯＲＪであり、■
は演算子ｒＥＸｃＬＵｓＩＶＥ　　ＯＲＪである）から
生じる。

論理演算 Ｐｉｎｋ　”＝　ｐｉｎｋ　”　ｐｉ＋に一１°−ｐ国
°ｐｉ又は Ｐｉｎｋ　””　ｉ＋に−１”　ｉｎｋから得られるこ
の加算器ＡＤＰＮＨについての伝播ビットｐｉｎｋを出
力に供給するため基本セルの第３伝播出力（ｐ＝　１）
とそれぞれ結合した入力をｌ＋Ｊ 含むこの加算器についてけた上げ伝播ｐの計算論理回路
（ＣＦ’）、 基本セルの第２合計出力と、ビットｐ、、−１÷Ｊ ｐｉ＋Ｊ−１・Ｄ　ｉ＋ｊを供給する伝播装置（ＣＰ）
の伝播出力ｐｉ、ｊにそれぞれ結合した入力と、先行加
算器の出力けた上げ出力と結合した入力けた上げ入力Ｃ
ＩＮを含む合計計算論理装置ｉ！（Ｏ８＞であって、こ
の合計計算装置（Ｃ８）はそれぞれ出力に対して、加算
器Ａ　Ｄ　Ｉ）　１．によって計算され、次の論理演算 Ｓｉ＋Ｊ　−Ｓｉ＋ｊΦ（ｒ’　ｉ＋ｊ−１・ＣＩＮ）
但しＰｉ−１＝１ から得られる合計オペランドＳ・、・・・＋５ｉｌｊ＋
・・・、Ｓｉ＋ｋを供給する。

別の特徴によれば、順序ｋ及びレベル１の加算器ＡＤｋ
は、入力けた上げ入力（ＣＩＮ）が０に等しいビット（
ＣＩＮ）を受取る順序ｋ及びレベルーの加算器ＡＤＰＮ
Ｈとして構成される。

本発明の特徴及び利点は添付図面を参照した以下の説明
からより良く理解されるであろう。

第１図に概略図として表した再帰構造の加算器ＡＤ、は
再帰レベルＮＨと順序ｋをもつ。順序にはレベルＮ　Ｈ
−１の加算器が含む基本加算セル又は全加算器（Ｆｕｌ
ｌ　Ａｄｄｅｒｓ）の数に一致する。レベルＮＨ（ＮＨ
は整数）はじっさいは、レベルＮＨ−１の構造から出発
して、レベル１までのレベルＮＨ構造をもつ加算器を構
成するために行う必要のある再帰性の数である。この種
の加算器は木構造をもち、そのいろいろな枝は全加算器
列を含む。

ｉ１ 図示の加算器ＡＤ、は、異なる重みをもっ２進データａ
１　、　ａ２　、　ａ、、　ａ　　及びす、ｂ２゜Ｉｎ
　　　　　　　１ ｂ・、ｂ、（だたし１≦１≦ｎ）によりそれぞれ形成さ
れる２個のオペランドＡ及びＢの合計を計算することを
可能にづる。これら２つのオペランドは、低位の２進デ
ータａ、及びす、でそれぞれ形成される第１及び第２オ
ペランド△Ｌ及びＢＬ及び、高位の２進データのａ・及
びす、によってそれぞれ形成される第３及び第４オペラ
ンドＡＨ及びＢＨにより構成されることかぐきる。

加算器ＡＤ８１１は再帰的に、それ自体・ｂ再帰的に構
成された、順序に−１、レベルＮ　Ｈの第１加粋器Ａ　
ｏ　：Ｑｌを含む。この第１加算器は、低位の第１及び
第２オペランドＡＬ及びＢＬをそれぞれ受取る入力を含
む。この第１加算器の第１出力は、入力で受取るオペラ
ンドＡＬ及びＢＬの合計から生じるオペランドＳＬを供
給する。この加算器の第２出力は行われた合計から生じ
る出力けた上げビットＣ０ＵＴを与える。

加算器Ａｏ　ＮＨはまた、それ自体も同じく再帰的に構
成された、゛順序に−１、レベルＮＨ−１の第Ｈ−１ ２加算器Ａ　Ｄ　Ｐ　（−１を含む。

この第２加算器は、高位データによって構成される第３
及び第４オペランドＡ）Ｉ及び８日をそれぞれ受取る人
力を含んでいる。この加鐸器の入力ＧＩＮは、いわゆる
「入力けた上げ」で、第１加取るため、この第１加算器
の第２出力と結合する。

Ｈ−１ この第２加惇器Ａ　Ｄ　Ｐ　ｋ−１は、入力に受取られ
た高位データの第３及び第４オペランドＡＨ及び［３Ｈ
の合計のオペランドＳＨを与える第１出力をも含んでい
る。この第２加算器の第２出力は、けた上げの伝播ビッ
トＰを与え、他方では第３出力は合計から生じるけた上
げの生成ビットＧを与える。

ＳＥを含む。このけた上げセレクタは、それぞれＮ−１ 器ＡＤＰ　　　の第２及び第３出力に、それぞれビに−
１ ットＣ０ＵＴ。

３つの入力１゜ Ｐ及びＧを受取るため結合する ２、３を含んでいる。このげた上 げセレクタは、 ８１１　　　　　　　　Ｎ　＋１ 加算器ＡＤｋの出力Ｃ６１ｊＴ の大域 けた上げビットを出力に与える。

この出力大域（′ｊた上げビットは、 セレクタ Ｃ０ＵＴから生じる（但し記号→−はｒ　Ｉ　Ｎ　ＣＬ
−Ｌ］５ＩＶＥ　　ＯＲＪを、記号・は論理ｒＡＮＤＪ
を表す）。

第２図は、第１図の順序に−１及びレベルＮＨ化してい
る。この図は第１図の加粋器の構造の再帰性によりよく
理解させてくれる。第２図に示された第２加詐器Ａ　Ｄ
　Ｐ　ｋ−１はそれ自体で再帰的に構成され、順序に−
２、レベルＮＨ−２の第３加Ｈ−１ 算器Ａ　Ｄ　Ｐ　ｋ−２を含んでいる。この第３加算器
は、第３及び第４オペランドＡＨ及びＢＨ内に含まれる
下位データによってそれぞれ構成されるオペランドＡＨ
Ｌ及びＢ　ＨＬ、をそれぞれ受取る入力を含む。この第
３加算器の入力けた上げ入力ＣＩＮＨ１ト１ は、これもまた上記第２加Ｓｉ器ΔＤＰ、−１の人力Ｈ ＣＩＮであり、第１加算器ＡＩ）、−１の出力けた上げ
ビットＣ０ＵＴを受取るためこの第１加算器の第２出力
に結合する。

Ｈ−１ 第３加算器Ａ　Ｄ　ｒ’　ｋ、２は、入力に受取られた
オペランドＡＨＬ及びＢＨＩ−の合削オペランドＳ　Ｉ
（Ｌ　、出力けた上げ生成ビットＧ１、及びこの第３加
算器によって行われた合計から出てくるけた上げ伝播ビ
ットＰ１をそれぞれ与える第１、第２及び第３出力を含
む。

問けた上げ第１セレクタＳＥＳをも含んでいる。

ｌ これら３つの入力はそれぞれ第１加算器Ａ　Ｄ　ｋ−ｉ
Ｎ　Ｉ＋　−１ の第２出力、及び第３加算器Ａ　Ｄ　Ｐ　ｋ−２の第２
及び第３出力に、ビットＣ０ＵＴ、Ｇ１及びＰｌをそれ
ぞれ受取るため、それぞれ結合されている。

この第１中聞けた上げセレクタＳＥＳは、第３加算器Ａ
ＤＰＮＨ−２によって行われる合計について出力けた上
げビットＣｌ０Ｕ王を出力に与える。

このビット０１ＯＵＴは次の論理合計から生じる。

ＣＩ　０ＵＴ−Ｇ１＋Ｐ１　・Ｃ０ＵＴこれは第１中間
セレクタＳＥＳによって行われる。

先に述べた通り、記号十はｒ　ＩＮＣＬＵＳ　ＩＶＥＯ
ＲＪを、記号・は論理「ΔＮＤＪを表す。

Ｎｉ＋−１ 最後に、第２加算器ＡＤＩ）ｋ、は、順序に−２、レベ
ルＮＨ−２の第４加算器△ＤＰ　　　と、第２に−２ 中間セレクタＳＥＣと、出力輪１！［！ｒＡＮＤＪゲー
トとを含む。

第４加算器は、上記第３及び第４ＡベランドＡｌｌ及び
ＢＨの高位データからそれぞれ構成されるオペランドＡ
　ＨＨ及びＢ　ＨＨをそれぞれ受取る人力を含んでいる
。第４加算器Ａ　Ｄ　Ｐ　、、の入力０２１Ｎは、第１
中間セレクタＳＥＳから与えられる出力けた上げビット
Ｃｌ０ｔＪＴを受取るためこの第１中間セレクタの出力
と結合する。

第４加算器はさらに、入力オペランドＡＨＨ及びＢ　Ｈ
１（の合計オペランドＳ　ＨＨｌけた上げ生成ビットＧ
２及び、この４加Ｆ［器によって行われる合計のための
けた上げ伝播ビットＰ２をそれぞれ与える第１、第２及
び第３出力を含む。

第２中間セレクタＳＥＣはけた上げビットＣをＮｔ！−
１ 与え、これは第２加算器ＡＤＰＮＨ−１の出力けた上げ
ビットである。第２セレクタＳＥＣは、それぞ４Ｈ−１ れ第３加算器Ａ　Ｄ　Ｐ　ｋ−２の第２生成出力、第４
加ＨＩＩ　−２ 算器Ａ　Ｄ　Ｐ　ｋ−，２の第２生成出力、及び第４加
算器の第３伝播出力に対して、それぞれビットＧ１゜Ｇ
２及びＰ２を受取るため結合した３つの入力を含む。こ
の第２中間セレクタＳＥＣは、同じく第２加算器Ａ　Ｄ
　Ｐ　、−１の第２出力でもあるけだ上げ生成出力に対
して、けた上げ生成ビットＧを与える。このビットは第
２セレクタＳＥＣによって行われる論理合、ＩＱ−Ｇ　
　−＋−Ｐ　”Ｇ１　（但し記号）−ＬＬ　ｒ　ＩＮｃ
ＬＵｓ　ＩＶＥ　　ＯＲＪ　１ｉｉｌ！ｌ！演算を、記
号・はＡＮＤ論理演算を表す）から生じる。

ＥＴ、で表す出力論理ゲートは、それぞれ伝播ビットＰ
、Ｐ２を受取るため、第３及び第４加ＮＨ−Ｉ　　　　
　　　　　Ｎ）Ｉ−２算器Ａ　Ｄ　Ｐ　）、、２及びＡ
ＤＰＮＨ−２の第３出力とそれぞれ結合する２つの入力
を含む。この論理ゲートに１（−１ は、第２加算器ＡＩ）Ｐｋ−ｉの第２伝播出力に対応す
る出力に対して伝播ビットＰを与える。このビットは論
理乗ｔｓｐ−ｐ１　　・ｐ２から生じる。

第３図は順序にルベル１の加］！１ｔＡＤＰＮＨを概略
的に表す。この加算器は、順序に−１、レベＨ−１ ルＮＨ−１の加算！ＡＤＰＮＨ−，から再帰的に得られ
る。この加算器は、２個のオペランドＡ及びＢのデータ
範囲のデータビットａｉ、ａｉ＋１．・・・＋＋ｊ　・
”’・ａｉｎｋ及びｂｉ　・ｂｉ＋１　・”’ａ　・ ｂ・・、・・・、ｂｉ＋ｋを２つずつ加算することを司
１＋Ｊ 能にする（１は１とｎの間に含まれる）。この加ｗ′ａ
ｔよ、今加Ｗ　Ｂ　（ｔｔｆ　Ｆ　ｕｌｌΔｄｄｃｒｓ
）形の少なくともに個の加算基本セルを含む。これらの
セルは図にＦＡ・、ＦＡｉ１．・・・　ＦＡｉやｊ、・
・・ＦＡｉ＋にで表しである。このようにして例えばセ
ルＦＡｉはビットａｌ及びす、をそれぞれ受取るための
２個の入力を含む。同様にして、ビットａ及びｂはそれ
らもまたセルＦ　Ａ　ｉ＋ｊの２個の入力に加えられ、
他方ではビットａ　及びｂｋはセルＦＡ、、にの２個の
入力に与えられる。

各々の加算基本セルはまた、セル列の先行加算セルの出
力けた上げ第１出力によって与えられる出力けた上げビ
ットを受取るための人力けた上げ入力をも含む。このよ
うにしてセル又は全加算器ＦＡ・・は、先行加算器ＦＡ
、＋ｊ　（図示せ１＋Ｊ ず）の第１出力から生じる入力けた上げビットｒ１．　
を受取るλ力Ｅ・　、を含む。同様にして、１＋Ｊ−１
１＋Ｊ 加粋器ＦＡ、　　の入力Ｅ・　は、先行加算Ｐ！１ＦＡ
１÷２　　　　　　　　　１÷２ ｉ＋１の第１出力の出力けた上げビットｒ国を受取る。

後に詳しく説明する通り、列の第１加算器ＦＡ１人カけ
た上げ入力Ｅｉは値０のビットを受取り、他方では列の
出力げた。Ｆげ出力は加口器列のためのけた上げ生成ビ
ットｒ・　−Ｇを与える。

＋十ｋ Ｆ　Ａ　ｉ＋ｊのようなそれぞれの基本セルは局所合計
ビットＳ、・及び局所伝播ビットｐｉ、ｊをそれ１＋Ｊ ぞれ与えて第１及び第２出力を含む。

公知法で、全加算器のセルについて、ビットｐｉ＋ｊ　
、’ｉ＋Ｊ　、ｌ＋ｊは次の論理演詐から生じる。

ｐ・　・　−ａ・　・　　Φｂ・　・ １◆Ｊ　　　　　Ｉ＋Ｊ−１１◆Ｊ ｒ・　・　−（ｒ・　、　　・　ｐ　　　）１月　　　
１÷Ｊ−１ｉ＋Ｊ （・（ａ・・・ｂｉ、ｊ） １→Ｊ Ｓ　ｌ＋Ｊ　−ａ　１＋ｊ■ｂＢ＋ｊΦ’　１４４−１
（但ｔ、、ｌ；ｔＡＮＤ演算子、■Ｌｔ　ｒＥＸｃＬＵ
ｓ　ＩＶＥ　　ＯＲＪ演算子、十はｒＩＮＣＬＵＳ　Ｉ
ＶＥＯＲＪ演算子ｒある。） 図示の加算器ＤＰｋはまた、この加算器のためのけた上
げ伝播計算の論理装ＷＣＰをも含む。

仁の装置は、基本セルＦＡ・、ＦＡ、＋４．・・・ＦＡ
Ｈ＋ｊ、・・・、ＦＡ、＋にの第２及び第３出力とそれ
ぞれ結合した入力を含む。それゆえ、この装置は局所合
計ビットＳ、、　＋＋１＃　””　　Ｓ、、ｊ、・・・
暑 ＳＤｋ及び局所伝播ビットｐ・ｓ　ｐｉ＋１１　””ｐ
・・、・”ｐｉｎｋを受取る。このビットは次の論１＋
Ｊ 理演算から生じる。

Ｐ　ｉｎｋ　　”’　　Ｏｉｎｋ　　”　　ｐ　ｉ＋に
−１°　°“”　　”　　ｐ　ｉ＋１　　°　ｐｌある
いはまた ”　　　”−ｐｉ＋に−１°ｐｉ＋に ＋＋ｋ （但し記号・は「ΔＮＤＪ論理演算子を表す。）伝播計
算装置ＣＰは、図にＥＴ、　　、ＥＴ、、、。

１＋１ ・・・、ＥＴ、＋にで示したｒＡＮＤＪ形論理ゲートを
含む。これらのゲートはそれぞれ２つの入力を含む。第
１ゲートＥＴ国の２つの入力はそれぞれ第１対セルＦＡ
ｉ　、ＦＡ国の伝播出力ｐｉ及びｐｉ＋１に結合する。

ゲートＥ　Ｔ　ｉ＋２はセルＦＡｉや２の第３伝播出力
ｐ１，２及び先行ゲート上１国の出力にそれぞれ結合り
る。

同様にして、ゲートＥ　Ｔ　、＋、は、セルＦＡ、＋に
の第３伝播出力及び先行ゲートＥ−’　ｉ＋に−１の出
力にそれぞれ結合する２つの入力を含む。

それゆえ例えばゲートＥ　Ｔ　、、２はビットｐｉ＋２
＝　ｐｉ＋１　・ｐｉ＋２を与え、ゲートＥ　Ｔ　、＋
、はビットｐｉｎｋ　””　ｐｉ＋に−１・ｐｉｎｋを
与える。一般に、Ｐ・・−Ｐ・、　・Ｐ、・である。加
算器１＋Ｊ　　　　　ｌ＋Ｊ−１１＋Ｊ ＡＤＰＮＨはまた合計ｉ１算論理装ＭＣ８を含む。

これは加算器の第１人力が受取った２３！データの合計
オペランドＳ・、Ｓｉ＋１．・・・＊５ｉ４ｊ＊・・・
Ｓｉ＋ｋを出力に与える。この装置は、基本セルＦＡ・
＃　Ｆ　Ａ　＋４１　、・・・、ＦＡＨ＋ｊ、・・・　
Ｆ　Ａ　ｉｎｋの第２出力Ｓ１・Ｓｉ＋１・”’　　Ｓ
　＋　＋　ｊ・°°。

５ｉｎｋとそれぞれ結合する入力を含む。この装置はま
た、伝播削算装ＭＣＰの伝播出力Ｄｉ＋１゜ｐｉ＋２．
・・・　ｐｉｎｋをそれぞれ結合する入力をも含む。こ
れらの出力は、伝播ビットを与える計算手段ＣＰのゲー
トＥＴの式ｐｉ＋ｊ””ｉやｊ−１１）　ｉ＋ｊの出力
である。第１セルＦＡ、の伝播出力Ｐｉは計算手段Ｃ８
の入力の１つと結合づる、何故なら、Ｐ（”　ｐＨだか
らである。この合計計算装置Ｃ８は入力けた上げλカＧ
ＩＮをも含む。

合計計算装置Ｃ８はそれらの出力に、入力で’ｊｋ取っ
たデータ（ａ１、ｂ−＞、　　（Ｓｉ＋１　。

ｂ、　）、・・・（ａ、　　、ｂ、＋ｋ）の合削オペラ
ン１＋１１十に ドを与える。

この装置は次の論理演算を行うことを可能にする。

Ｓ・・＝Ｓ・・Φ（Ｐ　、＋ｊ−，・ＣＩＮ）１＋Ｊ　
　　　　　ｌ＋Ｊ （但しＰＨ−１＝１） 合計計算装置Ｃ８は、２つの入力をもつＡＮＤ形論理ゲ
ートＭ・１Ｍｉ＋１．・・・、Ｍ、＋ｊ、・・・Ｍｉ、
にと、２つの入力をも”）ｒＥＸｃＬＵｓＩＶＥ　　Ｏ
ＲＪ形論理ゲート０ＩＪＩ　、　ＯＪ、１　、−Ｏｕ・
・、・・・、　ＯＵ・　を含む。

１＋Ｊ　　　　　＋＋ｋ ＡＮＤ形ゲートＭ１＋ｊのそれぞれの入力の１つは入力
けた上げビットＧＩＮを受取り、他方ではもう１方の入
力は計算装置ＣＰの対応覆る出力によって与えられる伝
播ビットＰｉ＋ｊを受取る。第１ゲ一トＭ、だけが１方
の入力に入力けた土げピ一 ットＣＩＮを受取り、他方では他方の入力に値１のビッ
トを受取る。

（上の式Ｐｉ−１””参照）。

各ゲートＯＩＩ　＋　＋　ｊの入力はそれぞれ、対応す
る基本セルの第２出力Ｓ　ｉ＋ｊにも対応するゲートＭ
ｉ、ｊの出力に結合する。このようにして例えばゲート
Ｏｕ１，１はゲートＭ１，１の出力及び、基本セルＦＡ
ｉ＋ｉの出力Ｓｉ＋１と結合する。

この伝播装置はＳ・・−５・・−）　（Ｐ　ｉ＋ｊ−ｉ
１＋Ｊ　　　　　　ｌ＋Ｊ ＣＩＮ）のような合計オペランドを与える。

例えばＳ・　について次式が得られる。

１＋２ Ｓ　・　　　−Ｓ　・　　　■　（Ｐ　　　　　　−Ｃ
ＩＮ＞１１÷２１を２１＋１ しかしｉ−トｋまでのデータビット範囲（但しｉは（１
，２，・・・、ｎ）に属する）を取扱う加算器Ｎ１１ ＡＤＰＮＨについて、数ｉは加算器ＡＤｋを構成すす る木構造内の加算器ＡＤＰ、の位置に左右される。

一般に、加算器ＡＩ）ＰＱは少なくともに個の加算基本
セルを含む。

第４図は順序にルベル１の加算器ＡＤＤを概略的に示す
。この加算器は上に説明した再帰構造を考慮すれば、じ
っさいは順序ｋ及びレベル１の加算器ＡＤＰ、によって
構成され、その入力けた上げ入力ＣＩＮは１ｉＩＯのビ
ットを受取る。この加算器の出力の１つは生成ビットＧ
を与え、他方ではそのけた上げ伝播出力Ｐは接続されな
い。出発加算器ＡＤｋは、入力けた上げがぜ口かもしく
はゼロでない入域加算器を実現したいと希望するか否か
によって、ゼロでない入力ＣＩＮをもつことももだない
ことも可能である。

【図面の簡単な説明】

第１図は、本発明再帰構造加算器ＡＤＱ’（但しＮＨは
レベル、ｋは順序を表す）の概略図、第２図は、第１図
の再帰構造加算器に属する、ＮＨ−１ 再帰構造加算器ＡＤＰ　　（但しに−１は順序、Ｎ　Ｈ
−１はレベルを表す）のうちの１個の概略図、第３図は
、第１図の再帰、構造加算器に属する、の概略図、 表す）の概略図である。 ＡＬ・・・第１オペランド、ＢＬ・・・第２オペランＡ
Ｈ・・・第３オペランド、ＢＨ・・・第４オペランＳＨ
・・・オペランド、Ｃ０ＵＴ、Ｆ’、Ｇ・・・ピッＣＩ
Ｎ・・・入力。 １ｍ／−肴４１−船 山 武 Ｌ− 一」

Claims (4)

【特許請求の範囲】
1. （１）異なる重みの２進データａ＿１、ａ＿２、…、ａ
   ＿ｎ及びｂ＿１、ｂ＿２、…、ｂ＿ｎによりそれぞれ形
   成される２つのオペランドＡ及びＢの合計を計算するた
   めの再帰形加算器であつて、オペランドＡ及びＢはそれ
   ぞれ下位データによつて形成される第１及び第２オペラ
   ンドＡＬ及びＢＬと、高位データによつてそれぞれ形成
   される第３及び第４オペランドＡＨ及びＢＨから成って
   おり、加算器の再帰性のレベルＮＨ（ＮＨは１に等しい
   か又はそれ以上の整数）について、及びこの加算器順序
   ｋ（ｋはレベル１の加算器内の加算基本セル数を決定す
   る整数）について、この加算器がＡＤＰ＾Ｎ＾Ｈ＾−＾
   １＿ｋ＿−＿１で表記され、再帰式に構成され、さらに
   以下の素子：−再帰式に構成され、下位の第１及び第２
   オペランドＡＬ及びＢＬをそれぞれ受取る入力と、下位
   の第１及び第２オペランドＡＬ及びＢＬの合計オペラン
   ドＳＬ及び、行われた合計のための出力けた上げビット
   ＣＯＵＴをそれぞれ供給する第１及び第２の出力とから
   成る、順序ｋ−１及びレベルＮＨの第１加算器ＡＤ＾Ｎ
   ＾Ｈ＿ｋ＿−＿１、−再帰式に構成され、高位の第３及
   び第４オペランドＡＨ及びＢＨをそれぞれ受取る入力と
   、第１加算器の第２出力（ＣＯＵＴ）と結合する入力（
   ＣＩＮ）と、及び高位の第３及び第４オペランドＡＨ及
   びＢＨの合計オペランドＳＨと、この合計に対応するけ
   た上げ伝播ビットＰと、このけた上げの生成ビットＧと
   をそれぞれ提供する第１、第２及び第３出力から成る、
   順序ｋ−１及びレベルＮＨ−１の第２加算器ＡＤＰ＾Ｎ
   ＾Ｈ＾−＾１＿ｋ＿−＿１、−第１加算器の第２出力及
   び第２加算器の第２及び第３出力（Ｐ、Ｇ）とそれぞれ
   結合した３つの入力（１、２、３）及び、論理合計 Ｃ＾Ｎ＾Ｈ＿Ｏ＿Ｕ＿Ｔ＝Ｇ＋Ｐ・ＣＯＵＴから生じる
   出力大域けた上げビットＣ＾Ｎ＾Ｈ＿Ｏ＿Ｕ＿Ｔを供給
   する出力から成るけた上げ大域セレクタ（ＳＥ）を含む
   ことを特徴とする、２個のオプランドの合計を計算する
   ための再帰形加算器。
2. （２）第２加算器ＡＤＰ＾Ｎ＾Ｈ＾−＾１＿ｋ＿−＿１
   が再帰的に構成され、かつ以下の素子： −第３及び第４オペランドＡＨ及びＢＨの低位データか
   らそれぞれ成るオペランドＡＨＬ及びＢＨＬをそれぞれ
   受取る入力と、第１加算器の出力けた上げビット（ＣＯ
   ＵＴ）を受取るためのこの第１加算器の第２出力と結合
   した入力けた上げ入力（ＣＩＮ）及び、入力で受取つた
   オペランドＡＨＬ及びＢＨＬの合計オペランド（ＳＨＬ
   ）、けた上げ生成ビット（Ｇ＿１）及び行われた合計の
   けた上げ伝播ビット（Ｐ＿１）をそれぞれ与えるための
   第１、第２及び第３出力から成る、順序ｋ−２及びレベ
   ルＮＨ−２の第３加算器ＡＤＰ＾Ｎ＾Ｈ＾−＾１＿ｋ＿
   −＿２、−第１加算器の第２出力（ＣＯＵＴ）、第３加
   算器の第２出力（Ｇ＿１）及び第３加算器の第３出力（
   Ｐ＿１）とそれぞれ結合した３つの入力から成り、さら
   に論理合計 Ｃ＿１ＯＵＴ＝Ｇ＿１＋Ｐ＿１・ＣＯＵＴ に従う出力けた上げビットＣ＿１ＯＵＴを出力に与える
   第１けた上げ中間セレクタ（ＳＥＳ）、−第３及び第４
   オペランドの高位データからそれぞれ成るオペランドＡ
   ＨＨ及びＢＨＨをそれぞれ受取る入力と、このセレクタ
   の出力けた上げビット（Ｃ＿１ＯＵＴ）を受取るための
   第１セレクタ（ＳＥＳ）の出力と結合した入力けた上げ
   入力（Ｃ＿２ＩＮ）、及び入力で受取られたオペランド
   （ＡＨＨ及びＢＨＨ）の合計オペランド（ＳＨＨ）と、
   けた上げ生成ビット（Ｇ＿２）と、行われた合計のけた
   上げ伝播オペランド（Ｐ＿２）とをそれぞれ与える第１
   、第２及び第３出力から成る、順序ｋ−２及びレベルＮ
   Ｈ−２の第４加算器ＡＤＰ＾Ｎ＾Ｈ＾−＾２＿ｋ＿−＿
   ２、 −第３加算器のけた上げ生成第２出力（Ｇ＿１）と、第
   ４加算器のけた上げ生成第２出力（Ｇ＿２）と、及び第
   ４加算器のけた上げ伝播第３出力（Ｐ＿２）とにそれぞ
   れ結合した３つの入力から成り、第２加算器の第３出力
   に対応する出力に対して、論理合計 Ｇ＝Ｇ＿２＋Ｐ＿２・Ｇ＿１ から生じるこの第２加算器のけた上げ生成ビット（Ｇ）
   を供給する、けた上げ生成第２中間セレクタ（ＳＥＣ）
   、 −第４加算器の第３伝播出力（Ｐ＿２）と第３加算器の
   第３伝播出力（Ｐ＿１）にそれぞれ結合した２つの入力
   をもち、第２加算器の第２出力に対応する出力に対して
   、論理乗算Ｐ＝Ｐ＿１・Ｐ＿２から生じるこの第２加算
   器の出力伝播ビットＰを与える「ＡＮＤ」形論理ゲート を含むことを特徴とする特許請求の範囲第１項に記載の
   加算器。
3. （３）順序ｋ−１及びレベルＮＨ−１の加算器ＡＤＰ＾
   Ｎ＾Ｈ＾−＾１＿ｋ＿−＿１から出発して、２つのオペ
   ランドＡ及びＢのデータａ＿ｉ、ａ＿ｉ＿＋＿１、…、
   ａ＿ｉ＿＋＿ｊ、ａ＿ｉ＿＋＿ｋ及びｂ＿ｉ、ｂ＿ｉ＿
   ＋＿１、…、ｂ＿ｉ＿＋＿ｊ、ｂ＿ｉ＿＋＿ｋの範囲の
   ビットを２つずつ加算することができる（ｉは１とｎの
   間に含まれる）、再帰的に得られる、順序ｋ及びレベル
   １の加算器ＡＤＰ＾１＿ｋが、次の素子：−「全加算器
   」形の少なくともｋ個の加算基本セル列であって、けた
   ｉ＋ｊの各セル（ＦＡ＿ｉ＿＋＿ｊ）が、（ａ＿ｉ＿＋
   ＿ｊ、ｂ＿ｉ＿＋＿ｊ）のような１対のビットをそれぞ
   れ受取るための２つの入力、前記列の先行基本セルＦＡ
   ＿ｉ＿＋＿ｊ＿−＿１の第１出力けた上げ出力から与え
   られる出力けた上げビット（ｒ＿ｉ＿＋＿ｊ＿−＿１）
   を受取るための入力けた上げ入力を含んでおり、前記列
   の第１基本セルの入力けた上げ入力は値０のビットを受
   取り、さらに前記列の最終基本セルの出力けた上げ出力
   は前記列についてけた上げ生成ビット（Ｇ）を与え、各
   基本セル（ＦＡ＿ｉ＿＋＿ｊ）はさらに第２及び第３出
   力を含み、それぞれ局所合計ビットｓ＿ｉ＿＋＿ｊ及び
   伝播ビットｐ＿ｉ＿＋＿ｊを与え、ビットｒ＿ｉ＿＋＿
   ｊ、ｓ＿ｉ＿＋＿ｊ及びｐ＿ｉ＿＋＿ｊは論理演算ｒ＿
   ｉ＿＋＿ｊ＝（ｒ＿ｉ＿＋＿ｊ＿−＿１・ｐ＿ｉ＿＋＿
   ｊ）＋（ａ＿ｉ＿＋＿ｊ・ｂ＿ｉ＿＋＿ｊ） ｐ＿ｉ＿＋＿ｊ＝ａ＿ｉ＿＋＿ｊ■ｂ＿ｉ＿＋＿ｊｓ＿
   ｉ＿＋＿ｊ＝ａ＿ｉ＿＋＿ｊ■ｂ＿ｉ＿＋＿ｊ■ｒ＿ｉ
   ＿＋＿ｊ＿−＿１（但し・は演算子「ＡＮＤ」であり、
   ＋は演算子「ＩＮＣＬＵＳＩＶＥ　ＯＲ」であり、■は
   演算子「ＥＸＣＬＵＳＩＶＥ　ＯＲ」である）から生じ
   る加算基本セル列、 −論理演算 Ｐ＿ｉ＿＋＿ｋ＝ｐ＿ｉ＿＋＿ｋ・ｐ＿ｉ＿＋＿ｋ＿−
   ＿１・…・ｐ＿ｉ＿＋＿１・ｐ＿ｉ又は Ｐ＿ｉ＿＋＿ｋ＝ｐ＿ｉ＿＋＿ｋ＿−＿１・ｐ＿ｉ＿＋
   ＿ｋから得られるこの加算器ＡＤＰ＾１＿ｋについての
   伝播ビットｐ＿ｉ＿＋＿ｋを出力に与えるため基本セル
   の第３伝播出力（ｐ＿ｉ＿＋＿ｊ）とそれぞれ結合した
   入力を含むこの加算器についてけた上げ伝播ｐの計算論
   理回路（ＣＰ）、 −基本セルの第２合計出力と、ビットＰ＿ｉ＿＋＿ｊ＝
   ｐ＿ｉ＿＋＿ｊ＿−＿１・ｐ＿ｉ＿＋＿ｊを与える伝播
   装置（ＣＰ）の伝播出力ｐ＿ｉ＿＋＿ｊにそれぞれ結合
   した入力と、先行加算器の出力けた上げ出力と結合した
   入力けた上げ入力ＣＩＮを含む合計計算論理装置（ＣＳ
   ）であって、それぞれ出力に対して、加算器ＡＤＰ＾１
   ＿ｋによつて計算され、次の論理演算 Ｓ＿ｉ＿＋＿ｊ＝ｓ＿ｉ＿＋＿ｊ■（Ｐ＿ｉ＿＋＿ｊ＿
   −＿１・ＣＩＮ）但しＰ＿ｉ＿−＿１＝１ から得られる合計オペランドｓ＿ｉ、…、ｓ＿ｉ＿＋＿
   ｊ、…、ｓ＿ｉ＿＋＿ｋを与える合計計算論理装置（Ｃ
   Ｓ）を含むことを特徴とする特許請求の範囲第２項に記
   載の加算器。
4. （４）順序に及びレベル１の加算器ＡＤ＾１＿ｋが、入
   力けた上げ入力（ＣＩＮ）が０に等しいビット（ＣＩＮ
   ）を受取る順序に及びレベル１の加算器ＡＤＰ＾１＿ｋ
   として構成されることを特徴とする特許請求の範囲第３
   項に記載の加算器。