JPH02153424A - 2つのオペランドの合計を計算するための再帰形加算器 - Google Patents
2つのオペランドの合計を計算するための再帰形加算器Info
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- JPH02153424A JPH02153424A JP1054828A JP5482889A JPH02153424A JP H02153424 A JPH02153424 A JP H02153424A JP 1054828 A JP1054828 A JP 1054828A JP 5482889 A JP5482889 A JP 5482889A JP H02153424 A JPH02153424 A JP H02153424A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明)チシのオペランドの合計を計算するための再帰
形加算器に係る。
形加算器に係る。
本発明は、集積回路の形に作られた加算器によって2つ
の2進データ数の合計を、とくにこれらの加算器が信号
処理用基本演算子の1つを構成する情報処理装置におい
て計算するために適用する。
の2進データ数の合計を、とくにこれらの加算器が信号
処理用基本演算子の1つを構成する情報処理装置におい
て計算するために適用する。
本発明は並列−並列形加I)器の種類に属する。
この種の加算器は2進データa、a2.・・・an及び
す、、b2.・・・、boでそれぞれ構成される2つの
オペランドA及びBを加算することを司能にする。結果
は並列2進形で提供される。
す、、b2.・・・、boでそれぞれ構成される2つの
オペランドA及びBを加算することを司能にする。結果
は並列2進形で提供される。
一般に、並列−並列形加算器は相互接続された一連の基
本加牌器を複合結合することによって構成される。各基
本加算器は、複合回路の他の基本加算器によって行われ
る中間結果又はそれぞれのオペランドに属する2つの加
nすべきビットを受取る。各加算器は出力に加口の2進
結果を与えるが、しかし同時に2つの別の出力にいわゆ
るそれぞれ伝播ビット及び生成ビットの2つのビットを
与えることもできる。
本加牌器を複合結合することによって構成される。各基
本加算器は、複合回路の他の基本加算器によって行われ
る中間結果又はそれぞれのオペランドに属する2つの加
nすべきビットを受取る。各加算器は出力に加口の2進
結果を与えるが、しかし同時に2つの別の出力にいわゆ
るそれぞれ伝播ビット及び生成ビットの2つのビットを
与えることもできる。
直列接続したに個の加算器を含む列(1≦に≦K)内に
けたk(全加算器)の加算器AD、によって与えられる
伝播ビットDI、は式1)1.−1)kJ−1・・・p
l (但しpk−akΦbk (但し■は公知方法で
排他的演詐子OUを示す)に従う。
けたk(全加算器)の加算器AD、によって与えられる
伝播ビットDI、は式1)1.−1)kJ−1・・・p
l (但しpk−akΦbk (但し■は公知方法で
排他的演詐子OUを示す)に従う。
ak及びす、は加算器のけたkの入力ビットをそれぞれ
表す。
表す。
局所加算によって表せば、1列の各基本加算器ΔDkに
よって実行される合計は、2つのオペランドA及びBに
属する2つのビットak及びす。
よって実行される合計は、2つのオペランドA及びBに
属する2つのビットak及びす。
を加算することが問題である。これには3つの場合を挙
げることができる。
げることができる。
1)ak−bk−0であれば、基本加算器によるけた上
げの生成は無く、そしてtプた上けがより低位のビット
の加算を実行するに以下のけたの加算器から生じれば、
このげた上げは加算器ADI、によって「トラップコさ
れる。従って合計の2に位ビットSkは論理1である。
げの生成は無く、そしてtプた上けがより低位のビット
の加算を実行するに以下のけたの加算器から生じれば、
このげた上げは加算器ADI、によって「トラップコさ
れる。従って合計の2に位ビットSkは論理1である。
2)もしa =0及びbk−1又はak=l及びb、
−〇であれば、けた上げは局所的には何ら生じず、しか
し低位から送られてくるけた上げはけたk −1−1の
加算器のほうへ伝播し、5k−0である。さもなければ
Skは1に等しいままである。
−〇であれば、けた上げは局所的には何ら生じず、しか
し低位から送られてくるけた上げはけたk −1−1の
加算器のほうへ伝播し、5k−0である。さもなければ
Skは1に等しいままである。
3)もしal(=b1”lであれば、加算器ADIによ
って局所的にげた上ばか生じ、このけた上げはより上の
けたk +1の加算器のほうへ伝達される。
って局所的にげた上ばか生じ、このけた上げはより上の
けたk +1の加算器のほうへ伝達される。
同様にして、論理母関数qkは、(プたkの加算器AD
kについて次の式に従う。
kについて次の式に従う。
%式%
この論理乗算式は論理関数ETに相当する。
加算器ADkの母関数G、は、加算のさいけた上げが生
じるたびごとに、1に等しいこの加算器の出力ビットに
一致する。伝播関数pkは、先行けた( k −1)の
加算器から生じるげた上げが後続けた(k+1)の加算
器に伝播されなければならないとぎ、1に等しいこの加
算器の出力ビットに一致する。
じるたびごとに、1に等しいこの加算器の出力ビットに
一致する。伝播関数pkは、先行けた( k −1)の
加算器から生じるげた上げが後続けた(k+1)の加算
器に伝播されなければならないとぎ、1に等しいこの加
算器の出力ビットに一致する。
これらの条件の下で、けたkの高速並列加算器によって
計算されたけた上げrkに関する基本関係式は次のよう
になる。
計算されたけた上げrkに関する基本関係式は次のよう
になる。
r H−01< + (P(°r1、−1 )但し式
中の記号十は論理演算INcLUs IVFORを表す
。
中の記号十は論理演算INcLUs IVFORを表す
。
r(は2個のオペランドのに個の第1ビツトの加算によ
り生じるけた上げである。この式はkがどうであれ有効
である。
り生じるけた上げである。この式はkがどうであれ有効
である。
合計S、の最終計算は単純演算子E X CL U −
8IVE ORによって実施される。即ち、8に−P
k■’ k−1 に個の加算器列において、この列の第1加粋器に与えら
れる入力けた上げはr、INで、この列の最終加算器出
力けた上げはrK OU丁で表される。
8IVE ORによって実施される。即ち、8に−P
k■’ k−1 に個の加算器列において、この列の第1加粋器に与えら
れる入力けた上げはr、INで、この列の最終加算器出
力けた上げはrK OU丁で表される。
この原11にもとずいて機能し、かつ「今加算器(fu
ll adder) J形基本加算器列を用いる並列加
算器は例えば以下のm誌に紹介されている。
ll adder) J形基本加算器列を用いる並列加
算器は例えば以下のm誌に紹介されている。
−「コンピュータのIEEEトランザクション(IEE
E TRANSACTIONS ONCOMPLI
TER3)J誌第C31巻第 3号1982年3月号2
60〜264頁に記載の[並列加9器のための標準形レ
イアウト(Regular 1avout forpa
rallel adders)J ト題t ル1it
文、IEEE誌1983年10〜16真に記載のrVL
sI技術のためのALU構造の比較(composit
ionof ALU 5tructures for
VLSI technolo(IY)Jと題する論文、 「情報の数値処置用論理回路(CircuitslG(
ligLles de traitement num
irigue de’ information) J
と題するC E )) A D IJ E 3版く国立
航空宇宙高等学校)誌1979年185〜289頁。
E TRANSACTIONS ONCOMPLI
TER3)J誌第C31巻第 3号1982年3月号2
60〜264頁に記載の[並列加9器のための標準形レ
イアウト(Regular 1avout forpa
rallel adders)J ト題t ル1it
文、IEEE誌1983年10〜16真に記載のrVL
sI技術のためのALU構造の比較(composit
ionof ALU 5tructures for
VLSI technolo(IY)Jと題する論文、 「情報の数値処置用論理回路(CircuitslG(
ligLles de traitement num
irigue de’ information) J
と題するC E )) A D IJ E 3版く国立
航空宇宙高等学校)誌1979年185〜289頁。
これらの書誌では2つの2進オペランドの合!!1を行
うことを可能にする基本加算器の複合回路が示されてい
る。
うことを可能にする基本加算器の複合回路が示されてい
る。
「今加粋器」から成る複合加算器によって生じる基本的
問題は、主としてけた上げが一定数の加算器によって生
じること及び、いくつかのけた上げが伝播されなければ
ならないことである。じっさい、すべての生成又はげた
上げの伝播は複雑な接続と補助回路を必要とする。集積
回路形の加算器の実現においては、これらの接続及び補
助回路は集積回路の表面に対してだけではなく、それら
の性能にも影響を及ぼす。
問題は、主としてけた上げが一定数の加算器によって生
じること及び、いくつかのけた上げが伝播されなければ
ならないことである。じっさい、すべての生成又はげた
上げの伝播は複雑な接続と補助回路を必要とする。集積
回路形の加算器の実現においては、これらの接続及び補
助回路は集積回路の表面に対してだけではなく、それら
の性能にも影響を及ぼす。
並列形高速加算器のうち、最も利用度の高いものは[け
た上げ選択形加算器(carry 5electadd
er)Jである。
た上げ選択形加算器(carry 5electadd
er)Jである。
少くとも一列の全基本加算器(full addBs)
によって構成されるこのタイプの加算器において、2つ
の並列けた土げ計算が行われる。第1の計算は1に等し
い入力けた上げを仮定して行われ、他方では第2の計算
がゼロに等しい入力けた上げを仮定して行われる。この
ようにして加算のさい、後続ビットの加算を行うことが
できるため先行ビットから生じるげた上げをあらかじめ
知ってJ3<義務を避けることができる。それぞれの仮
定において行われた加算に必要な時間中に効果的にげた
上げが知られるとき、良い仮定に一致する結果が選択さ
れる。
によって構成されるこのタイプの加算器において、2つ
の並列けた土げ計算が行われる。第1の計算は1に等し
い入力けた上げを仮定して行われ、他方では第2の計算
がゼロに等しい入力けた上げを仮定して行われる。この
ようにして加算のさい、後続ビットの加算を行うことが
できるため先行ビットから生じるげた上げをあらかじめ
知ってJ3<義務を避けることができる。それぞれの仮
定において行われた加算に必要な時間中に効果的にげた
上げが知られるとき、良い仮定に一致する結果が選択さ
れる。
このタイプの加算器は、材料の1部を2重にすることが
欠点だとすれば、違った仮定の2つのπ1算が並列に行
われるから、計n51!度を増加するという利点をもつ
。実際、列の第1加算器内に入るけた上げがわかってい
ないとぎは、加算器列の入力に入るけた上げの到着に必
要な時間のあいだ加算を行うことによって、上記2つの
仮定によって時間を節約することができる。
欠点だとすれば、違った仮定の2つのπ1算が並列に行
われるから、計n51!度を増加するという利点をもつ
。実際、列の第1加算器内に入るけた上げがわかってい
ないとぎは、加算器列の入力に入るけた上げの到着に必
要な時間のあいだ加算を行うことによって、上記2つの
仮定によって時間を節約することができる。
一般に並列加算には次の2つの種類がある。つまり「反
復式」加算器と「再帰的」加算器である。
復式」加算器と「再帰的」加算器である。
これら2種類の形式の加算器では、げた上げの伝播が肝
要な問題である。
要な問題である。
反復形加算器では、nビットにつき1個の加算器を構成
し、さらにすでに直列接続されたn−1個の基本セルを
含んでいる加算器に1個の基本セル(全加算器)を付加
する。この構造は加算の再帰関係を表1ノでいる。この
形式の加算器の伝播速度を増加するため、けた上げ伝播
の唯一の迩を最適化する必要がある。この形式の加算器
の典型的な例は、けた−ヒげ伝播連鎖をもつマンチェス
タ形加粋p5 (Manchester carry
chain)である。
し、さらにすでに直列接続されたn−1個の基本セルを
含んでいる加算器に1個の基本セル(全加算器)を付加
する。この構造は加算の再帰関係を表1ノでいる。この
形式の加算器の伝播速度を増加するため、けた上げ伝播
の唯一の迩を最適化する必要がある。この形式の加算器
の典型的な例は、けた−ヒげ伝播連鎖をもつマンチェス
タ形加粋p5 (Manchester carry
chain)である。
再帰形加算器では、nビット加算器をさらに・−ビット
加算器2個に分割する。この形式の加0器では、けた上
げの伝播時間は理論的にはLoo(n)丁(但しTは1
基本ヒルについての伝播時間を表°す)である。この再
帰的構造は、主として、最適化された時間で別々のセル
に必要な情報を分配することを可能にする木橘造を用い
た加算器において利用される。この形式の加算器はしば
しばけた十げ先見加算器(carry 1ook ah
eadadder)と呼ばれる。
加算器2個に分割する。この形式の加0器では、けた上
げの伝播時間は理論的にはLoo(n)丁(但しTは1
基本ヒルについての伝播時間を表°す)である。この再
帰的構造は、主として、最適化された時間で別々のセル
に必要な情報を分配することを可能にする木橘造を用い
た加算器において利用される。この形式の加算器はしば
しばけた十げ先見加算器(carry 1ook ah
eadadder)と呼ばれる。
−・般に反復形加算器はその製造に多くのケイ素を必要
としないが、しかし反復形加算器は多くのケイ素を消費
する再帰形加篩器はど高速ではない。
としないが、しかし反復形加算器は多くのケイ素を消費
する再帰形加篩器はど高速ではない。
反復形と再帰形との間には、実際は折衷法である公知の
中間法が存在する。
中間法が存在する。
これらの折衷法は大きさが小さいので加算器の反復性と
速度性能のため再帰性とを同時に利用している。
速度性能のため再帰性とを同時に利用している。
これらの公知の折衷法の1つは最適化された「けた上げ
選択(carry 5elect adder) J形
加算器である。この解決法は加算を範囲に区画するとい
うものである。各範囲について、上記のように各範囲内
に入るけた一ヒげを仮定する。各範囲内に入るけた上げ
は、論理演算g −r+pを実行するセル列の助けをか
りて少しずつ決定される。この式中の9はけた上げ生成
の有無を表すビット、rはけた上げビット、pはけた上
げ伝播の有無を示すビットである。この形式の加算器は
g −r 十p加篩器と呼ぶことができる。
選択(carry 5elect adder) J形
加算器である。この解決法は加算を範囲に区画するとい
うものである。各範囲について、上記のように各範囲内
に入るけた一ヒげを仮定する。各範囲内に入るけた上げ
は、論理演算g −r+pを実行するセル列の助けをか
りて少しずつ決定される。この式中の9はけた上げ生成
の有無を表すビット、rはけた上げビット、pはけた上
げ伝播の有無を示すビットである。この形式の加算器は
g −r 十p加篩器と呼ぶことができる。
入力けた上げがゼロに等しい加算器は出力けた」−げに
ついてはG、で表される範囲によって生じるげた上げを
もつ。
ついてはG、で表される範囲によって生じるげた上げを
もつ。
人力げた上げが1に等しい加算器は、出力けた上げとし
ては固有に計算したけた上げをもつ。伝播ビットは1に
等しく、範囲の伝播があるとぎはPtによって表される
。−範囲内に入る実際のけた上げをrlNで表せば、出
力けた上げrOU丁は論理演算roUT=Gt−+−r
)t−r I Nによって得られる。
ては固有に計算したけた上げをもつ。伝播ビットは1に
等しく、範囲の伝播があるとぎはPtによって表される
。−範囲内に入る実際のけた上げをrlNで表せば、出
力けた上げrOU丁は論理演算roUT=Gt−+−r
)t−r I Nによって得られる。
計算は異なる範囲内で並列に実施され、そしてこの形式
の加算器の最適化が、加算器の本構造においてあらかじ
め定められた階層レベルの伝播路のり“べてを限界的に
するため各範囲が41算Uねばならないビット数に与え
られる、クリティカルパス、木構造及び階層レベルの定
義は上記書誌に記載されている。
の加算器の最適化が、加算器の本構造においてあらかじ
め定められた階層レベルの伝播路のり“べてを限界的に
するため各範囲が41算Uねばならないビット数に与え
られる、クリティカルパス、木構造及び階層レベルの定
義は上記書誌に記載されている。
最適化されたけた上げ選択形加粋器において、範囲があ
らたまる毎に加算基本セルの数を徐々に増やすことがで
き、その結果、−範囲に必要な計n時間は先行範囲の@
固にけた上げ選択時間をたしたものに等しくなるであろ
う。この場合、最適化されたけた上げ選択形加算器が得
られる。
らたまる毎に加算基本セルの数を徐々に増やすことがで
き、その結果、−範囲に必要な計n時間は先行範囲の@
固にけた上げ選択時間をたしたものに等しくなるであろ
う。この場合、最適化されたけた上げ選択形加算器が得
られる。
別の公知の折衷法は、けた上げスキップ形加算器(Ca
rry S kip A dder)の使用である
。この形式の加f1鼎は先行のけた上げ伝播用加算器に
似通っている。先行加算器との違いは、各範囲について
、その人力けた上げが先行のけた上げ選択セルから生じ
るけた上げである反復形加算器を1つだけ使用している
ことである(直列接続した数個の加算基本セルを含む)
。しかしながら各範囲について、対応する選択セルを制
御するための伝播関数を計算しなければならない。この
加算器の名前は、けた上げが並列線路によって直列加算
器により早く伝播され得ること、及び加算器列を横切る
パスよりはるかに高速なパスであることからこの加算器
は先行加算器に比べて1つ欠点がある。すべてのパスを
計算合計についても【プた上げについてもクリティカル
にするため、加算すべきビットの一ト位から高位に及ん
で、範囲のサイズを広げ(つまり各範囲内の直列基本加
算器数を増やす)、次に加算器の中央からはこのサイズ
を減らす必要がある。範囲サイズの減少は、けた上げが
合計Sに対してあまりにも早く得られすぎるのを防ぐた
め、実際上不可欠である。
rry S kip A dder)の使用である
。この形式の加f1鼎は先行のけた上げ伝播用加算器に
似通っている。先行加算器との違いは、各範囲について
、その人力けた上げが先行のけた上げ選択セルから生じ
るけた上げである反復形加算器を1つだけ使用している
ことである(直列接続した数個の加算基本セルを含む)
。しかしながら各範囲について、対応する選択セルを制
御するための伝播関数を計算しなければならない。この
加算器の名前は、けた上げが並列線路によって直列加算
器により早く伝播され得ること、及び加算器列を横切る
パスよりはるかに高速なパスであることからこの加算器
は先行加算器に比べて1つ欠点がある。すべてのパスを
計算合計についても【プた上げについてもクリティカル
にするため、加算すべきビットの一ト位から高位に及ん
で、範囲のサイズを広げ(つまり各範囲内の直列基本加
算器数を増やす)、次に加算器の中央からはこのサイズ
を減らす必要がある。範囲サイズの減少は、けた上げが
合計Sに対してあまりにも早く得られすぎるのを防ぐた
め、実際上不可欠である。
最適化されたけた上げ選択形加算器(carrysel
ect adder)については、範囲のサイズは1次
級数的に増加する。合計の選択時間は、全加算器を横切
る伝播時間に等しいという仮定のドでで計clされ、さ
らにnビットが(T n Tで計算さ来ている。
ect adder)については、範囲のサイズは1次
級数的に増加する。合計の選択時間は、全加算器を横切
る伝播時間に等しいという仮定のドでで計clされ、さ
らにnビットが(T n Tで計算さ来ている。
れる(Tは2ビットγ−夕の加惇計詐に要16時問を示
す)ということである。
す)ということである。
最適化されたけた上げスキップ加算器(CarrVsk
ip adder)については、範囲サイズは加算1べ
きビットの始めの半分については1次級数的に増加し、
そして次に同じ方法で減少していく。つまり、この形式
の加算器の場合、2ffiに等しい時間でほぼnビット
がπ1算されるということである。
ip adder)については、範囲サイズは加算1べ
きビットの始めの半分については1次級数的に増加し、
そして次に同じ方法で減少していく。つまり、この形式
の加算器の場合、2ffiに等しい時間でほぼnビット
がπ1算されるということである。
一般にこれら2つの方法は、Nの自乗根の漸近線挙動を
もち、そして最適化けた上げスギツブ加ri器が最適化
けた上げ選択加算器より遅ければ、前者は逆にその!!
造用基板の原価が低い。
もち、そして最適化けた上げスギツブ加ri器が最適化
けた上げ選択加算器より遅ければ、前者は逆にその!!
造用基板の原価が低い。
完全に反復形の木構造を用いた加算器(例えばけだ上げ
先見加算器)は、NのN対数゛で増加する(Nは加算す
べきデータの各ビットの数)かなり広い表面を占め、一
方≠嘘完−全に反復形の方法はきわめて低速である。
先見加算器)は、NのN対数゛で増加する(Nは加算す
べきデータの各ビットの数)かなり広い表面を占め、一
方≠嘘完−全に反復形の方法はきわめて低速である。
けた上げスキップ加算器又はけた上げ選択加算器のよう
な最適化された方法は、興味深い折表法であるが、但し
完全に満足のいくものではない。
な最適化された方法は、興味深い折表法であるが、但し
完全に満足のいくものではない。
何故なら、それらはけた上げスキップ加算器に近い専有
面積を保ちながらも、けた上げ選択加口器の速度性能を
達成することを可能にしないからである。
面積を保ちながらも、けた上げ選択加口器の速度性能を
達成することを可能にしないからである。
本発明はこれらの欠点の是正を目的とし、そして特に、
けた上げ選択加算器に近い速度性能を示しながら、けた
上げスキップ加97器のそれに近い表面を占める加算器
を実現することを目指す。
けた上げ選択加算器に近い速度性能を示しながら、けた
上げスキップ加97器のそれに近い表面を占める加算器
を実現することを目指す。
本発明の加算器は、後に詳しく説明する通り、後群に高
い速度/表面価値係数を得ることを1可能にするいわゆ
る再帰形の新規構造を提供する。
い速度/表面価値係数を得ることを1可能にするいわゆ
る再帰形の新規構造を提供する。
本発明は、異なる重みの2進データa 、a 。
・・・、a、及びす、、b2.・・・、b、でそれぞれ
形成される2つのオペランドA及びBの合計を計算する
ための再帰形加わ器を目的としており、オペランドA及
びBはそれぞれ下位データによって形成される第1及び
第2オペランドAL及びBしと、高位データによってそ
れぞれ形成される第3及び第4オペランドA1−1及び
BHから成っており、加算器の再帰性のレベルNH(N
Hは1以上又は1に等しい整数)について、及びこの加
算器の順序k(kはレベル1の加算器内の加算基本セル
数を決定する整数)について、この加t1器はAD(で
表記され、再帰式に構成され、さらに以Fを含む。
形成される2つのオペランドA及びBの合計を計算する
ための再帰形加わ器を目的としており、オペランドA及
びBはそれぞれ下位データによって形成される第1及び
第2オペランドAL及びBしと、高位データによってそ
れぞれ形成される第3及び第4オペランドA1−1及び
BHから成っており、加算器の再帰性のレベルNH(N
Hは1以上又は1に等しい整数)について、及びこの加
算器の順序k(kはレベル1の加算器内の加算基本セル
数を決定する整数)について、この加t1器はAD(で
表記され、再帰式に構成され、さらに以Fを含む。
再帰式に構成され、下位の第1及び第2オペランドAL
及びBLをそれぞれ受取る入力と、下位の第1及び第2
オペランドAL及びBLの合計オペランドSL及び、行
われた合計のための出力けた上げビットC0tJTをそ
れぞれ供給する第1及び第2の出力とから成る、順序に
−1及びレベ8+1 ルNHの第1加算器A D k−1、 再帰式に構成され、高位の第3及び第4オペランドAH
及びB 11をそれぞれ受取る入力と、第1加算器の第
2出力(COtJT)と結合する入力(CIN)と、及
び高位の第3及び第4オペランドAH及びBHの合計オ
ペランドS Hと、この合計に対応するけた上げ伝播ビ
ット1〕と、このげた上げの生成ビットGとをそれぞれ
提供する第1、第2及び第3出力から成る、順序に−1
及びレベN H−1 ルNH−1の第2加算器A D P、−1、第1加算器
の第2出力及び第2加I7器の第2及び第3出力とそれ
ぞれ結合した3つの入力(1゜2.3)及び、論理合計 NH から生じる出力大域けた上げビットC3o0を供給する
出力から成るけた上げ入域セレクタ(SE)。
及びBLをそれぞれ受取る入力と、下位の第1及び第2
オペランドAL及びBLの合計オペランドSL及び、行
われた合計のための出力けた上げビットC0tJTをそ
れぞれ供給する第1及び第2の出力とから成る、順序に
−1及びレベ8+1 ルNHの第1加算器A D k−1、 再帰式に構成され、高位の第3及び第4オペランドAH
及びB 11をそれぞれ受取る入力と、第1加算器の第
2出力(COtJT)と結合する入力(CIN)と、及
び高位の第3及び第4オペランドAH及びBHの合計オ
ペランドS Hと、この合計に対応するけた上げ伝播ビ
ット1〕と、このげた上げの生成ビットGとをそれぞれ
提供する第1、第2及び第3出力から成る、順序に−1
及びレベN H−1 ルNH−1の第2加算器A D P、−1、第1加算器
の第2出力及び第2加I7器の第2及び第3出力とそれ
ぞれ結合した3つの入力(1゜2.3)及び、論理合計 NH から生じる出力大域けた上げビットC3o0を供給する
出力から成るけた上げ入域セレクタ(SE)。
本発明の別の特徴によれば、第2加尊器l−1
ADPNH−1は再帰式に構成され、かつ以下を含む。
−第3及び第4オペランドA I−1及びBHの低位デ
ータからそれぞれ成るオペランドAHL及びBHLをそ
れぞれ受取るパノノと、第1加算器の出力けた上げビッ
ト(COUT)を受取るためのこの第1加算器の第2出
力と結合した入力けた上げ入力(CIN>及び、入力で
受取ったオペランドAHL及びB HLの合計オペラン
ド(SHL)、けた上げ生成ビット(G1)及び行われ
た合計のけた上げ伝播ビット(P1)をそれぞれ供給す
るための第1、第2及び第3出力から成る、順序k1l
−1 −2及びレベルNH−2の第3加算器A D r’ 、
−2、それぞれ、第1加算器の第2出力(COLI]゛
)、第3加算器の第2出力(G1)及び第3加算器の第
3出ノJ(P1)と結合した3つの入力から成り、さら
に論理合計 C0UT−G 1 ・ト P 1 ・ C0UT
に従う出力けた上げビットC40UTを出力に供給する
第1けた上げ中間セレクタ(SES)、−第3及び第4
オペランドの高位データからそれぞれ成るオペランドA
H)I及びB HHをそれぞれ受取る入力と、このセ
レクタの出力けた上げビット(C10UT)を受取るた
めの第1セレクタ(SES)の出力と結合した入力けた
上げ入力(C2IN)、及び入力で受取ったオペランド
(AHH及びBHH)17)含it オペランド(SH
N)と、けたEげ生成ビット(G2)と、行われた合計
のけた上げ伝播オペランド(P2)とをそれぞれ供給す
る第1、第2及び第3出力から成る、順序に−2及びレ
ベルN H−2の第4加算器1l−2 ADPNH−2、 第3加算器のけた上げ生成第2出力(G1)と、第4加
算器のけた1げ生成第2出力(G2)と、及び第4加算
器のりた上げ伝揺第3出力(P2)とにそれぞれ結合し
た3つの人力から成り、第2加算器の第3出力に対応す
る出力に対して、論理合計 G=G 2 −t−P 2 ・ G1から生じる
この第2加算器のけた上げ生成ビット(G)を供給する
、けた上げ生成第2中間セレクタ(SEC)、 一第4加算器の第3伝播出力(P2)と第3加算器の第
3伝播出力(P1)にそれぞれ結合した2つの入力をも
ち、第2加算器の第2出力に対応する出力に対して、論
理乗算P−Pi ・P2がら生じるこの第2加算器の出
力伝播ビットPを供給する、rANDJ形論理ゲート、 他の特徴によれば、順序に−1及びレベルNHH−1 −1の加算器A D P k−iから出発して、2つの
オペランドA及びBのデータa’ 、 a1、1 、・
・・■ uj 1aink及びblebiや1.+th9.bi
+j。
ータからそれぞれ成るオペランドAHL及びBHLをそ
れぞれ受取るパノノと、第1加算器の出力けた上げビッ
ト(COUT)を受取るためのこの第1加算器の第2出
力と結合した入力けた上げ入力(CIN>及び、入力で
受取ったオペランドAHL及びB HLの合計オペラン
ド(SHL)、けた上げ生成ビット(G1)及び行われ
た合計のけた上げ伝播ビット(P1)をそれぞれ供給す
るための第1、第2及び第3出力から成る、順序k1l
−1 −2及びレベルNH−2の第3加算器A D r’ 、
−2、それぞれ、第1加算器の第2出力(COLI]゛
)、第3加算器の第2出力(G1)及び第3加算器の第
3出ノJ(P1)と結合した3つの入力から成り、さら
に論理合計 C0UT−G 1 ・ト P 1 ・ C0UT
に従う出力けた上げビットC40UTを出力に供給する
第1けた上げ中間セレクタ(SES)、−第3及び第4
オペランドの高位データからそれぞれ成るオペランドA
H)I及びB HHをそれぞれ受取る入力と、このセ
レクタの出力けた上げビット(C10UT)を受取るた
めの第1セレクタ(SES)の出力と結合した入力けた
上げ入力(C2IN)、及び入力で受取ったオペランド
(AHH及びBHH)17)含it オペランド(SH
N)と、けたEげ生成ビット(G2)と、行われた合計
のけた上げ伝播オペランド(P2)とをそれぞれ供給す
る第1、第2及び第3出力から成る、順序に−2及びレ
ベルN H−2の第4加算器1l−2 ADPNH−2、 第3加算器のけた上げ生成第2出力(G1)と、第4加
算器のけた1げ生成第2出力(G2)と、及び第4加算
器のりた上げ伝揺第3出力(P2)とにそれぞれ結合し
た3つの人力から成り、第2加算器の第3出力に対応す
る出力に対して、論理合計 G=G 2 −t−P 2 ・ G1から生じる
この第2加算器のけた上げ生成ビット(G)を供給する
、けた上げ生成第2中間セレクタ(SEC)、 一第4加算器の第3伝播出力(P2)と第3加算器の第
3伝播出力(P1)にそれぞれ結合した2つの入力をも
ち、第2加算器の第2出力に対応する出力に対して、論
理乗算P−Pi ・P2がら生じるこの第2加算器の出
力伝播ビットPを供給する、rANDJ形論理ゲート、 他の特徴によれば、順序に−1及びレベルNHH−1 −1の加算器A D P k−iから出発して、2つの
オペランドA及びBのデータa’ 、 a1、1 、・
・・■ uj 1aink及びblebiや1.+th9.bi
+j。
8゛1
binkの笥囲のビットを2つずつ加算することができ
る(iは1及びnの間に會まれる)、再帰式に得られる
、順序k及びレベル1の加埠器ADPNHは以下を含む
。
る(iは1及びnの間に會まれる)、再帰式に得られる
、順序k及びレベル1の加埠器ADPNHは以下を含む
。
「全加算器j形の少なくともに個の加算基本セル列であ
って、けた1トjの各セル(FA、1)1+J が、(a・、、b、1)のような1対のビットをl+J
l+J それぞれ受取るための2つの入力、前記列の先行基本セ
ルF A i+j−1の第1出力けた上げ出力から供給
される出力けた上げピッl” (r i+j−1)を受
取るための入力けた上げ入力を含んでおり、前記列の第
1基本セルの入力けた上げ入力は値0のビットを受取り
、ざらに前記列の最p FJ基本セル出力けた上げ出力
は前記列についてけた上げ生成ビット(G)を提供し、
各基本セル(FA、1)は1+J ざらに第2及び第3出力を含み、それぞれ局所合計ビッ
トS0.及び伝播ビットp1.を提供し、I÷J
l+Jビットri41
、 si+j及びp i+jは論理演算r・ ・ −(
r・ ・ ・ p・ ・ )1÷J l
+J−11+J +(a ・ ・ 争 b ・ ・ )1+
J l+J p・ ・ −a・ ・ ■b・ ・ 1+J l+J l+JS・・−
a・・■b・・■’ Dj−11+J 1◆J
1÷J(但し・は演算子「AND」であり、
+は演算子rlNcLUsIVE ORJであり、■
は演算子rEXcLUsIVE ORJである)から
生じる。
って、けた1トjの各セル(FA、1)1+J が、(a・、、b、1)のような1対のビットをl+J
l+J それぞれ受取るための2つの入力、前記列の先行基本セ
ルF A i+j−1の第1出力けた上げ出力から供給
される出力けた上げピッl” (r i+j−1)を受
取るための入力けた上げ入力を含んでおり、前記列の第
1基本セルの入力けた上げ入力は値0のビットを受取り
、ざらに前記列の最p FJ基本セル出力けた上げ出力
は前記列についてけた上げ生成ビット(G)を提供し、
各基本セル(FA、1)は1+J ざらに第2及び第3出力を含み、それぞれ局所合計ビッ
トS0.及び伝播ビットp1.を提供し、I÷J
l+Jビットri41
、 si+j及びp i+jは論理演算r・ ・ −(
r・ ・ ・ p・ ・ )1÷J l
+J−11+J +(a ・ ・ 争 b ・ ・ )1+
J l+J p・ ・ −a・ ・ ■b・ ・ 1+J l+J l+JS・・−
a・・■b・・■’ Dj−11+J 1◆J
1÷J(但し・は演算子「AND」であり、
+は演算子rlNcLUsIVE ORJであり、■
は演算子rEXcLUsIVE ORJである)から
生じる。
論理演算
Pink ”= pink ” pi+に一1°−p国
°pi又は Pink ”” i+に−1” inkから得られるこ
の加算器ADPNHについての伝播ビットpinkを出
力に供給するため基本セルの第3伝播出力(p= 1)
とそれぞれ結合した入力をl+J 含むこの加算器についてけた上げ伝播pの計算論理回路
(CF’)、 基本セルの第2合計出力と、ビットp、、−1÷J pi+J−1・D i+jを供給する伝播装置(CP)
の伝播出力pi、jにそれぞれ結合した入力と、先行加
算器の出力けた上げ出力と結合した入力けた上げ入力C
INを含む合計計算論理装置i!(O8>であって、こ
の合計計算装置(C8)はそれぞれ出力に対して、加算
器A D I) 1.によって計算され、次の論理演算 Si+J −Si+jΦ(r’ i+j−1・CIN)
但しPi−1=1 から得られる合計オペランドS・、・・・+5ilj+
・・・、Si+kを供給する。
°pi又は Pink ”” i+に−1” inkから得られるこ
の加算器ADPNHについての伝播ビットpinkを出
力に供給するため基本セルの第3伝播出力(p= 1)
とそれぞれ結合した入力をl+J 含むこの加算器についてけた上げ伝播pの計算論理回路
(CF’)、 基本セルの第2合計出力と、ビットp、、−1÷J pi+J−1・D i+jを供給する伝播装置(CP)
の伝播出力pi、jにそれぞれ結合した入力と、先行加
算器の出力けた上げ出力と結合した入力けた上げ入力C
INを含む合計計算論理装置i!(O8>であって、こ
の合計計算装置(C8)はそれぞれ出力に対して、加算
器A D I) 1.によって計算され、次の論理演算 Si+J −Si+jΦ(r’ i+j−1・CIN)
但しPi−1=1 から得られる合計オペランドS・、・・・+5ilj+
・・・、Si+kを供給する。
別の特徴によれば、順序k及びレベル1の加算器ADk
は、入力けた上げ入力(CIN)が0に等しいビット(
CIN)を受取る順序k及びレベルーの加算器ADPN
Hとして構成される。
は、入力けた上げ入力(CIN)が0に等しいビット(
CIN)を受取る順序k及びレベルーの加算器ADPN
Hとして構成される。
本発明の特徴及び利点は添付図面を参照した以下の説明
からより良く理解されるであろう。
からより良く理解されるであろう。
第1図に概略図として表した再帰構造の加算器AD、は
再帰レベルNHと順序kをもつ。順序にはレベルN H
−1の加算器が含む基本加算セル又は全加算器(Ful
l Adders)の数に一致する。レベルNH(NH
は整数)はじっさいは、レベルNH−1の構造から出発
して、レベル1までのレベルNH構造をもつ加算器を構
成するために行う必要のある再帰性の数である。この種
の加算器は木構造をもち、そのいろいろな枝は全加算器
列を含む。
再帰レベルNHと順序kをもつ。順序にはレベルN H
−1の加算器が含む基本加算セル又は全加算器(Ful
l Adders)の数に一致する。レベルNH(NH
は整数)はじっさいは、レベルNH−1の構造から出発
して、レベル1までのレベルNH構造をもつ加算器を構
成するために行う必要のある再帰性の数である。この種
の加算器は木構造をもち、そのいろいろな枝は全加算器
列を含む。
i1
図示の加算器AD、は、異なる重みをもっ2進データa
1 、 a2 、 a、、 a 及びす、b2゜In
1 b・、b、(だたし1≦1≦n)によりそれぞれ形成さ
れる2個のオペランドA及びBの合計を計算することを
可能にづる。これら2つのオペランドは、低位の2進デ
ータa、及びす、でそれぞれ形成される第1及び第2オ
ペランド△L及びBL及び、高位の2進データのa・及
びす、によってそれぞれ形成される第3及び第4オペラ
ンドAH及びBHにより構成されることかぐきる。
1 、 a2 、 a、、 a 及びす、b2゜In
1 b・、b、(だたし1≦1≦n)によりそれぞれ形成さ
れる2個のオペランドA及びBの合計を計算することを
可能にづる。これら2つのオペランドは、低位の2進デ
ータa、及びす、でそれぞれ形成される第1及び第2オ
ペランド△L及びBL及び、高位の2進データのa・及
びす、によってそれぞれ形成される第3及び第4オペラ
ンドAH及びBHにより構成されることかぐきる。
加算器AD811は再帰的に、それ自体・b再帰的に構
成された、順序に−1、レベルN Hの第1加粋器A
o :Qlを含む。この第1加算器は、低位の第1及び
第2オペランドAL及びBLをそれぞれ受取る入力を含
む。この第1加算器の第1出力は、入力で受取るオペラ
ンドAL及びBLの合計から生じるオペランドSLを供
給する。この加算器の第2出力は行われた合計から生じ
る出力けた上げビットC0UTを与える。
成された、順序に−1、レベルN Hの第1加粋器A
o :Qlを含む。この第1加算器は、低位の第1及び
第2オペランドAL及びBLをそれぞれ受取る入力を含
む。この第1加算器の第1出力は、入力で受取るオペラ
ンドAL及びBLの合計から生じるオペランドSLを供
給する。この加算器の第2出力は行われた合計から生じ
る出力けた上げビットC0UTを与える。
加算器Ao NHはまた、それ自体も同じく再帰的に構
成された、゛順序に−1、レベルNH−1の第H−1 2加算器A D P (−1を含む。
成された、゛順序に−1、レベルNH−1の第H−1 2加算器A D P (−1を含む。
この第2加算器は、高位データによって構成される第3
及び第4オペランドA)I及び8日をそれぞれ受取る人
力を含んでいる。この加鐸器の入力GINは、いわゆる
「入力けた上げ」で、第1加取るため、この第1加算器
の第2出力と結合する。
及び第4オペランドA)I及び8日をそれぞれ受取る人
力を含んでいる。この加鐸器の入力GINは、いわゆる
「入力けた上げ」で、第1加取るため、この第1加算器
の第2出力と結合する。
H−1
この第2加惇器A D P k−1は、入力に受取られ
た高位データの第3及び第4オペランドAH及び[3H
の合計のオペランドSHを与える第1出力をも含んでい
る。この第2加算器の第2出力は、けた上げの伝播ビッ
トPを与え、他方では第3出力は合計から生じるけた上
げの生成ビットGを与える。
た高位データの第3及び第4オペランドAH及び[3H
の合計のオペランドSHを与える第1出力をも含んでい
る。この第2加算器の第2出力は、けた上げの伝播ビッ
トPを与え、他方では第3出力は合計から生じるけた上
げの生成ビットGを与える。
SEを含む。このけた上げセレクタは、それぞれN−1
器ADP の第2及び第3出力に、それぞれビに−
1 ットC0UT。
1 ットC0UT。
3つの入力1゜
P及びGを受取るため結合する
2、3を含んでいる。このげた上
げセレクタは、
811 N +1
加算器ADkの出力C61jT
の大域
けた上げビットを出力に与える。
この出力大域(′jた上げビットは、
セレクタ
C0UTから生じる(但し記号→−はr I N CL
−L]5IVE ORJを、記号・は論理rANDJ
を表す)。
−L]5IVE ORJを、記号・は論理rANDJ
を表す)。
第2図は、第1図の順序に−1及びレベルNH化してい
る。この図は第1図の加粋器の構造の再帰性によりよく
理解させてくれる。第2図に示された第2加詐器A D
P k−1はそれ自体で再帰的に構成され、順序に−
2、レベルNH−2の第3加H−1 算器A D P k−2を含んでいる。この第3加算器
は、第3及び第4オペランドAH及びBH内に含まれる
下位データによってそれぞれ構成されるオペランドAH
L及びB HL、をそれぞれ受取る入力を含む。この第
3加算器の入力けた上げ入力CINH1ト1 は、これもまた上記第2加Si器ΔDP、−1の人力H CINであり、第1加算器AI)、−1の出力けた上げ
ビットC0UTを受取るためこの第1加算器の第2出力
に結合する。
る。この図は第1図の加粋器の構造の再帰性によりよく
理解させてくれる。第2図に示された第2加詐器A D
P k−1はそれ自体で再帰的に構成され、順序に−
2、レベルNH−2の第3加H−1 算器A D P k−2を含んでいる。この第3加算器
は、第3及び第4オペランドAH及びBH内に含まれる
下位データによってそれぞれ構成されるオペランドAH
L及びB HL、をそれぞれ受取る入力を含む。この第
3加算器の入力けた上げ入力CINH1ト1 は、これもまた上記第2加Si器ΔDP、−1の人力H CINであり、第1加算器AI)、−1の出力けた上げ
ビットC0UTを受取るためこの第1加算器の第2出力
に結合する。
H−1
第3加算器A D r’ k、2は、入力に受取られた
オペランドAHL及びBHI−の合削オペランドS I
(L 、出力けた上げ生成ビットG1、及びこの第3加
算器によって行われた合計から出てくるけた上げ伝播ビ
ットP1をそれぞれ与える第1、第2及び第3出力を含
む。
オペランドAHL及びBHI−の合削オペランドS I
(L 、出力けた上げ生成ビットG1、及びこの第3加
算器によって行われた合計から出てくるけた上げ伝播ビ
ットP1をそれぞれ与える第1、第2及び第3出力を含
む。
問けた上げ第1セレクタSESをも含んでいる。
l
これら3つの入力はそれぞれ第1加算器A D k−i
N I+ −1 の第2出力、及び第3加算器A D P k−2の第2
及び第3出力に、ビットC0UT、G1及びPlをそれ
ぞれ受取るため、それぞれ結合されている。
N I+ −1 の第2出力、及び第3加算器A D P k−2の第2
及び第3出力に、ビットC0UT、G1及びPlをそれ
ぞれ受取るため、それぞれ結合されている。
この第1中聞けた上げセレクタSESは、第3加算器A
DPNH−2によって行われる合計について出力けた上
げビットCl0U王を出力に与える。
DPNH−2によって行われる合計について出力けた上
げビットCl0U王を出力に与える。
このビット01OUTは次の論理合計から生じる。
CI 0UT−G1+P1 ・C0UTこれは第1中間
セレクタSESによって行われる。
セレクタSESによって行われる。
先に述べた通り、記号十はr INCLUS IVEO
RJを、記号・は論理「ΔNDJを表す。
RJを、記号・は論理「ΔNDJを表す。
Ni+−1
最後に、第2加算器ADI)k、は、順序に−2、レベ
ルNH−2の第4加算器△DP と、第2に−2 中間セレクタSECと、出力輪1![!rANDJゲー
トとを含む。
ルNH−2の第4加算器△DP と、第2に−2 中間セレクタSECと、出力輪1![!rANDJゲー
トとを含む。
第4加算器は、上記第3及び第4AベランドAll及び
BHの高位データからそれぞれ構成されるオペランドA
HH及びB HHをそれぞれ受取る人力を含んでいる
。第4加算器A D P 、、の入力021Nは、第1
中間セレクタSESから与えられる出力けた上げビット
Cl0tJTを受取るためこの第1中間セレクタの出力
と結合する。
BHの高位データからそれぞれ構成されるオペランドA
HH及びB HHをそれぞれ受取る人力を含んでいる
。第4加算器A D P 、、の入力021Nは、第1
中間セレクタSESから与えられる出力けた上げビット
Cl0tJTを受取るためこの第1中間セレクタの出力
と結合する。
第4加算器はさらに、入力オペランドAHH及びB H
1(の合計オペランドS HHlけた上げ生成ビットG
2及び、この4加F[器によって行われる合計のための
けた上げ伝播ビットP2をそれぞれ与える第1、第2及
び第3出力を含む。
1(の合計オペランドS HHlけた上げ生成ビットG
2及び、この4加F[器によって行われる合計のための
けた上げ伝播ビットP2をそれぞれ与える第1、第2及
び第3出力を含む。
第2中間セレクタSECはけた上げビットCをNt!−
1 与え、これは第2加算器ADPNH−1の出力けた上げ
ビットである。第2セレクタSECは、それぞ4H−1 れ第3加算器A D P k−2の第2生成出力、第4
加HII −2 算器A D P k−,2の第2生成出力、及び第4加
算器の第3伝播出力に対して、それぞれビットG1゜G
2及びP2を受取るため結合した3つの入力を含む。こ
の第2中間セレクタSECは、同じく第2加算器A D
P 、−1の第2出力でもあるけだ上げ生成出力に対
して、けた上げ生成ビットGを与える。このビットは第
2セレクタSECによって行われる論理合、IQ−G
−+−P ”G1 (但し記号)−LL r INc
LUs IVE ORJ 1iil!l!演算を、記
号・はAND論理演算を表す)から生じる。
1 与え、これは第2加算器ADPNH−1の出力けた上げ
ビットである。第2セレクタSECは、それぞ4H−1 れ第3加算器A D P k−2の第2生成出力、第4
加HII −2 算器A D P k−,2の第2生成出力、及び第4加
算器の第3伝播出力に対して、それぞれビットG1゜G
2及びP2を受取るため結合した3つの入力を含む。こ
の第2中間セレクタSECは、同じく第2加算器A D
P 、−1の第2出力でもあるけだ上げ生成出力に対
して、けた上げ生成ビットGを与える。このビットは第
2セレクタSECによって行われる論理合、IQ−G
−+−P ”G1 (但し記号)−LL r INc
LUs IVE ORJ 1iil!l!演算を、記
号・はAND論理演算を表す)から生じる。
ET、で表す出力論理ゲートは、それぞれ伝播ビットP
、P2を受取るため、第3及び第4加NH−I
N)I−2算器A D P )、、2及びA
DPNH−2の第3出力とそれぞれ結合する2つの入力
を含む。この論理ゲートに1(−1 は、第2加算器AI)Pk−iの第2伝播出力に対応す
る出力に対して伝播ビットPを与える。このビットは論
理乗tsp−p1 ・p2から生じる。
、P2を受取るため、第3及び第4加NH−I
N)I−2算器A D P )、、2及びA
DPNH−2の第3出力とそれぞれ結合する2つの入力
を含む。この論理ゲートに1(−1 は、第2加算器AI)Pk−iの第2伝播出力に対応す
る出力に対して伝播ビットPを与える。このビットは論
理乗tsp−p1 ・p2から生じる。
第3図は順序にルベル1の加]!1tADPNHを概略
的に表す。この加算器は、順序に−1、レベH−1 ルNH−1の加算!ADPNH−,から再帰的に得られ
る。この加算器は、2個のオペランドA及びBのデータ
範囲のデータビットai、ai+1.・・・++j ・
”’・aink及びbi ・bi+1 ・”’a ・ b・・、・・・、bi+kを2つずつ加算することを司
1+J 能にする(1は1とnの間に含まれる)。この加w′a
tよ、今加W B (ttf F ullΔddcrs
)形の少なくともに個の加算基本セルを含む。これらの
セルは図にFA・、FAi1.・・・ FAiやj、・
・・FAi+にで表しである。このようにして例えばセ
ルFAiはビットal及びす、をそれぞれ受取るための
2個の入力を含む。同様にして、ビットa及びbはそれ
らもまたセルF A i+jの2個の入力に加えられ、
他方ではビットa 及びbkはセルFA、、にの2個の
入力に与えられる。
的に表す。この加算器は、順序に−1、レベH−1 ルNH−1の加算!ADPNH−,から再帰的に得られ
る。この加算器は、2個のオペランドA及びBのデータ
範囲のデータビットai、ai+1.・・・++j ・
”’・aink及びbi ・bi+1 ・”’a ・ b・・、・・・、bi+kを2つずつ加算することを司
1+J 能にする(1は1とnの間に含まれる)。この加w′a
tよ、今加W B (ttf F ullΔddcrs
)形の少なくともに個の加算基本セルを含む。これらの
セルは図にFA・、FAi1.・・・ FAiやj、・
・・FAi+にで表しである。このようにして例えばセ
ルFAiはビットal及びす、をそれぞれ受取るための
2個の入力を含む。同様にして、ビットa及びbはそれ
らもまたセルF A i+jの2個の入力に加えられ、
他方ではビットa 及びbkはセルFA、、にの2個の
入力に与えられる。
各々の加算基本セルはまた、セル列の先行加算セルの出
力けた上げ第1出力によって与えられる出力けた上げビ
ットを受取るための人力けた上げ入力をも含む。このよ
うにしてセル又は全加算器FA・・は、先行加算器FA
、+j (図示せ1+J ず)の第1出力から生じる入力けた上げビットr1.
を受取るλ力E・ 、を含む。同様にして、1+J−1
1+J 加粋器FA、 の入力E・ は、先行加算P!1FA
1÷2 1÷2 i+1の第1出力の出力けた上げビットr国を受取る。
力けた上げ第1出力によって与えられる出力けた上げビ
ットを受取るための人力けた上げ入力をも含む。このよ
うにしてセル又は全加算器FA・・は、先行加算器FA
、+j (図示せ1+J ず)の第1出力から生じる入力けた上げビットr1.
を受取るλ力E・ 、を含む。同様にして、1+J−1
1+J 加粋器FA、 の入力E・ は、先行加算P!1FA
1÷2 1÷2 i+1の第1出力の出力けた上げビットr国を受取る。
後に詳しく説明する通り、列の第1加算器FA1人カけ
た上げ入力Eiは値0のビットを受取り、他方では列の
出力げた。Fげ出力は加口器列のためのけた上げ生成ビ
ットr・ −Gを与える。
た上げ入力Eiは値0のビットを受取り、他方では列の
出力げた。Fげ出力は加口器列のためのけた上げ生成ビ
ットr・ −Gを与える。
+十k
F A i+jのようなそれぞれの基本セルは局所合計
ビットS、・及び局所伝播ビットpi、jをそれ1+J ぞれ与えて第1及び第2出力を含む。
ビットS、・及び局所伝播ビットpi、jをそれ1+J ぞれ与えて第1及び第2出力を含む。
公知法で、全加算器のセルについて、ビットpi+j
、’i+J 、l+jは次の論理演詐から生じる。
、’i+J 、l+jは次の論理演詐から生じる。
p・ ・ −a・ ・ Φb・ ・
1◆J I+J−11◆J
r・ ・ −(r・ 、 ・ p )1月
1÷J−1i+J (・(a・・・bi、j) 1→J S l+J −a 1+j■bB+jΦ’ 144−1
(但t、、l;tAND演算子、■Lt rEXcLU
s IVE ORJ演算子、十はrINCLUS I
VEORJ演算子rある。) 図示の加算器DPkはまた、この加算器のためのけた上
げ伝播計算の論理装WCPをも含む。
1÷J−1i+J (・(a・・・bi、j) 1→J S l+J −a 1+j■bB+jΦ’ 144−1
(但t、、l;tAND演算子、■Lt rEXcLU
s IVE ORJ演算子、十はrINCLUS I
VEORJ演算子rある。) 図示の加算器DPkはまた、この加算器のためのけた上
げ伝播計算の論理装WCPをも含む。
仁の装置は、基本セルFA・、FA、+4.・・・FA
H+j、・・・、FA、+にの第2及び第3出力とそれ
ぞれ結合した入力を含む。それゆえ、この装置は局所合
計ビットS、、 ++1# ”” S、、j、・・・
暑 SDk及び局所伝播ビットp・s pi+11 ””p
・・、・”pinkを受取る。このビットは次の論1+
J 理演算から生じる。
H+j、・・・、FA、+にの第2及び第3出力とそれ
ぞれ結合した入力を含む。それゆえ、この装置は局所合
計ビットS、、 ++1# ”” S、、j、・・・
暑 SDk及び局所伝播ビットp・s pi+11 ””p
・・、・”pinkを受取る。このビットは次の論1+
J 理演算から生じる。
P ink ”’ Oink ” p i+に
−1° °“” ” p i+1 ° plある
いはまた ” ”−pi+に−1°pi+に ++k (但し記号・は「ΔNDJ論理演算子を表す。)伝播計
算装置CPは、図にET、 、ET、、、。
−1° °“” ” p i+1 ° plある
いはまた ” ”−pi+に−1°pi+に ++k (但し記号・は「ΔNDJ論理演算子を表す。)伝播計
算装置CPは、図にET、 、ET、、、。
1+1
・・・、ET、+にで示したrANDJ形論理ゲートを
含む。これらのゲートはそれぞれ2つの入力を含む。第
1ゲートET国の2つの入力はそれぞれ第1対セルFA
i 、FA国の伝播出力pi及びpi+1に結合する。
含む。これらのゲートはそれぞれ2つの入力を含む。第
1ゲートET国の2つの入力はそれぞれ第1対セルFA
i 、FA国の伝播出力pi及びpi+1に結合する。
ゲートE T i+2はセルFAiや2の第3伝播出力
p1,2及び先行ゲート上1国の出力にそれぞれ結合り
る。
p1,2及び先行ゲート上1国の出力にそれぞれ結合り
る。
同様にして、ゲートE T 、+、は、セルFA、+に
の第3伝播出力及び先行ゲートE−’ i+に−1の出
力にそれぞれ結合する2つの入力を含む。
の第3伝播出力及び先行ゲートE−’ i+に−1の出
力にそれぞれ結合する2つの入力を含む。
それゆえ例えばゲートE T 、、2はビットpi+2
= pi+1 ・pi+2を与え、ゲートE T 、+
、はビットpink ”” pi+に−1・pinkを
与える。一般に、P・・−P・、 ・P、・である。加
算器1+J l+J−11+J ADPNHはまた合計i1算論理装MC8を含む。
= pi+1 ・pi+2を与え、ゲートE T 、+
、はビットpink ”” pi+に−1・pinkを
与える。一般に、P・・−P・、 ・P、・である。加
算器1+J l+J−11+J ADPNHはまた合計i1算論理装MC8を含む。
これは加算器の第1人力が受取った23!データの合計
オペランドS・、Si+1.・・・*5i4j*・・・
Si+kを出力に与える。この装置は、基本セルFA・
# F A +41 、・・・、FAH+j、・・・
F A inkの第2出力S1・Si+1・”’ S
+ + j・°°。
オペランドS・、Si+1.・・・*5i4j*・・・
Si+kを出力に与える。この装置は、基本セルFA・
# F A +41 、・・・、FAH+j、・・・
F A inkの第2出力S1・Si+1・”’ S
+ + j・°°。
5inkとそれぞれ結合する入力を含む。この装置はま
た、伝播削算装MCPの伝播出力Di+1゜pi+2.
・・・ pinkをそれぞれ結合する入力をも含む。こ
れらの出力は、伝播ビットを与える計算手段CPのゲー
トETの式pi+j””iやj−11) i+jの出力
である。第1セルFA、の伝播出力Piは計算手段C8
の入力の1つと結合づる、何故なら、P(” pHだか
らである。この合計計算装置C8は入力けた上げλカG
INをも含む。
た、伝播削算装MCPの伝播出力Di+1゜pi+2.
・・・ pinkをそれぞれ結合する入力をも含む。こ
れらの出力は、伝播ビットを与える計算手段CPのゲー
トETの式pi+j””iやj−11) i+jの出力
である。第1セルFA、の伝播出力Piは計算手段C8
の入力の1つと結合づる、何故なら、P(” pHだか
らである。この合計計算装置C8は入力けた上げλカG
INをも含む。
合計計算装置C8はそれらの出力に、入力で’jk取っ
たデータ(a1、b−>、 (Si+1 。
たデータ(a1、b−>、 (Si+1 。
b、 )、・・・(a、 、b、+k)の合削オペラ
ン1+11十に ドを与える。
ン1+11十に ドを与える。
この装置は次の論理演算を行うことを可能にする。
S・・=S・・Φ(P 、+j−,・CIN)1+J
l+J (但しPH−1=1) 合計計算装置C8は、2つの入力をもつAND形論理ゲ
ートM・1Mi+1.・・・、M、+j、・・・Mi、
にと、2つの入力をも”)rEXcLUsIVE O
RJ形論理ゲート0IJI 、 OJ、1 、−Ou・
・、・・・、 OU・ を含む。
l+J (但しPH−1=1) 合計計算装置C8は、2つの入力をもつAND形論理ゲ
ートM・1Mi+1.・・・、M、+j、・・・Mi、
にと、2つの入力をも”)rEXcLUsIVE O
RJ形論理ゲート0IJI 、 OJ、1 、−Ou・
・、・・・、 OU・ を含む。
1+J ++k
AND形ゲートM1+jのそれぞれの入力の1つは入力
けた上げビットGINを受取り、他方ではもう1方の入
力は計算装置CPの対応覆る出力によって与えられる伝
播ビットPi+jを受取る。第1ゲ一トM、だけが1方
の入力に入力けた土げピ一 ットCINを受取り、他方では他方の入力に値1のビッ
トを受取る。
けた上げビットGINを受取り、他方ではもう1方の入
力は計算装置CPの対応覆る出力によって与えられる伝
播ビットPi+jを受取る。第1ゲ一トM、だけが1方
の入力に入力けた土げピ一 ットCINを受取り、他方では他方の入力に値1のビッ
トを受取る。
(上の式Pi−1””参照)。
各ゲートOII + + jの入力はそれぞれ、対応す
る基本セルの第2出力S i+jにも対応するゲートM
i、jの出力に結合する。このようにして例えばゲート
Ou1,1はゲートM1,1の出力及び、基本セルFA
i+iの出力Si+1と結合する。
る基本セルの第2出力S i+jにも対応するゲートM
i、jの出力に結合する。このようにして例えばゲート
Ou1,1はゲートM1,1の出力及び、基本セルFA
i+iの出力Si+1と結合する。
この伝播装置はS・・−5・・−) (P i+j−i
1+J l+J CIN)のような合計オペランドを与える。
1+J l+J CIN)のような合計オペランドを与える。
例えばS・ について次式が得られる。
1+2
S ・ −S ・ ■ (P −C
IN>11÷21を21+1 しかしi−トkまでのデータビット範囲(但しiは(1
,2,・・・、n)に属する)を取扱う加算器N11 ADPNHについて、数iは加算器ADkを構成すす る木構造内の加算器ADP、の位置に左右される。
IN>11÷21を21+1 しかしi−トkまでのデータビット範囲(但しiは(1
,2,・・・、n)に属する)を取扱う加算器N11 ADPNHについて、数iは加算器ADkを構成すす る木構造内の加算器ADP、の位置に左右される。
一般に、加算器AI)PQは少なくともに個の加算基本
セルを含む。
セルを含む。
第4図は順序にルベル1の加算器ADDを概略的に示す
。この加算器は上に説明した再帰構造を考慮すれば、じ
っさいは順序k及びレベル1の加算器ADP、によって
構成され、その入力けた上げ入力CINは1iIOのビ
ットを受取る。この加算器の出力の1つは生成ビットG
を与え、他方ではそのけた上げ伝播出力Pは接続されな
い。出発加算器ADkは、入力けた上げがぜ口かもしく
はゼロでない入域加算器を実現したいと希望するか否か
によって、ゼロでない入力CINをもつことももだない
ことも可能である。
。この加算器は上に説明した再帰構造を考慮すれば、じ
っさいは順序k及びレベル1の加算器ADP、によって
構成され、その入力けた上げ入力CINは1iIOのビ
ットを受取る。この加算器の出力の1つは生成ビットG
を与え、他方ではそのけた上げ伝播出力Pは接続されな
い。出発加算器ADkは、入力けた上げがぜ口かもしく
はゼロでない入域加算器を実現したいと希望するか否か
によって、ゼロでない入力CINをもつことももだない
ことも可能である。
第1図は、本発明再帰構造加算器ADQ’(但しNHは
レベル、kは順序を表す)の概略図、第2図は、第1図
の再帰構造加算器に属する、NH−1 再帰構造加算器ADP (但しに−1は順序、N H
−1はレベルを表す)のうちの1個の概略図、第3図は
、第1図の再帰、構造加算器に属する、の概略図、 表す)の概略図である。 AL・・・第1オペランド、BL・・・第2オペランA
H・・・第3オペランド、BH・・・第4オペランSH
・・・オペランド、C0UT、F’、G・・・ピッCI
N・・・入力。 1m/−肴41−船 山 武 L− 一」
レベル、kは順序を表す)の概略図、第2図は、第1図
の再帰構造加算器に属する、NH−1 再帰構造加算器ADP (但しに−1は順序、N H
−1はレベルを表す)のうちの1個の概略図、第3図は
、第1図の再帰、構造加算器に属する、の概略図、 表す)の概略図である。 AL・・・第1オペランド、BL・・・第2オペランA
H・・・第3オペランド、BH・・・第4オペランSH
・・・オペランド、C0UT、F’、G・・・ピッCI
N・・・入力。 1m/−肴41−船 山 武 L− 一」
Claims (4)
- (1)異なる重みの2進データa_1、a_2、…、a
_n及びb_1、b_2、…、b_nによりそれぞれ形
成される2つのオペランドA及びBの合計を計算するた
めの再帰形加算器であつて、オペランドA及びBはそれ
ぞれ下位データによつて形成される第1及び第2オペラ
ンドAL及びBLと、高位データによつてそれぞれ形成
される第3及び第4オペランドAH及びBHから成って
おり、加算器の再帰性のレベルNH(NHは1に等しい
か又はそれ以上の整数)について、及びこの加算器順序
k(kはレベル1の加算器内の加算基本セル数を決定す
る整数)について、この加算器がADP^N^H^−^
1_k_−_1で表記され、再帰式に構成され、さらに
以下の素子:−再帰式に構成され、下位の第1及び第2
オペランドAL及びBLをそれぞれ受取る入力と、下位
の第1及び第2オペランドAL及びBLの合計オペラン
ドSL及び、行われた合計のための出力けた上げビット
COUTをそれぞれ供給する第1及び第2の出力とから
成る、順序k−1及びレベルNHの第1加算器AD^N
^H_k_−_1、−再帰式に構成され、高位の第3及
び第4オペランドAH及びBHをそれぞれ受取る入力と
、第1加算器の第2出力(COUT)と結合する入力(
CIN)と、及び高位の第3及び第4オペランドAH及
びBHの合計オペランドSHと、この合計に対応するけ
た上げ伝播ビットPと、このけた上げの生成ビットGと
をそれぞれ提供する第1、第2及び第3出力から成る、
順序k−1及びレベルNH−1の第2加算器ADP^N
^H^−^1_k_−_1、−第1加算器の第2出力及
び第2加算器の第2及び第3出力(P、G)とそれぞれ
結合した3つの入力(1、2、3)及び、論理合計 C^N^H_O_U_T=G+P・COUTから生じる
出力大域けた上げビットC^N^H_O_U_Tを供給
する出力から成るけた上げ大域セレクタ(SE)を含む
ことを特徴とする、2個のオプランドの合計を計算する
ための再帰形加算器。 - (2)第2加算器ADP^N^H^−^1_k_−_1
が再帰的に構成され、かつ以下の素子: −第3及び第4オペランドAH及びBHの低位データか
らそれぞれ成るオペランドAHL及びBHLをそれぞれ
受取る入力と、第1加算器の出力けた上げビット(CO
UT)を受取るためのこの第1加算器の第2出力と結合
した入力けた上げ入力(CIN)及び、入力で受取つた
オペランドAHL及びBHLの合計オペランド(SHL
)、けた上げ生成ビット(G_1)及び行われた合計の
けた上げ伝播ビット(P_1)をそれぞれ与えるための
第1、第2及び第3出力から成る、順序k−2及びレベ
ルNH−2の第3加算器ADP^N^H^−^1_k_
−_2、−第1加算器の第2出力(COUT)、第3加
算器の第2出力(G_1)及び第3加算器の第3出力(
P_1)とそれぞれ結合した3つの入力から成り、さら
に論理合計 C_1OUT=G_1+P_1・COUT に従う出力けた上げビットC_1OUTを出力に与える
第1けた上げ中間セレクタ(SES)、−第3及び第4
オペランドの高位データからそれぞれ成るオペランドA
HH及びBHHをそれぞれ受取る入力と、このセレクタ
の出力けた上げビット(C_1OUT)を受取るための
第1セレクタ(SES)の出力と結合した入力けた上げ
入力(C_2IN)、及び入力で受取られたオペランド
(AHH及びBHH)の合計オペランド(SHH)と、
けた上げ生成ビット(G_2)と、行われた合計のけた
上げ伝播オペランド(P_2)とをそれぞれ与える第1
、第2及び第3出力から成る、順序k−2及びレベルN
H−2の第4加算器ADP^N^H^−^2_k_−_
2、 −第3加算器のけた上げ生成第2出力(G_1)と、第
4加算器のけた上げ生成第2出力(G_2)と、及び第
4加算器のけた上げ伝播第3出力(P_2)とにそれぞ
れ結合した3つの入力から成り、第2加算器の第3出力
に対応する出力に対して、論理合計 G=G_2+P_2・G_1 から生じるこの第2加算器のけた上げ生成ビット(G)
を供給する、けた上げ生成第2中間セレクタ(SEC)
、 −第4加算器の第3伝播出力(P_2)と第3加算器の
第3伝播出力(P_1)にそれぞれ結合した2つの入力
をもち、第2加算器の第2出力に対応する出力に対して
、論理乗算P=P_1・P_2から生じるこの第2加算
器の出力伝播ビットPを与える「AND」形論理ゲート を含むことを特徴とする特許請求の範囲第1項に記載の
加算器。 - (3)順序k−1及びレベルNH−1の加算器ADP^
N^H^−^1_k_−_1から出発して、2つのオペ
ランドA及びBのデータa_i、a_i_+_1、…、
a_i_+_j、a_i_+_k及びb_i、b_i_
+_1、…、b_i_+_j、b_i_+_kの範囲の
ビットを2つずつ加算することができる(iは1とnの
間に含まれる)、再帰的に得られる、順序k及びレベル
1の加算器ADP^1_kが、次の素子:−「全加算器
」形の少なくともk個の加算基本セル列であって、けた
i+jの各セル(FA_i_+_j)が、(a_i_+
_j、b_i_+_j)のような1対のビットをそれぞ
れ受取るための2つの入力、前記列の先行基本セルFA
_i_+_j_−_1の第1出力けた上げ出力から与え
られる出力けた上げビット(r_i_+_j_−_1)
を受取るための入力けた上げ入力を含んでおり、前記列
の第1基本セルの入力けた上げ入力は値0のビットを受
取り、さらに前記列の最終基本セルの出力けた上げ出力
は前記列についてけた上げ生成ビット(G)を与え、各
基本セル(FA_i_+_j)はさらに第2及び第3出
力を含み、それぞれ局所合計ビットs_i_+_j及び
伝播ビットp_i_+_jを与え、ビットr_i_+_
j、s_i_+_j及びp_i_+_jは論理演算r_
i_+_j=(r_i_+_j_−_1・p_i_+_
j)+(a_i_+_j・b_i_+_j) p_i_+_j=a_i_+_j■b_i_+_js_
i_+_j=a_i_+_j■b_i_+_j■r_i
_+_j_−_1(但し・は演算子「AND」であり、
+は演算子「INCLUSIVE OR」であり、■は
演算子「EXCLUSIVE OR」である)から生じ
る加算基本セル列、 −論理演算 P_i_+_k=p_i_+_k・p_i_+_k_−
_1・…・p_i_+_1・p_i又は P_i_+_k=p_i_+_k_−_1・p_i_+
_kから得られるこの加算器ADP^1_kについての
伝播ビットp_i_+_kを出力に与えるため基本セル
の第3伝播出力(p_i_+_j)とそれぞれ結合した
入力を含むこの加算器についてけた上げ伝播pの計算論
理回路(CP)、 −基本セルの第2合計出力と、ビットP_i_+_j=
p_i_+_j_−_1・p_i_+_jを与える伝播
装置(CP)の伝播出力p_i_+_jにそれぞれ結合
した入力と、先行加算器の出力けた上げ出力と結合した
入力けた上げ入力CINを含む合計計算論理装置(CS
)であって、それぞれ出力に対して、加算器ADP^1
_kによつて計算され、次の論理演算 S_i_+_j=s_i_+_j■(P_i_+_j_
−_1・CIN)但しP_i_−_1=1 から得られる合計オペランドs_i、…、s_i_+_
j、…、s_i_+_kを与える合計計算論理装置(C
S)を含むことを特徴とする特許請求の範囲第2項に記
載の加算器。 - (4)順序に及びレベル1の加算器AD^1_kが、入
力けた上げ入力(CIN)が0に等しいビット(CIN
)を受取る順序に及びレベル1の加算器ADP^1_k
として構成されることを特徴とする特許請求の範囲第3
項に記載の加算器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8802867 | 1988-03-07 | ||
FR8802867A FR2628232B1 (fr) | 1988-03-07 | 1988-03-07 | Additionneur de type recursif pour calculer la somme de deux operandes |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02153424A true JPH02153424A (ja) | 1990-06-13 |
Family
ID=9363972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1054828A Pending JPH02153424A (ja) | 1988-03-07 | 1989-03-07 | 2つのオペランドの合計を計算するための再帰形加算器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4942549A (ja) |
EP (1) | EP0341097B1 (ja) |
JP (1) | JPH02153424A (ja) |
DE (1) | DE68910375T2 (ja) |
FR (1) | FR2628232B1 (ja) |
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