JPH02143611A - デジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はアナログマルチプレクサを使用してデジタルデ
ータをアナログデータへ変換するデジタル・アナログ変
換器に関する。

（従来の技術） 一般に並列デジタルデータをアナログ電圧に変換するデ
ジタル・アナログ変換器（以下Ｄ／Ａ変換器と略記する
）は第３図に示すはしご型Ｄ／Ａ変換器と第４図に示す
パルス幅型Ｄ／Ａ変換器とが実用化されている。

第３図に示すはしご型Ｄ／Ａ変換器においては、例えば
Ｄ／Ａ変換すべきデジタルデータが８ビツトで構成され
ていた場合には、４端子構成の８個のアナログスイッチ
１を用い、各アナログスイッチ１の端子す、ｄを短絡し
、隣接するアナログスイッチ１どうしを各抵抗２．３を
介して接続し、各アナログスイッチ１の端子ａどうしを
短絡し、各端子Ｃと短絡された端子ａとの間に基Ｌ＄雷
電圧Ｒを印加する。そして、デジタルデータの各ビット
データ値に対応して各アナログスイッチ１を駆動すると
、出力端子４ａ、４ｂ間にデジタルデータに対応するア
ナログ電圧Ｖｏが出力される。

また、第４図のパルス幅型Ｄ／Ａ変換器においては、２
個の２進カウンタ５ａ、５ｂを直列に接続し、カウンタ
５ａのクロック端子Ｃに周期Ｔ。

を有するクロック信号が入力されると、直列接続された
各カウンタ５ａ、５ｂの出力端子Ｑ１〜Ｑ４からプライ
オリティ・エンコーダ６の入力端−子Ｄｏ−Ｄ７には５
１２の出力状態を有する８ビツトデータが入力される。

プライオリティ・エンコーダ６においては最もＭＳＢに
近い［１］の入力がエンコードされてＱｏ”−０２に出
力される。そして、プライオリティ・エンコーダ６の出
力は８ビツトのデータセレクタ７の入力端子Ａ−Ｃへ入
力される。また、制御端子Ｘｏ−Ｘ７にはＤ／Ａ変換す
べき８ビツトのデジタルデータが入力される。しかして
、出力端子Ｚから入力されたデジタルデータに対応する
パルス幅Ｔを有したパルス信号が出力される。そして、
このパルス信号を抵抗とコンデンサからなるローパスフ
ィルタ８を介して出力端子９に取出せば、パルス幅Ｔ１
すなわちデジタルデータに対応したアナログ電圧値が得
られる。

しかしながら、上述した各Ｄ／Ａ変換器においてもまだ
改良すべき次のような問題がある。

すなわち、第３図のはしご型Ｄ／Ａ変換器においては、
各アナログスイッチ１に電流を流す必要があり、電流値
がアナログスイッチ１の内部抵抗や動作時の雑音等のア
ナログスィッチ１相互間における製造品質のバラツキ等
に大きく左右される。

したがって、全体のＤ／Ａ変換情度が低下する聞届があ
る。また、デジタルデータの１ビツトに対して２個の抵
抗と、４端子を有した１個のアナログスイッチが必要と
なり、Ｄ／Ａ変換器全体の部品点数が増大する問題が生
じる。

また、第４図のパルス幅型Ｄ／Ａ変換器においては、デ
ータセレクタ７から出力されるパルス信号をローパスフ
ィルタ８を用いてパルス成分を減衰させて、アナログ電
圧に直す必要があるので、コンデンサと抵抗等が組込ま
れたローパスフィルタ８をＩＣ等を用いて小型に形成す
ることが困難である。よって、Ｄ／Ａ変換器全体が大型
化する。

また、出力されたアナログ電圧にクロック信号に起因す
る雑音が重畳する懸念もある。

（発明が解決しようとする課題） このように従来のＤ／Ａ変換器においては、部品点数が
多く、Ｄ／Ａ変換精度が低下したり、また、小型化が困
難なローパスフィルタを使用しなれけばならない問題が
あった。

本発明は、アナログマルチプレクサ、バッファアンプ、
インバータアンプ等を使用することによって、変換器に
組込まれる抵抗数を減少でき、アナログスイッチの影響
を最少限に抑制でき、また、クロック信号に起因する雑
音も除去でき、もって、変換器全体を小型軽量に構成で
きかつＤ／Ａ変換精度を向上できるデジタル・アナログ
変換器を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記課題を解消するために本発明のデジタル・アナログ
変換器においては、同一抵抗値を有するＮ個の基準抵抗
を直列接続してなり、両端間に基準電圧が印加されると
ともに、各基準抵抗端子からそれぞれ異なるアナログ電
圧を出力する分圧回路と、この分圧回路から出力される
Ｎ個のアナログ電圧が入力され、Ｄ／Ａ変換すべきＭビ
ットのデジタルデータのうち制御端子に入力されるに個
のビットデータの値に対応して前記入力されたＮ個のア
ナログ電圧のうちの１つのアナログ電圧を選択して出力
するＭ　／　Ｋ個のアナログマルチプレクサと、この各
アナログマルチプレクサの出力端子に接続されたバッフ
ァアンプと、各バッファアンプの出力電圧が（−）個入
力端子に入力され、（＋）個入力端子に基準電圧の１７
２の電圧値が印加され、かつ出力端子からデジタルデー
タに対応するアナログ電圧を出力するインバータアンプ
と、デジタルデータのＭＳＢを含む各ビットデータが入
力されるアナログマルチプレクサのバッファアンプと（
−）個入力端子との間に介挿された抵抗値Ｒの出力抵抗
と、デジタルデータのＬＳＢを含む各ビットデータが入
力されるアナログマルチプレクサのバッファアンプと（
−）個入力端子との間に介挿された抵抗値ＮＲの出力抵
抗と、（−）個入力端子と基準電圧のＯＶ側端子との間
に介挿された抵抗値ＮＲのバイアス抵抗と、インバータ
アンプの入出力端子間に接続された抵抗値Ｒの帰還抵抗
とを備えたものである。

（作用） このように構成することにより、分圧回路から標準電圧
をＮ階調に等分したＮ個のアナログ電圧が出力され、各
アナログマルチプレクサに入力されている。そして、各
アナログマルチプレクサにはＤ／Ａ変換すべきＭビット
のデジタルデータのうちの互いに異なるに個のビットデ
ータが印加される。しかして、各アナログマルチプレク
サはそれぞれ印加されているに個のビットデータの値に
対応する１個のアナログ電圧を出力する。そして、各ア
ナログマルチプレクサから出力される各アナログ電圧を
、各マルチプレクサに入力されるデジタルデータのビッ
トデータのデジタルデータ内における上位・下位のビッ
ト位置に対応して抵抗を用いて重み付けが行なわれる。

そして、重み付けされた各アナログ電圧をインバータア
ンプにより合成することによって、デジタルデータに対
応するアナログ電圧が得られる。

（実施例） 以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のデジタル・アナログ（Ｄ／Ａ）変換器
の概略構成を示すブロック図である。なお、この実施例
においては、４ビツト（Ｍ−４）構成の２進デジタルデ
ータＤｏを２個［（Ｍ／Ｋ）−２、に−２］のアナログ
マルチプレクサを用いてアナログ電圧Ｖｏに変換する場
合について説明する。

電圧端子１１ａ、ｌｌｂ間に基準電圧ＶＲ（＝５．１２
Ｖ　）が印加されており、電圧端子１１ａ。

１１ｂ間に同一抵抗値ＲＲを有する４個（Ｎ−４）の基
準抵抗１２ａ、１２ｂ、１２ｃ、１２ｄを直列接続した
分圧回路１２が接続されている。各基準抵抗１２ａ、１
２ｂ、１２ｃ、１２ｄの上端の各端子から出力されるア
ナログ電圧Ｖ　Ｒ（−５，１２Ｖ）　、　Ｖ３　　（−
３，８４Ｖ）　、　Ｖ２　　（−２，５６Ｖ）　。

ｖｌ　　（−ｔ。２８Ｖ）は、アナログマルチプレクサ
１３ａ、１３ｂの各入力端子０，１，２．３に入力され
ている。

一方のアナログマルチプレクサ１３ａの２個（Ｋ−２）
の各制御端子Ａ、ＢにはＤ／Ａ変換すべきデジタルデー
タＤｏのＬＢＳを含む下位２個（Ｋ−２）のビットデー
タが入力されている。また、他方のアナログマルチプレ
クサ１３ｂの各制御端子Ａ、ＢにはデジタルデータＤ。

のＭＢＳを含む上位２個のビットデータが入力されてい
る。

しかして、各アナログマルチプレクサ１３ａ。

１３ｂは各制御端子Ａ、Ｂに入力されている２ビツトの
４種類のデータ値に対応して、入力端子０〜３に入力さ
れている４種類のアナログ電圧ＶＲ＋Ｖ３．Ｖ２．Ｖ１
から１個のアナログ電圧を選択して出力端子Ｘから出力
する。

具体的には、制御端子Ａ、Ｂのデータ状態が［００］の
時に入力端子０のアナログ電圧ＶＦＬを選択し、［Ｏ１
］の場合に入力端子１のアナログ電圧Ｖ３を選択し、以
下同様に、［１１］で入力端子２のアナログ電圧Ｖ２．
　　［１１］で入力端子３のアナログ電圧Ｖ１を選択す
る。

一方のアナログマルチプレクサ１３ａの出力端子Ｘから
出力されたアナログ電圧はバッファアンプ１４ａおよび
抵抗値４Ｒの出力抵抗１５ａを介してインバータアンプ
１６の（−）個入力端子へ入力される。また、他方のア
ナログマルチプレクサ１３ｂの出力端子Ｘから出力され
たアナログ電圧はバッファアンプ１４ｂおよび抵抗値Ｒ
の出力抵抗１５ｂを介して同じくインバータアンプ１６
の（−）個入力端子へ入力される。さらに、このインバ
ータアンプ１６の（−）個入力端子と前記基桑電圧ＶＲ
のＯＶ側の電圧端子１１ｂとの間に抵抗値４Ｒのバイア
ス抵抗１７が接続されている。

インバータアンプ１６の（−）個入力端子と出力端子１
８ａとの間には抵抗値Ｒの帰還抵抗１つが接続されてい
る。さらに、インバータアンプ１６の（＋）個入力端子
には前記標情電圧ＶＲの１／２の電圧値である基準抵抗
１２ｃの端子から出力されるアナログ電圧Ｖ　２　　（
−２，５６Ｖ　）が印加されている。そして、出力端子
１８ａと前記電圧端子１１ｂに接続された出力端子１８
ｂとの間に前記４ビツトのデジタルデータＤ。に対応す
るアナログ電圧Ｖ。出力される。

次に、このように構成されたＤ／Ａ変換器の動作を説明
する。

最初にデジタルデータＤｏが［００００１の場合には、
各アナログマルチプレクサ１３ａ、１３ｂの各バッファ
アンプ１４ａ、１４ｂからアナログ電圧ＶＲ（＝５．１
２Ｖ）が出力される。よって、インバータアンプ１６の
帰還抵抗１９を流れる電流Ｉは（１）式で算出される。

ｌ陶（５，１２−２，５Ｇ）　／　４　Ｒ＋　（５，１
２−２，５８）　／Ｒ −２，５８／　４　Ｒ −２，５８／　Ｒ・・・（１） よって、出力端子］、８ａ、１８ｂ間のアナログ電圧Ｖ
ｏは、インバータアンプ１６の（＋）個入力端子にＶ　
２−２．５６Ｖが印加されているので、ＶＯ＝Ｖ２　１
Ｒ −２，５Ｂ−（２，５８／Ｒ）Ｒ−ＯＶ　　　−（２）
となる。

ちなみに、４ビツトのデジタルデータＤ。の取り得る値
の種類数は１６であるので、［００００］は０／１６と
なり、２！窄電圧ＶＲ（−５，１２Ｖ）　ｌ：対して、
５．１２Ｘ　（口／１ｌｌｉ）−０Ｖとなる。よって、
理論値と実際値とが一致して、正しく　Ｄ／Ａ変換され
たことになる。

次に、デジタルデータが［１１１１］の場合は、各アナ
ログマルチプレクサ１３ａ、１３ｂの各バッファアンプ
１４ａ、１４ｂからアナログ電圧Ｖ１（−１，２８Ｖ　
）が出力される。よって、インバータアンプ１６の帰還
抵抗１９を流れる電流■は（３）式で算出される。

１−　（１，２８−２，５８）　／４　Ｒ＋　（１，２
８−２，５Ｂ）　／Ｒ −２，５６／　４　Ｒ −−２，２４／　Ｒ・・・（１） よって、出力端子１８ａ、１８ｂ間のアナログ電圧Ｖｏ
は、前述した（２）式と同様の手順にて、Ｖｏ　＝２．
５８　　（２，２４／Ｒ）　Ｒ−４，８Ｖとなる。

ちなみに、［１１１１１は１５／１６となり、基準電圧
Ｖ　Ｒ（−５，１２Ｖ　）に対して、理論的なアナログ
電圧値は、５．１２Ｘ　（１５／１Ｂ）　−４，８Ｖと
なる。

よって、理論値と実際値とが一致して、正しくＤ／Ａ変
換されたことになる。

さらに、デジタルデータが［１１１０］の場合は、アナ
ログマルチプレクサ１３ａのバッファアンプ１４ａから
アナログ電圧Ｖ　２　　（−２，５６Ｖ　）が出力され
、アナログマルチプレクサ１３ｂのバッファアンプ１４
ｂからアナログ電圧Ｖ　１（−１，２８Ｖ　）が出力さ
れる。よって、インバータアンプ１６の帰還抵抗１つを
流れる電流Ｉおよび出力端子１８ａ、１８ｂ間のアナロ
グ電圧Ｖｏは次のようになる。

Ｉ　−（２，５８−２，５８）　／４　Ｒ十（１，２８
−２，５［ｉ）　／Ｒ ２，５６／　４　Ｒ −−１，９２／　Ｒ Ｖ　ｏ　＝　２．５６　　（１，９２／　Ｒ）　Ｒ−４
，４８Ｖとなる。

ちなみに、［１１１０］は１４／１６となり、基準電圧
ｖ　Ｒ（−５，１２Ｖ　）に対して、理論的なアナログ
電圧値は、５．１２Ｘ　（１４／１６）　−４，４８Ｖ
となる。

よって、理論値と実際値とが一致して、正しくＤ／Ａ変
換されたことになる。

このように構成されたＤ／Ａ変換器であれば、Ｄ／Ａ変
換器に組込まれる抵抗の数を大幅に減少できる。例えば
４ビツトの２進デジタルデータＤｏをアナログ電圧Ｖｏ
に変換する第１図に示すＤ／Ａ変換器においては、使用
する抵抗数は８個であり、同じく４ビツトのデジタルデ
ータを前述した第３図に示すはしご型Ｄ／Ａ変換器で実
現する場合は、使用する抵抗数は８である。すなわち、
４ビツトのデジタルデータをＤ／Ａ変換する場合は、抵
抗数は４Ｘ２−８となり等しいが、例えば６ビツトのデ
ジタルデータを第１図の回路で実現する場合は、６個の
標準抵抗および２個のアナログマルチプレクサを使用す
れば、合計抵抗数は１０となる。これに対して、第３図
のはしご型Ｄ／Ａ変換器で実現する場合は、６Ｘ２−１
２となり、実施例回路の方が少なくなる。

さらに、８ビツトの２進デジタルデータをＤ／Ａ変換す
る場合、実施例回路においては、８個の標準抵抗および
２個のアナログマルチプレクサを使用すれば、合計抵抗
数は１２となる。これに対して、第３図のはしご型Ｄ／
Ａ変換器で実現する場合は、８Ｘ２−１６となり、実施
例回路の方がさらに少なくなる。

このように、Ｄ／Ａ変換すべきデジタルデータＤｏのビ
ット数Ｍが大きくなると、第３図に示す従来のＤ／Ａ変
換器に比較して、使用抵抗数を大幅に低減できる。

さらに、分圧回路１２から出力される各アナログ電圧を
切換えるアナログスイッチは等価的にアナログマルチプ
レクサ１３ａ、１３ｂに内蔵されているので、アナログ
マルチプレクサ１３ａ。

１３ｂを一つの電子部品と見なせる。その結果、Ｄ／Ａ
変換器の構成部品数を第３図に示す従来Ｄ／Ａ変換器に
比較して大幅に低減できる。また、第４図に示すＤ／Ａ
変換器におけるローパスフィルタ８を使用する必要もな
い。しかして、Ｄ／Ａ変換器を小型軽量に構成できる。

また、アナログスイッチを内蔵するアナログマルチプレ
クサ１３ａ、１３ｂから出力されるアナログ電圧はそれ
ぞれ出力端が高インピーダンスとなっているバッファア
ンプ１４ａ、１４ｂに入力される。したがって、内蔵さ
れたアナログスイッチに流れる電流は前記バッファアン
プ１４ａ１４ｂのバイアス電流分のみとなる。よって、
アナログスイッチの内部抵抗の誤差に起因する出力アナ
ログ電圧Ｖ。値の変動分はほとんど無視できる値となる
。また、各基準抵抗１２ａ〜１２ｄを同一抵抗値ＲＲを
有する同一抵抗で構成しているので、各標準抵抗相互間
における抵抗値のバラツキを小さく抑制できる。よって
、デジタルデータＤｏのＤ／Ａ変換精度を大幅に向上で
きる。

さらに、基準電圧ＶＲおよび各アナログ電圧と、アナロ
グマルチプレクサ１３ａ、１３ｂ、各アンプ１４ａ、１
４ｂ、１６の駆動電圧ＶＤとを全く分離した電源から供
給しているので、電源変動のＤ／Ａ変換精度に及ぼす影
響を低減きる。

また、第４図のパルス幅型Ｄ／Ａ変換器のクロック信号
を使用する必要がないので、得られたアナログ電圧Ｖｏ
にクロック信号に起因する雑音が混入することはない。

第２図は本発明の他の実施例に係わるＤ／Ａ変換器を示
すブロック図である。なお、この実施例のＤ／Ａ変換器
においては、８ビツト構成の１０進デジタルデータ（Ｍ
−８）をアナログ電圧ＶＯへ変換する。

基準電圧ＶＲが印加される電圧端子２０ａ２Ｏｂ間に、
１０個（Ｎ−１０）の抵抗値ＲＲの基準抵抗２１を直列
接続した分圧回路が介挿されており、各基準抵抗２１の
電圧端子２０ａ側から出力される各アナログ電圧が各ア
ナログマルチプレクサ２２ａ、２２ｂの０〜９の各入力
端子へ入力されている。アナログマルチプレクサ２２ａ
の各制御端子Ａ−Ｄ（Ｋ−４）には１，２，４．８を示
す各ビットデータが入力され、アナログマルチプレクサ
２２ｂの各制御端子Ａ−Ｄには１０゜２０．４０．８０
を示す各ビットデータが入力されている。そして、アナ
ログマルチプレクサ２２ａの出力端子Ｘから出力される
アナログ電圧はバッファアンプ２３ａ、抵抗値１０Ｒの
出力抵抗２４ａを介してインバータア・ンブ２５の（−
）側入力端子へ入力され、アナログマルチプレクサ２２
ｂの出力端子Ｘから出力されるアナログ電圧はバッファ
アンプ２３ｂ、抵抗値Ｒの出力抵抗２４ｂを介してイン
バータアンプ２５の（−）側入力端子へ入力される。ま
た、この（−）側入力端子と電圧端子２０ｂとの間に抵
抗値１０Ｒのバイアス抵抗２６が接続され、インバター
アンプ２５に抵抗Ｒの帰還抵抗２７が接続されている。

そして、出力端子２８ａ、２８ｂからデジタルブタに対
応するアナログ電圧■ｏが出力される。

このように構成されたＤ／Ａ変換器であれば、基準電圧
ＶＲを等間隔の１０階調に分割された各アナログ電圧が
各アナログマルチプレクサ２２ａ。

２２ｂへ入力される。したがって、第１図に示した実施
例と同様の手法にて、１０進、８ビツト構成のデジタル
データをアナログ電圧Ｖｏへ変換できる。

例えば、１０進デジタルデータが［８６］の場−合は、
８ビツトの全ビットデータは［１００００１１０］とな
る。よって、アナログマルチプレクサ２２ａのバッファ
アンプ２３ａから出力されるアナログ電圧は、５．１２
Ｘ　（４／１０）　−２，０４８Ｖとなり、アナログマ
ルチプレクサ２２ｂのバッファアンプ２３ｂから出力さ
れるアナログ電圧は、５．１２Ｘ（２／１０）　−１，
０２４Ｖとなる。

したがって、帰還抵抗２７の電流！と出力端子１８ａ、
１８ｂ間のアナログ電圧Ｖｏは次のように算出される。

１−　（２，０４８−２，５６）　／ＩＯＲ＋　（１，
０２４−２，５Ｂ）　／Ｒ ＋　２．５６／　ｌ０Ｒ −−１，８４３２／　Ｒ Ｖｏ　＝２．５６−　（−１，８４３２／Ｒ）　Ｒ−４
，４０３２Ｖ ちなみに、８ビツトの１０進デジタルデータの取り得る
値の種類数を１００とすると、基／＄雷電圧　Ｒ（−５
，１２Ｖ　）に対して、理論値は５．１２Ｘ　（８［ｉ
／１００　）−４，４０３２Ｖとなる。よって、理論値
と実際値とが一致して、正しく　Ｄ／Ａ変換されたこと
になる。

この実施例においては、８ビツト（Ｍ−８）の１０進デ
ジタルデータを、１０個の標準抵抗および２個のアナロ
グマルチプレクサを使用することにより、組込まれた抵
抗の合計数は１４となる。

これに対して、第３図のはしご型Ｄ／Ａ変換器で実現す
る場合は、８　Ｘ　２−１．６となり、実施例回路の方
が少なくなる。

よって、前述した実施例とほぼ同じ効果を得ることが可
能である。

［発明の効果］ 以上説明したように本発明のデジタル・アナログ変換器
によれば、アナログマルチプレクサ。

バッファアンプ、インバータアンプ等を使用している。

したがって、変換器に組込まれる抵抗数を減少でき、ア
ナログスイッチの影響を最少限に抑制でき、また、クロ
ック信号に起因する雑音も除去できる。その結果、変換
器全体を小型軽量に構成できかつＤ／Ａ変換精度を向上
できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるＤ／Ａ変換器を示す
ブロック図、第２図は本発明の他の実施例に係わるＤ／
Ａ変換器を示すブロック図、第３図および第４図は従来
のＤ／Ａ変換器を示す回路図である。 １２−・・分圧回路、１３ａ、１３ｂ、２２ａ２２ｂ・
・・アナログマルチプレクサ、１４ａ。 ］、４ｂ、２３ａ、２３ｂ−・・バッファアンプ、１５
　ａ　、　　１５　ｂ　、　　２４　ａ　、　　２４　
ｂ−・・出力抵抗、１６．２５・・・インバータアンプ
、１７．２６・・・バイアス抵抗、１９．２７・・・帰
還抵抗。 出願人代理人　弁理士　鈴江武彦 第４ 図

Claims (1)

【特許請求の範囲】
1. 同一抵抗値を有するＮ個の基準抵抗を直列接続してなり
   、両端間に基準電圧が印加されるとともに、各基準抵抗
   端子からそれぞれ異なるアナログ電圧を出力する分圧回
   路と、この分圧回路から出力されるＮ個のアナログ電圧
   が入力され、Ｄ／Ａ変換すべきＭビットのデジタルデー
   タのうち制御端子に入力されるに個のビットデータの値
   に対応して前記入力されたＮ個のアナログ電圧のうちの
   １つのアナログ電圧を選択して出力するＭ／Ｋ個のアナ
   ログマルチプレクサと、この各アナログマルチプレクサ
   の出力端子に接続されたバッファアンプと、各バッファ
   アンプの出力電圧が（−）側入力端子に入力され、（＋
   ）側入力端子に前記基準電圧の１／２の電圧値が印加さ
   れ、かつ出力端子から前記デジタルデータに対応するア
   ナログ電圧を出力するインバータアンプと、前記デジタ
   ルデータのＭＳＢを含む各ビットデータが入力されるア
   ナログマルチプレクサのバッファアンプと前記（−）側
   入力端子との間に介挿された抵抗値Ｒの出力抵抗と、前
   記デジタルデータのＬＳＢを含む各ビットデータが入力
   されるアナログマルチプレクサのバッファアンプと前記
   （−）側入力端子との間に介挿された抵抗値ＮＲの出力
   抵抗と、前記（−）側入力端子と前記基準電圧のＯＶ側
   端子との間に介挿された抵抗値ＮＲのバイアス抵抗と、
   前記インバータアンプの入出力端子間に接続された抵抗
   値Ｒの帰還抵抗とを備えたデジタル・アナログ変換器。