JPH02142149A - プリント基板の製造方法 - Google Patents

プリント基板の製造方法

Info

Publication number
JPH02142149A
JPH02142149A JP63295850A JP29585088A JPH02142149A JP H02142149 A JPH02142149 A JP H02142149A JP 63295850 A JP63295850 A JP 63295850A JP 29585088 A JP29585088 A JP 29585088A JP H02142149 A JPH02142149 A JP H02142149A
Authority
JP
Japan
Prior art keywords
pattern
lead
die
chip
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63295850A
Other languages
English (en)
Other versions
JP2819570B2 (ja
Inventor
Yoshiyuki Mizumo
義之 水藻
Shunji Oku
奥　俊二
Kiyoshi Seigenji
清玄寺　潔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Minolta Co Ltd
Original Assignee
Minolta Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Minolta Co Ltd filed Critical Minolta Co Ltd
Priority to JP63295850A priority Critical patent/JP2819570B2/ja
Publication of JPH02142149A publication Critical patent/JPH02142149A/ja
Application granted granted Critical
Publication of JP2819570B2 publication Critical patent/JP2819570B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリント基板上の回路パターンにメッキを施
すためのプリント回路の構造に関する。
〈従来の技術） ＩＣチップを回路基板に直接取付けるチップオンボード
（ＣＯＢ）用プリント基板の製造におい゛Ｃ１基板に形
成されるＩＣのボンディング用パターンのメッキリード
を各回路パターン毎に取ることは難しい、そこでボンデ
ィングパターンのメッキリードを収る方法として、プリ
ント回路では基板上のＩＣの周囲に各回路が集まってく
ることを利用して、第３図に示すように各回路パターン
のメッキリードをＩＣ接着領域に集中させ、メッキ処理
後に同図で左下り斜線領域を第７図に示すように座グリ
加工により切削して取り除き、各回路パターンを独立さ
せ、第８図に示すように、削除した場所にＩＣチップを
搭載し各回路パターンにワイヤボンディングする方法が
とられている。
しかしながら、従来の手段によれば、メッキリードの集
中部を座グリ加工により切削して取り除き、各リード部
を独立させているが、座グリ加工を行うためには、使用
するプリント基板が０．４ａｍ以上の厚みを有する樹脂
基板でなければならない。そのために、フレキシブルプ
リント基板等厚みの少ないプリント基板等では、座グリ
加工を行うことができず、メッキリードを集中させて、
全リード線をメッキすると云うことが難しいと云う問題
があった。
現在自動カメラ等マイクロコンピュータにより操作制御
を行う機器においては、高度なＩＣを用いているので、
ＩＣへの接続端子が約８０本にも及んでおり、各回路パ
ターンのメンキリードを基板の周辺部に引出すことが困
難であるが、フレキシブルプリント基板等薄い基板では
、ＩＣ搭載部に各回路のメッキリードを集中させ、同Ｉ
Ｃ搭載部のメッキリードを削除して、各回路を独立させ
ることができない、各回路のメッキリードを基板周辺や
抜き孔部に引き回してメッキ処理をする必要があるので
、回路パターンが複雑になったり、余分のリードパター
ンを設けたりしなければならないので、プリンＩ・基板
が大きくなったり、コストが高くなったりする。
（発明が解決しようとする課題） 本発明は、厚みの薄いフレキシブルプリント基板等にお
いても、メッキリードをＩＣ７”載部に集中させて、リ
ードパターンのメンキ作業を容易にすることを可能にし
ようとするものである。
（課題を解決するための手段） ＩＣチップを基板に直接実装するフレキシブルプリント
基板において、各回路のメッキリードをＩＣＪｉｉｌＢ
％所に設けたダイパターン部に接続し、メッキ処理後に
ダイパターン部を打ち抜き加工により切除することによ
り、各回路のリードの接続をすＪり離し、切除によって
できた孔部にテープ或はカバーレイを貼り付け、その上
にＩＣを搭載し、或は打抜き孔を覆うようにＩＣを搭載
し、ＩＣとリードパターンを樹脂により封止するように
した。
（作用） 本発明によれば、各回路パターンの全リード部を接続さ
せるメッキリード中継部として用いられるＩＣ搭載部に
形成したダイパターンにおいて、メッキ処理後に上記ダ
イパターンを打抜き加工により切除することにより、各
回路パターンを独立させるものであるから、フレキシブ
ルプリント基板のような薄い基板に対して特に適した方
法であり、ＩＣチップは打抜き加工により形成した開口
部にテープを貼り、テープ上にＩＣを搭載し、或は抜孔
をふさぐようにＩＣを搭載することで容易に取１寸けら
れる。
（実施例） 第１図及び第２図に本発明の一実施例を示す。
第１図及び第２図において、１はフレキシブルプリント
基板等の薄板のプリンｌ−基板ベース、２は各回路パタ
ーンからのリードパターンであり、メッキ処理前は各メ
ッキリードパターンはＩＣチップ５の搭載領域に設けた
ダイパターン２Ａ（第３図）に全部接続されており、ダ
イパターンから弓出された一つのリードパターンをメッ
キ電極の一極に接続して、全回路パターンおよびダイパ
ターンのメッキを行う。メッキ処理後に各回路パターン
が独立するように、ダイパターン２Ａの周囲の打ち抜き
孔７部（第３図左下がり斜線部）を打ち抜く。打ち抜い
た孔７にカバーレイ又はテープ３を貼り付け、その上面
にＩＣチップ５を搭載し。
ＩＣチップ５と夫々対応するリードパターン２とをＡｕ
ワイヤー６でワイヤボンディングを行い、その後に、カ
バーレイ４が除去されている部分即ち露出しているリー
ドパターン２及びＡｕワイヤー６及びＩＣチップを樹脂
８によって封止する。
ＩＣチップをプリント基板にワイヤボンディングする時
に、ＩＣチップを保持するのに用いられるカバーレイ或
はテープは、第４図に示すようにプリント基板の上面に
貼り付けても、第５図に示すように両面に回路パターン
を設けている場合には、裏面のカバーレイを用いても良
い。
上述した実施例では、打抜きによる孔部はＩＣより大き
くしているが、第６図に示すように、逆に孔部をＩＣよ
り小さく打ち抜くことにより、フレキシブルプリント基
板上に直接搭載が可能となり、ダイレクトボンディング
によりＩＣを基板に装着させることができる。また、孔
部に両面テープを貼り、テープの上にＩＣを搭載保持さ
せて、ＩＣをワイヤボンディングして基板に装着するこ
とも可能である。このようにすることでＩＣの装着作業
がより容易になる。
（発明の効果） 本発明によれば、フレキシブルプリント基板において、
ＩＣチップ搭載部にメッキリード用のダイパターンを形
成し、メッキ処理後に打ち抜きにより削除して各回路パ
ターンを独立させることにより、プリント基板の端面に
各回路のリード線を集中させたメッキリードを特別に形
成する必要が無くなり、基板の小型化および部品の高密
度実装化が可能になった。
更に、基板のコストも、ＩＣチップｔｆ載部に設けたメ
ッキリードを打ち抜くだけで良いため低廉なものとする
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は上記実施
例の平面図、第３図は上記実施例の打ち抜き加工前の平
面図、第４図は上記実施例において基板の上面にテープ
を貼った場合の断面図、第５図は両面に回路パターンを
有する実施例において裏面のリードパターンのカバーレ
イにＩＣを搭載した場合の断面図、第６図は本発明の池
の実施例においてＩＣをダイレクトボンディングした時
の断面図、第７図は従来例の断面図、第８図は従来例の
平面図である。 １・・基板ベース、２・・・リードパターン、２Ａ・・
・ダイパターン部、３・・カバーレイ、４・・カバーレ
イ又はテープ、５・・・ＩＣチップ、６・・Ａｕワイヤ
ー、７・・抜き孔、８・・封止樹脂。

Claims (3)

    【特許請求の範囲】
  1. （１）チップオンボード用のフレキシブルプリント基板
    において、ＩＣ搭載場所にダイパターンを設け、各回路
    パターンのメッキリード部を上記ダイパターン部に接続
    すると共に、ダイパターンを他電源と接続するリードパ
    ターンをもこのダイパターンに接続し、上記ダイパター
    ン部に接続された上記他電源に接続するリードパターン
    をダイパターン部に接続された上記各回路パターンのメ
    ッキリードとして用いて各回路パターンにメッキ処理を
    行い、メッキ処理後に上記ダイパターン部を打ち抜き加
    工により切除してダイパターン部と上記各リード部との
    接続を切り離し、上記ダイパターン切除跡の開口部にＩ
    Ｃを取付けるようにしたことを特徴とするプリント基板
    構造。
  2. （２）上記打ち抜き加工により切除された開口部にテー
    プ又はカバーレイ等を貼りつけ、その上にＩＣを搭載し
    、同ＩＣとリードパターンをワイヤーボンディングにて
    配線し、ＩＣ及びリードパターンを樹脂により封止した
    ことを特徴とする特許請求の範囲第１項に記載のプリン
    ト基板構造。
  3. （３）上記切除開口部をＩＣより小さく打ち抜き加工し
    、同開口部の上にＩＣを直接搭載し、同ＩＣとリードパ
    ターンをワイヤーボンディング或はダイレクトボンディ
    ングにより配線し、ＩＣ及びリードパターンを樹脂によ
    り封止したことを特徴とする特許請求の範囲第１項に記
    載のプリント基板構造。
JP63295850A 1988-11-22 1988-11-22 プリント基板の製造方法 Expired - Fee Related JP2819570B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63295850A JP2819570B2 (ja) 1988-11-22 1988-11-22 プリント基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63295850A JP2819570B2 (ja) 1988-11-22 1988-11-22 プリント基板の製造方法

Publications (2)

Publication Number Publication Date
JPH02142149A true JPH02142149A (ja) 1990-05-31
JP2819570B2 JP2819570B2 (ja) 1998-10-30

Family

ID=17825998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63295850A Expired - Fee Related JP2819570B2 (ja) 1988-11-22 1988-11-22 プリント基板の製造方法

Country Status (1)

Country Link
JP (1) JP2819570B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760466A (en) * 1995-04-20 1998-06-02 Kyocera Corporation Semiconductor device having improved heat resistance

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140174A (en) * 1975-05-28 1976-12-02 Sharp Kk Method of connecting flexible substrate and other devices
JPS54126956A (en) * 1978-03-27 1979-10-02 Shindo Denshi Kougiyou Kk Method of cutting conductor for plating flexible printed circuit board
JPS58158951A (ja) * 1982-03-16 1983-09-21 Fujitsu Ltd 半導体パッケージの製造方法
JPS6038291U (ja) * 1983-08-22 1985-03-16 三菱重工業株式会社 ホツパ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140174A (en) * 1975-05-28 1976-12-02 Sharp Kk Method of connecting flexible substrate and other devices
JPS54126956A (en) * 1978-03-27 1979-10-02 Shindo Denshi Kougiyou Kk Method of cutting conductor for plating flexible printed circuit board
JPS58158951A (ja) * 1982-03-16 1983-09-21 Fujitsu Ltd 半導体パッケージの製造方法
JPS6038291U (ja) * 1983-08-22 1985-03-16 三菱重工業株式会社 ホツパ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760466A (en) * 1995-04-20 1998-06-02 Kyocera Corporation Semiconductor device having improved heat resistance

Also Published As

Publication number Publication date
JP2819570B2 (ja) 1998-10-30

Similar Documents

Publication Publication Date Title
TW544883B (en) Manufacturing method of semiconductor device
US8076181B1 (en) Lead plating technique for singulated IC packages
KR20010110154A (ko) 리드 프레임, 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기
JPH0922963A (ja) 半導体回路素子搭載基板フレームの製造方法
JP2781019B2 (ja) 半導体装置およびその製造方法
US5262674A (en) Chip carrier for an integrated circuit assembly
KR100346899B1 (ko) 반도체장치 및 그 제조방법
JP3301985B2 (ja) 半導体装置の製造方法
JPH02142149A (ja) プリント基板の製造方法
JP2741787B2 (ja) リードフレーム切断方法
JPS6272133A (ja) チツプキヤリア
JPH06209065A (ja) 電子部品搭載装置
JP2822446B2 (ja) 混成集積回路装置
JPS5828361Y2 (ja) チツプキヤリヤのパタ−ン被覆構造
JPS6038291Y2 (ja) チツプ搭載用のプリント配線板
KR100337453B1 (ko) 써킷테이프를 이용한 반도체패키지의 제조방법
JPS6294970A (ja) フイルムキヤリアｌｓｉ
JP2006165109A (ja) 半導体装置及びその製造方法
JPS603189A (ja) リ−ド線の接続方法
JP2601015B2 (ja) メッキ装置
JPS5923432Y2 (ja) 半導体装置
JP2699284B2 (ja) 基板の接合方法
JP2777114B2 (ja) テープキャリア
KR20000073063A (ko) 반도체 패키지 및 그 제조방법
JPS60250656A (ja) Ｉｃチツプの実装方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees