JPH02141116A - デジタル信号処理回路および該回路を搭載してなるデジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明は、デジタル機器等に用いられるデジタル信号
処理回路に関する。 「従来の技術」 従来のデジタル信号処理回路においては、入力サンプリ
ング周期を特定のステップ数で分割した周期のシステム
クロックを使用することで、入力デジタル信号の処理が
行われていた。以下、例として、ＣＤ（コンパクトディ
スク）プレーヤー　ＢＳ（衛星放送）受信機、ＤＡＴ（
デジタルオーディオテープレコーダ）等のデジタルオー
ディオ機器に用いられるデジタルフィルタ（オーバーサ
ンプリングフィルタ）を挙げ、従来のデジタル信号処理
回路について説明する。 デジタルフィルタによれば、入力デジタル信号はそのサ
ンプリング周波数のＮ倍（Ｎは整数）の周波数で再標本
化されて出力される。そして、デジタルフィルタから出
力される高いサンプリング周波数によるデジタル信号を
Ｄ／Ａ（デジタル／アナログ）変換するようにすれば、
オーディオ信号帯域と不要高調波帯域とが十分に離れた
ナナログ信号が得られる。従って、Ｄ／Ａ変換器から出
力されるアナログ信号の不要高調波をローパスフィルタ
によって容易に除去することができ、質の良いオーディ
オ信号が再生される。 第１３図（ａ）および（ｂ）は、従来のデジタルフィル
タを用いたＣＤ（コンパクトディスク）プレーヤ用オー
ディオ信号再生回路の構成を示すブロック図である。 第１３図（ａ）において、ｌは信号処理回路である。こ
の種の回路の搭載されたＩＣ（集積回路）として、例え
ばヤマハ株式会社製ＹＭ３６２３Ｂなどが知られている
。ＣＤから読み出されたビット情報は、この信号処理回
路ｌによってデジタル信号化される。そして、この信号
処理回路！からは、ビット情報と対応したデジタルデー
タＳＤＩが、所定のサンプリング周期ＦＷ＝１／ｆｓ毎
にシリアル出力される。また、信号処理回路Ｉからは、
デジタルデータＳＤＩの各ビットデータと同期したピッ
トクロックＢＣＩが出力されると共に、サンプリング周
期ＦＷ毎にワードクロック５ＤＳＹが出力される。 ２はデジタルフィルタであり、例えばヤマハ株式会社製
ＹＭ３４１４などのｔＣが知られている。 このデジタルフィルタ２では、信号処理回路１から供給
されるデジタルデータＳＤＩが、ビットクロックＢＣＩ
のタイミングで読み込まれる。ここで、デジタルデータ
ＳＤＩはＩワード１６ビヅト溝成となっている。そして
、ワードクロック５ＤＳＹが“ｌ”レベルの時にＬ（左
）チャネル用データｌワードが、“０”レベルの時にＲ
（右）チャネル用データ１ワードか、信号処理回路！か
らデジタルフィルタ２に供給される。そして、デジタル
フィルタ２では、ワードクロック５ＤＳＹの変化が検出
されることにより、デジタルデータＳＤＩのワード長の
切り換わり点が検知され、ＲチャネルおよびＬチャネル
各１ワード分のデジタルデータＳＤＩが内部に取り込ま
れる。 このようにしてサンプリング周期ＦＷ毎にデジタルデー
タＳＤＩが取り込まれる。そして、デジタルフィルタ２
内において、入力サンプリング周波数ｆｓの８倍のサン
プリング周波数８ｆｓと対応したデジタルデータが演算
される。この演算の結果得られたデジタルデータは、入
力サンプリング周期ＦＷのｌ／８周期毎に、順次、デジ
タルデータＤＲＯ（右チヤネル用）およびＤＬＯ（左チ
ャネル用）としてシリアル出力される。また、このデジ
タルデータＤＲＯおよびＤＩ、０の各ビットデータと同
期した出力ビットクロックＢＣＯと、デジタルデータＤ
ＲＯおよびＤＬＯのｌツー１分の送出と同期した出力ワ
ードクロックＷＣＯおよびサンプルホールド信号ＳＨＬ
とが出力される。このデジタルフィルタ２には４００　
ｒｓ程度の発振周波数を有する発振回路２Ｘが設けられ
ている。そして、この発振回路２Ｘの発振出力がピット
クロックＢＣ１によって位相同期されて内部クロックが
発生され、この内部クロックによってデジタルフィルタ
２内の各部が動作するようになっている。すなわち、こ
のデジタルフィルタ２では、信号処理回路Ｉと位相同期
して処理が進められるようになっている。 ３Ｒおよび３ＬはＤ／Ａ変換器であり、各々デジタルフ
ィルタ２から出力されたデジタルデータＤＲＯおよびＤ
ＬＯを、Ｄ／Ａ変換して出力する。 デジタルデータＤＲＯおよびＤＬＯは、ピットクロック
ＢＣＯによって、各々Ｄ／Ａ変換器３Ｒおよび３Ｌにシ
リアル入力される。そして、ワードクロックＷＣＯの変
化時点で、内部のラッチ回路にラッチされてＤ／Ａ変換
が行われ、アナログ信号ＡＲおよびＡＬとして各々出力
される。そして、これらのアナログ信号ＡＲおよびＡＬ
は、サンプルホールド回路４Ｒおよび４Ｌによって、サ
ンプルホールドされた後、アナログフィルタ５Ｒおよび
５Ｌによって不要高調波が除去され、Ｒチャネル用オー
ディオ信号ＲＡおよびＬチャネル用オーディオ信号ＬＡ
として出力される。 なお、第１３図（ｂ）に示すように、信号処理回路Ｉか
ら発生される高速のクロックφＡをデジタルフィルタ２
の発振回路用入力端子ＸＩに供給するようにしても、第
１３図（ａ）と同等の機能のオーディオ信号再生回路を
構成することが可能である。 「発明が解決しようとする課題」 ところで、上述した従来のデジタルフィルタ２は、入力
サンプリング周波数ｒｓおよびサンプリング周期ＦＷ毎
に入力されるビットクロック数（この数をピットクロッ
クレイトと呼ぶ）などの入力タイミング仕様に合わせて
回路設計がなされている。しかしながら、デジタル信号
のサンプリング周波数ｒｓは、ＢＳ受信機は３２ｋＨｚ
ＳＣＤプレーヤは４４．１　ｋＨｚ％ＤＡＴにあっては
４８ｋＨｚと各種有り、また１ビツトクロツクレイトも
３２ｆｓ〜１９２ｆｓまで各種仕様が用いられている。 従って、デジタルオーディオシステム、を設計する場合
、これらの入力タイミング仕様と合ったデジタルフィル
タを用意する必要があり、設計か難しいという問題があ
った。また、適したデジタルフィルタか手許にない場合
は新たに購入するかあるいは開発する必要があり、シス
テムがコスト高になってしまうという問題があった。ま
た、従来のデジタルフィルタは、前段の信号処理回路１
と位相同期した高速クロックが必要であるために、高度
のインターフェイス技術を必要とするという問題があっ
た。 この発明は上述した事情に鑑みてなされたしので、固定
のシステムクロックのままで、各種の入力タイミング仕
様に適応することが可能なデジタル信号処理回路を提供
することを目的とする。また、このようなデジタル信号
処理回路を搭載することによって、高度なインターフェ
イス技術を用いることなくタイミング仕様の異なった各
種デジタルオーディオシステムに適用することが可能な
デジタルフィルタを実現することを目的としている。 「課題を解決するための手段」 上記課題を解決するため、第１の発明は、所定のサンプ
リング周期毎に、特定のステップ数の演算処理を繰り返
して行うデジタル信号処理回路において、 前記サンプリング周期を示す入力信号を検出して前記演
算処理を開始させると共に、該演算処理における特定の
ステップ数の動作が終了した場合に、該演算処理に係る
動作を停止させる制御手段を具備することを特徴として
いる。 また、第２の発明は、所定のサンプリング周期毎に入力
される時系列のデジタルデータに対して所定の積和演算
を行い、該サンプリング周波数のＮ倍（Ｎは整数）のサ
ンプリング周波数に対応したデジタルデータを生成して
出力するデジタルフィルタにおいて、 前記入力デジタルデータのサンプリング周期を検出する
と共に、該サンプリング周波数のＮ倍の周波数を有する
同期信号を生成する同期信号発生回路と、 前記入力デジタルデータとは非同期の内部クロックによ
って動作する回路であって、前記同期信号が入力された
場合に演算処理を開始させ、該演算処理における所定ス
テップ数の動作が終了した場合に該演算処理に係る動作
を停止させる演算制御回路と を具備することを特徴としている。 「作用」 上記第１の発明の構成によれば、サンプリング周期を示
す信号が検出されることによって演算処理が開始され、
所定ステップ終了後は待機状態となるので、各種サンプ
リング周期に対応した信号処理を行うことができる。ま
た、第２の発明によれば、入力デジタル信号のサンプリ
ング周期が検出され、サンプリング周波数のＮ倍の周波
数の同期信号に従って処理が進められる。また、演算処
理は前記同期信号によって起動され、所定ステップ終了
後は次の同期信号が発生されるまで待機状態よなる。従
って、第２の発明のデジタルフィルタによれば、各種タ
イミング仕様のデジタル信号を処理することができる。 「実施例」 以下、図面を参照して本発明の一実施例について説明す
る。 第１図はこの発明の一実施例によるデジタル信号処理回
路を搭載したデジタルフィルタ２ａのブロック図である
。また、第２図は、このデジタルフィルタ２ａを用いた
オーディオ信号再生回路の構成を示したブロック図であ
り、第２図（ａ）は２ＤＡＣシステム、第２図（ｂ）は
ＩＤＡＣシステムを示したものである。なお、第２図（
ａ）、（ｂ）において、前述した第１３図と対応する部
分には同一の符号が付しである。 第１図において、１１はＳ／Ｐ（シリアル／パラレル）
変換部である。サンプリング周期ＦＷ毎に信号処理回路
！（第２図（ａ）、（ｂ））から供給されるシリアルデ
ータＳＤｒの各ビットは、ピットクロックＢＣＩのタイ
ミングでこのＳ／Ｐ変換変換部ｌ類次読み込まれる。そ
して、ワードクロック５ＤＳＹが切り換わる毎に、それ
までに読み込まれた計１６ビツトのシリアルデータＳＤ
Ｉが、！ワードのパラレルデータとして出力される。１
２は演算部であり、シフトレジスタ、乗算器および加算
器からなる。Ｓ／Ｐ変換部１１から出力されたパラレル
データは、シフトレジスタに入力され、順次シフトされ
る。そして、シフトレジスタ各段のデジタルデータと、
係数１１０Ｍ１３から読み出された係数とが乗算される
。そして、各乗算結果は加算されて、Ｎ倍のサンプリン
グ周波数と対応したデジタルデータとして出力される。 １４はテンポラリＲＡＭ（−時記憶回路）であり、演算
部１２における演算の途中結果が記憶される。 １５は：ｔ−バーフローリミタであり、演算部Ｉ２にお
ける演算結果が現実能れした極端に大きな値となった場
合に所定値に訂正する機能を有する。 １６は出力テンポラリバッファである。演算部１２にお
いて演算の結果得られたデジタルデータはオーバーフロ
ーリミタ１５を介してこの出力テンポラリバッファ１６
に一時記憶される。！７はＰ／Ｓ変換部であり、出力テ
ンポラリバッフ７１６から供給されるパラレルデータを
シリアルデータＤＲＯ１ＤＬＯに変換して出力する。 １８は演算制御部であり、演算部１２における演算処理
の制御および各部間のデータ転送制御を行う。Ｉ９はＢ
ＣＯ発生部であり、出力ピットクロックＢＣＯを発生し
出力する。この出力ピットクロックＢＣＯは、Ｐ／Ｓ変
換部１７から出力されるシリアルデータＤＲＯ，ＤＬＯ
の各ビットの送出タイミングと同期して発生される。従
って、このデジタルフィルタ２ａに後続するＤ／Ａ変換
器３．３Ｒ，３Ｌ（第２図（ａ）、（ｂ））は、このピ
ットクロックＢＣＯによりシリアルデータＤＲＯ１ＤＬ
Ｏを読み込むことができる。なお、このデジタルフィル
タは、演算結果を１６ビツトのデジタルデータで出力す
るかあるいは１８ビツトのデジタルデータで出力するか
が切り換えることが可能な構成となっている。そして、
切り換え信号１６／１８が“０”レベルの場合は１６ビ
ツト、“１”レベルの場合は１８ビツトが指定され、指
定に従った個数のピットクロックＢ−Ｇ　Ｏが送出され
る。 ２０は同期信号発生部である。この同期信号発生部２０
では、入力ワードクロック５ＤＳＹおよび入力ビットク
ロックＢＣＩからサンプリング周波数ｆｓが検出され、
その結果に基づいてサンプリング周波数ｆｓの８倍の周
波数を有する同期信号が発生される。そして、この同期
信号に起動されて演算制御部１８が動作するようになっ
ている。また、この同期信号発生部２０では、シリアル
データＤＲＯ１ＤＬＯの１ワードに同期した出力ワード
クロックＷＣＯおよびサンプルホールド信号ＳＨＬ、Ｓ
ＨＲが発生される。ここで、第２図（ａ）において、Ｄ
／Ａ変換器３Ｒ，３Ｌは、この出力ワードクロックＷＣ
Ｏの立ち下がりを検出して、入力されたシリアルデータ
ＤＲＯ％ＤＬＯをラッチするようになっている。なお、
第２図（ｂ）のＤ／Ａ変換器３についても同様である。 また、サンプルホールド回路４Ｒ，４Ｌは、各々サンプ
ルホールド信号ＳＨＬ、ＳＨＨに従って前段のＤ／Ａ変
換器３Ｒ１３Ｌのアナログ出力をサンプルホールドする
ようになっている。なお、このデジタルフィルタは、第
２図（ａ）のような２ＤＡＣシステムに用いる場合は切
り換え信号ＳＴを“Ｉ”レベルに固定し、第２図（ｂ）
のようなＩ　ＤＡＣシステムに用いる場合は切り換え信
号ＳＴを“０”レベルに固定する。このようにすること
で、各々のシステムの動作に適したサンプルホールド信
号が得られるようになっている。 ２１は水晶発振回路であり、水晶取り付は端子ＸＩ、Ｘ
Ｏに水晶振動子が外付けされる。この水晶発振回路２１
の発振周波数としては、入力デジタルデータのサンプリ
ング周波数ｆｓと比べて十分に速い周波数（３８４ｆｓ
以上）が選ばれる。第１図において、破線で囲まれた部
分、すなわち、演算部１２、係数ＲＯＭ１３、テンポラ
リＲＡＭ１４、オーバーフローリミタＩ５、出力テンポ
ラリバッファ１６、Ｐ／Ｓ変喚部！７、演算制御部１８
およびＢＣＯ発生部１９は、この水晶発振回路２１の発
振出力、φＭに従って動作する。 次に、第３図のタイムチャートを用いてこのデジタルフ
ィルタの動作の概要を説明する。第２図（ａ）、（ｂ）
の信号処理回路１からは周期ＦＢのピットクロックＢＣ
Ｉが入力されると共に、サンプリング周期ＦＷ（＝１／
ｆｓ）毎にワードクロック５ＤＳＹおよびＬチャネル用
およびＲチャネル用の１６ビツトのシリアルデータＳＤ
Ｉが各々入力される。ここで、ワードクロック５ＤＳＹ
が“ｌ”レベルの時に入力されるのがしチャネル用デー
タであり、“０”レベルの時に入力されるのがＲチャネ
ル用データである。これらのシリアルデータ５ＤＳＹは
Ｓ／Ｐ変換部Ｉｆに入力され、ワードクロック５ＤＳＹ
の変化点において、それまでに入力されたシリアルデー
タがパラレルデータに変換される。 一方、同期信号発生部２０では、ワードクロック５ＤＳ
Ｙの立ち上がりが検出されると共に、１回のサンプリン
グ周期ＦＷに入力されたピットクロックＢＣ■のビット
数が検出され、その結果に基づいて、第３図に示すよう
に、入力サンプリング周波数ｆｓの８倍の周波数を有す
る出力ワードクロックＷＣＯが８発生される。また、こ
のワードクロックＷＣＯと同期したサンプルホールド信
号５ＨＬＳＳＨＲが発生される。そして、出力ワードク
ロックＷＣＯの立ち下がりが演算、制御部１８によって
検出されると、演算制御部１８からマイクロプログラム
アドレスが送られ、演算部１２において当該マイクロプ
ログラムが実行される。そして、所定ステップ数のマイ
クロプログラムが実行されると、次に出力ワードクロッ
クＷＣＯの立ち下がりが演算制御部１８によって検出さ
れるまでの期間、演算部１２は待機状態となる。ここで
、演算制御部ｔ８および演算部１２による上述の処理は
内部クロックφＭと同期して実行される。そして、演算
処理はワードクロックＷＣＯの立ち下がり毎に実行され
、ｌサンプリング期間Ｆ　Ｗにわいて、Ｌチャネル用、
Ｒチャネル用、各々８組のデジタルデータが得られ、こ
れらのデータはオーバーフローリミタＩ５、出力テンポ
ラリバッファ１６を介してＰ／Ｓ変換部１７に送られる
。そして、これらの８組のデジタルデータは各々ワード
クロックＷＣＯと共に送出される。また、各データの各
ピットはＢＣＯ発生部１９における出力ピットクロック
ＢＣＯと同期して、シリアルデータＤＬＯ，ＤＲＯとし
て出力される。 第２図（ａ）において、Ｄ／Ａ変換器３Ｒおよび３Ｌで
は、ワードクロックＷＣＯの立ち下がり時点で、入力デ
ジタルデータがＤ／Ａ変換される。 また、サンプルホールド回路４Ｒおよび４Ｌは、サンプ
ルホールド信号ＳＨＲおよびＳ　ＨＬが“１”レベルの
時にサンプリング状態、０”レベルの時にホールド状態
となる。このデジタルフィルタ２ａによれば、サンプル
ホールド信号ＳＨＲおよびＳＨＬは、第３図に示すよう
に、ワードクロックＷＣＯの立ち下がり時点では“０”
レベルであり、所定時間２Ｔ経過後に“１”レベルに立
ち上がる。 従って、Ｄ／Ａ変換が終了してアナログ信号ＡＲおよび
ＡＬが十分に安定してから、サンプルホールド回路４Ｒ
および４Ｌにおけるサンプリングが行われる。 第４図は、内部クロックφＭと、出力信号の関係を示す
タイムチャートである。ＢＣＯ発生部！９では、出力ワ
ードクロックＷＣＯの立ち下がりが検出されると、内部
クロックφＭと同期した出力ビットクロックＢＣＯが発
生される。このデジタルフィルタ２ａにおいて、演算結
果としては１８ビツトのデジタルデータが得られ、シリ
アルデータＤＬＯＳＤＲＯとして出力される。ここで、
シリアルデータの各ビットの出力順序は、ＭＳＢ（最上
位ビット；第４図中“Ｍ”）から始まってＬＳＢ（最下
位ビット；第４図中“Ｌ”）までの各ビットデータが順
次出力され、続いて演算の結果得られた拡張ビット（第
４図中“−１”および“−２”）が出力されるようにな
っている。しかし、このデジタルフィルタ２ａの後続の
デジタルシステムが１６ビツト系の場合は拡張用の２ビ
ツトが不要である。 従って、このデジタルフィルタ２ａは、後続システムが
１８ビツト系の場合と１６ビツト系の場合の両方の用途
への適用が可能となるように、ビットクロックＢＣＯの
個数を切り換えることができるようになっている。すな
わち、出力ビットクロックＢＣＯの個数は切り換え信号
１６／１８のレベルによって指定され、ＢＣＯ発生部１
９から各々指定された個数のクロックが出力されるよう
になっている。 次に、このデジタルフィルタ２ａにおけるタイミング制
御方式についてさらに詳述する。第５図は、同期信号発
生部２０、ＢＣＯ発生部１９および演算制御部１Ｂの一
部の構成を示す回路図である。 第５図の回路は、水晶発振回路２１によって発生される
内部クロックφＭと同期して動作する回路と、入力ビッ
トクロックＢＣＩと同期して動作する回路とが混在して
なる。 また、第５図の回路はＩＣとして実現される回路であり
、ＩＣ化した場合に安定した動作が得られるような回路
方式が採られている。そこで、まず、このＩＣ化のため
に採った回路方式について、浦足説明を行う。第５図の
回路の各部を構成するフリップフロップとしては、マス
タースレーブ方式のフリップフロップが用いられており
、上記クロックφＭあるいはピットクロックＢＣ■から
生成された２相クロツクによって駆動される。５ＲＦ１
と５ＲＦ２は、各々、りａツクφＭとピットクロックＢ
（ｌとから、２相クロックφ１．およびφ、６と２相ク
ロツクφＸおよびφｙとを発生する回路である。 第６図は、回路５ＲＦＩの動作を示したものである。こ
の図に示すように、クロックφ１．およびφ１．は、信
号φＭの変化によって即時立ち下がる。 しかし、クロックφ１．およびφ、６の立ち上がりを見
ると、クロックφ１．はクロックφ１８が立ち下がるこ
とによって立ち上がり、逆に、クロックφ１６はクロッ
クφ、５か立ち下がることによって立ち上がる。従って
、クロックφ１５およびφ１８は、互いに“１”レベル
の期間がオーバーラツプしない位相関係となり、２相ク
ロツクとして質の良いものが得られる。回路５ＲＦ２に
おいても同様に、ピットクロックＢＣＩから２相クロツ
クφにおよびφｙが得られる。 このようにして得られた２相クロツクは、第７図に示す
ように、第５図の回路を構成する各フリップフロップの
マスター側ラッチＭおよびスレーブ側ラッチＳに供給さ
れる。このようなりロック供給方式を採っているため、
マスター側ラッチＭが読み込み状態の場合は確実にスレ
ーブ側ラッチＳが遮断状態となり、また、逆に、スレー
ブ側ラッチＳが読み込み状態の場合は確実にマスター側
ラッチＭが遮断状態となる。従って、安定したフリップ
フロップの動作が得られる。 また、第５図の回路では、タイミング調整用として、マ
スタースレーブ型フリップフロップによる遅延回路か用
いられおり、第５図中、“Ｄ″　ｎＤ”（ｎは整数）、
“ＤＸ”あるいは“ｎＤｘ”（ｎは整数）と記されてい
る。ここで、“Ｄ“あるいは“ｎＤ”は２相クロックφ
１６、φＩ６によって動作する。また、“Ｄｘ”あるい
は“ｎＤｘ”は２相クロツクφＸ１　φＹによって動作
する。また、“Ｄ”あるいは“ＤＸ”の先頭に付けられ
た整数ｎはフリップフロップの段数を表している。以上
で、第５図の回路に関する補足説明を終わる。 以下、第５図に示された同期信号発生部２０、ＢＣＯ発
生部！９および演算制御部！８の各部の構成および動作
を説明する。

【同期信号発生部２０】 第８図は同期信号発生部２０の動作を示すタイムチャー
トである。同期信号発生部２０において、入力ワードク
ロック５ＤＳＹは、遅延回路１０１を介して立ち上がり
検出回路１０２に供給される。 そして、ワードクロック５ＤＳＹが立ち上がると（時刻
ｔ。）、・その立ち上がり時点から数えて３発目のクロ
ックφｙの立ち上がり時（時刻１．）に、立ち上がり検
出回路１０２から幅ＦＢ（ＦＢはクロックφに、φｙの
周期）の立ち上がり検出パルスＲＥＳｌが出力される。 このパルスＲＥＳＩは、カウンタ１０３にリセットパル
スとして供給される。 カウンタ！０３は同期式リセット機能を有する８ビツト
のアップカウンタであり、ピットクロックＢ（ｌより得
られる２相クロツクφＸ１　φｙによってカウント動作
する。また、トグルインヒピット入力ＴＩは電源ＶＤＤ
に固定されている。従って、このカウンタ１０３は、ピ
ットクロックＢＣＩが入力される限りアップカウント動
作を続ける。時刻ｔ　ｒにパルスＲＥＳＩがリセットパ
ルスとして入力されると、それはその直後のクロックφ
Ｘで読み込まれ、次いで、クロックφｙでカウンタ１０
３がリセットされ、カウント値は「０」となる（時刻ｔ
２）。そして、カウント値「０」から再びピットクロッ
クＢＣＩによるアップカウントが行われる。 一方、時刻ｔ１において出力されたパルスＲＥＳｌは、
微分回路１０４を介してラッチ回路１０５に供給される
。この結果、パルスＲＥＳＩの立ち上がり時刻ｔ、から
ＦＢ／２の期間、微分回路１０４からパルスＬａが出力
され、これがラッチ回路＋０５へラッチ信号として供給
される。そして、カウンタ！０３の上位４ビツトＱ４〜
Ｑ７がラッチ回路＋０５に取り込まれる。 このようにして、ワードクロック５ＤＳＹの立ち上がり
が検出される毎に、カウンタ１０３のリセットおよびカ
ウンタ１０３の最終カウント値のラッチ回路１０５への
取り込みが行われる。ここで、ピットクロックレイトを
Ｎｒｓ、すなわち、ワードクロック５ＤＳＹの１周期Ｆ
Ｗに入力されたピットクロックＢＣＩの個数をＮ個とす
ると、カウンタ１０３がリセットされる直前における最
終カウント値は「Ｎ−ＩＪとなる。そして、ラッチ回路
＋０５のラッチデータは、 Ｍ　１−（Ｎ／１６）−１・・・・・・（１）となる。 ラッチ回路１０５のラッチデータＭ！は、デコーダ＋０
６および比較回路１０７に供給される。 デコーダ１０６ではラッチデータＭ１がデコードされ、
ビットクロックレイト検゛出信号ＳＡ、ＳＢ。 ＳＣが出力される。このデジタルフィルタ２ａでは、３
２ｆｓ−１９２ｒｓまでの１６の整数倍のピットクロッ
クレイトへの対応が可能であり、各ピットクロックレイ
トに適したタイミング制御が行われるようになっている
。そして、このタイミング制御の切り換えはピットクロ
ックレイト検出信号ＳＡ％ＳＢ、ＳＣによって行われる
。ここで、ピットクロックレイトが１２８「ｓ以上の場
合には信号ＳＡが“ｌ”となり、ピットクロックレイト
が４８ｒｓ−１１２ｒｓの場合は信号ＳＢが“１”とな
り、ピットクロックレイトが３２ｆｓの場合は信号ＳＢ
が“ｌ”となる。 比較回路！０７、カウンタ１０８およびＯＲゲート１０
９は、可変分周器を構成する。そして、この可変分周器
は、ラッチ回路Ｉ０５のラッチデータＭｌに従って、ピ
ットクロックＢＣＩを分周する。以下、第８図のタイム
チャートを用いてこの可変分周器の動作を説明する。ワ
ードクロック５ＤＳＹが立ち上がると（時刻１．）、そ
れに伴って発生される検出パルスＲＥＳＩが発生される
（時刻１．）が、このパルスＲＥＳＩはＯＲゲートＩ０
９を介し、リセットパルスＲＥＳ２としてカウンタ１０
Ｂに供給される。そして、このリセットパルスＲＥＳ２
はその発生直後のクロックφＸでカウンタ１０８に読み
込まれる。そして、その次のクロックφｙでカウンタ１
０８がリセットされ、カウント値がｒＯＪとなる（時刻
ｂ）。そして、カウント値「０」からビットクロックＢ
ＣＩによるアップカウントが行われる。 カウンタ１０８では、ピットクロックＢＣＩの入力に伴
ってアップカウントが進む。そして、カウンタ１０８の
カウント値は比較回路１０７によってラッチ回路１０５
のラッチデータＭｌと比較される。そして、アップカウ
ントが進み、カウント値がデータＭ１と一致すると比較
回路１０７から検出パルスＥＱが出力され、これがリセ
ットｌくルスＲＥＳ２としてカウンタ１０８に入力され
る（時刻ｔｏ）。そして、次にクロックφｙが入力され
ると、カウンタ１０Ｂはリセットされ、カウント値「０
」から再びカウントが繰り返される。このように、カウ
ンタ１０Ｂでは、ラッチデータＭ１に従ってカウント動
作が行われ、カウント値ｒＯＪ−ｒＭ　Ｉ　Ｊが繰り返
される。そして、カウント値がｒＭ　Ｉ　Ｊとなる毎に
比較回路１０７から検出信号ＥＱ・が出力される。 従って、検出パルスＥＱの周期ＦＷＥＱは、ピットクロ
ックＢＣＩのｒＭ　ｌ　＋　Ｉ　Ｊ個分の長さとなる。 前述と同様に、サンプリング周期ＦＷにおいて入力され
るピットクロックの個数をＮとすると、検出パルスＥＱ
の周期ＦＷＥＱは、 Ｆ　ＷＥＱ＝　（（Ｍ　ｌ　＋１　）／Ｎ）Ｆ　Ｗ　　
・・・・・・（２）となる。そして、この場合、Ｍｌは
前掲式（１）によって与えられるので、 Ｆ　ＷＥＱ−（（Ｎ／　１　Ｂ　）／Ｎ、）Ｆ　Ｗ＝Ｆ
Ｗ／１６　　　　　　　・・・・・・（３）となる。こ
のように、検出パルスＥＱの周期は、サンプリング周期
ＰＷの１／１６となり、サンプリング周期ＦＷ毎に１６
個のパルスＥＱが発生される。すなわち、検出パルスＥ
Ｑの周波数は、サンプリング周波数ｒｓの１６倍の周波
数１６ｆｓとなる。 １１２は同期式リセット機能を有する２ビツトのカウン
タであり、ピットクロックＢＣＩによってアップカウン
ト動作する。また、このカウンタ１１２はトグルインヒ
ビット機能を有しており、トグルインヒピット信号ＴＩ
が“ｌ”レベルの場合のみカウント動作が行われる。こ
のカウンタ１１２には、ワードクロック５ＤＳＹが立ち
上がる毎に発生される検出パルスＲＥＳＩが、遅延回路
１１０を介してリセットパルスＲＥＳ３として供給され
る。そして、このリセットパルスＲＥＳ３がクロックφ
にの立ち上がりで読み込まれ、クロックφｙの立ち上が
りでカウンタ１１２がリセットされる（時刻【７）。 一方、カウンタ１１２には、前述のパルスＥＱを遅延回
路１１１を介して得られるパルスＥＱＤがトグルインヒ
ピット信号として供給される。従って、カウンタ１１２
はパルスＥＱＤが入力される毎にカウント動作する。こ
の結果、カウンタ１１２のＱ０出力からはパルスＥＱＤ
を２分周したパルスＰ８Ｆが得られる。そして、パルス
ＥＱＤはサンプリング周期ＦＷ毎に１６個発生されるの
で、第８図に示すように、パルスＰ８Ｆは周期Ｐ　Ｗ　
ｉｉｉに８個出力される。このようにして、サンプリン
グ周波数ｆｓの８倍の周波数８「ｓを有するパルス１）
８Ｆが得られる。 このようにして発生されたパルスＰ８Ｆによって、出力
ワードクロックＷＣＯおよびサンプルホールド信号ＳＨ
Ｌ、ＳＨＲが生成される。以下、第９図のタイムチャー
トを参照してこの動作を説明する。 〈ワードクロックＷＣＯの発生〉 パルスＰ８Ｆは遅延回路１１３を介して、遅延回路１１
４およびセレクタ！１５に供給される。 そして、セレクタ１１５の出力信号が遅延回路ｌ１６を
介して出力ワードクロックＷＣＯとして出力される。セ
レクタ１１５にはビットクロックレイト検出信号ＳＡが
セレク、ト信号として供給されており、パルスＰ８Ｆが
出力されてからワードクロックＷＣＯが出力されるまで
の遅延時間が切り換えられるようになっている。これら
の回路１１３〜１１６によれば、ピットクロックレイト
が！２８ｆｓ以上の場合はパルスＰ８Ｐを５ＦＢ遅らせ
たものが、ピットクロックレイトが１１２ｆｓ以下の場
合はパルスＰ８Ｆを４ＦＢ遅らせたものが、ワードクロ
ックＷＣＯとして得られる。第９図にはピットクロック
レイトが１１２ｆｓ以下の場合が示されている。 くサンプルホールド信号ＳＨＬ、ＳＨＨの発生〉ピット
クロックレイトが変化すると、それに伴ってピットクロ
ックＢＣ■の周期ＦＢが変化する。 従って、ただ単にパルスＰ８Ｆを所定クロック数だけ遅
延させてサンプルホールド信号ＳＨＬ、ＳＨＲを生成す
る方式では、サンプルホールド信号ＳＨＬ、ＳＨＨの切
り換えタイミングおよびパルス幅がピットクロックレイ
トに伴って変化してしまう。このため、あるピットクロ
ックレイトに対して好都合なサンプルホールドタイミン
グが得られても、他のピットクロックレイトではサンプ
ルホールドタイミングがずれてしまいシステムが誤動作
してしまうという不都合が発生する□。このデジタルフ
ィルタ２ａでは、パルスＰ８Ｆを遅延回路で遅延させる
ことによりサンプルホールド信号ＳＨＬ、ＳＨＲを得る
ものであるが、その際に遅延回路の段数をピットクロッ
クレイトに対応して切り換えるようにしている。そして
、このようにすることで、ピットクロックレイトが変わ
っても良好なタイミングのサンプルホールド信号ＳＨＬ
。 ＳＨＲが得られるものである。 カウンタ１１２のＱ、出力は遅延回路１１７によって２
ドＢ遅延され、信号ＱＩＤとしてパルス発生回路１１８
Ｈに入力され、さらに信号ＱＩＤはインバータｌｌ７ａ
によって反転され、信号ＱＩＤＮとしてパルス発生回路
［１８Ｌに入力される。・一方、カウンタ１１２のＱ。 出力（パルスＰ８Ｆ）は、立ち下がり検出回路１１９に
入力される。 そして、パルスＰ８Ｆの立ち下がり時に、幅ＦＢの検出
パルスが検出回路１１９から出力され、これが遅延回路
１２０でＩＦＢ遅延されてパルスＮＱＯとして出力され
る。この検出パルスＮＧＯは、パルス発生回路１１８Ｒ
および１１８Ｌに入力されると共に、遅延回路１２１〜
１２３に順次伝播される。ここで、パルス発生回路１１
８Ｒおよび＋１８Ｌは同一の回路構成となっている。そ
して、パルス発生回路１１８Ｒは信号ＱＩＤが“１′の
場合にイネーブル状態となり、また、パルス発生回路！
１８Ｌは信号ＱＩＤＮが“１”の場合にイネーブル状態
となる。 遅延回路１２１〜１２３の出力信号はセレクタ！２４に
入力される。このセレクタ＋２４には、ピットクロック
レイト検出信号５Ａ−ＳＣがセレクト信号として供給さ
れている。従って、ピットクロックレイトが１２８ｆｓ
以上の場合は遅延回路１２３の出力信号が、ピットクロ
ックレイトが４８ｆｓ〜１１２ｆｓの場合は遅延回路１
２２の出力信号が、ピットクロックレイトが３２ｆｓ以
下の場合は遅延回路１２１の出力信号が各々選択される
。 そして、選択された出力信号は遅延回路１２５を介し、
パルスＮＱＯＤとしてパルス発生回路１１８Ｒおよび１
！８Ｌに入力される。 次に、パルス発生回路ｔｔｓｔ、の動作を説明する。カ
ウンタ１１２のＱ。ｓＱ＋が立ち下がるとぐ時刻Ｌ＋ｏ
）、そのＩＦＢ後にパルスＮＧＯが入力される。しかし
、この時、信号ＱＩＤＮは“０”レベ・ルであるので、
ＮＡＮＩ；）ゲー）１１８Ａの出力ｉは“ｌ”レベル、
ＡＮＤゲート１１８Ｂの出力ｊは“０”レベルとなり、
０Ｒ−ＡＮＤゲート１１８Ｇの出力にはフリップフロッ
プ１１８Ｄの出力ａと同じ信号レベル（この場合“０°
レベル）となる。従って、この時点ではパルス発生回路
１１８Ｌの出力ｅは変化しない。 ピットクロックレイトが４８ｆｓ〜１１２ｆｓの場合、
パルスＮＱＯより３ＦＢ遅れてパルスＮＱＯＤが立ち上
がる。こ、の結果、ＡＮＤゲート１１８Ｂの出力ｊおよ
び０Ｒ−ＡＮＤゲートＺＳＣの出力ｋが“ｌ”レベルと
なる（時刻Ｌ＋）。それから、ＩＦＢ後にパルスＮＱＯ
Ｄが立ち下がり、ＡＮＤゲート１１８Ｂの出力ｊが立ち
下がる（時刻ｔ１２）。 一方、時刻Ｌｔの直前のクロックφＸによって０Ｒ−Ａ
ＮＤゲートの出力ｋ（この場合“１０レベル）がフリッ
プフロップ１１８Ｄに読み込まれており、時刻ｔｉｔに
おいてフリップフロップ１１８Ｄから出力される。従っ
て、０Ｒ−ＡＮＤゲート１１８Ｃの出力には結局“１“
レベルに落ち着く。そして、以後、パルス発生回路１１
８Ｌの出力信号Ｃは“■”レベルとなる。そして、この
出力信号ρが立ち上がると、セレクタ１２６、遅延回路
１２７　Ｌおよび１２８Ｌが順次動作し、サンプルホー
ルド信号ＳＨＬが立ち上がる。ここで、遅延回路１２８
Ｌは、ピットクロックレイトが３２ｆｓの場合であり、
かつ、入力信号が立ち下がる場合のみ０．５ＦＢの遅延
時間が得られる。なお、後述する遅延回路１２８Ｈの動
作も同様である。 次に、時刻ｔ１３になると、カウンタ１１２のＱ。 出力（パルスＰ８Ｆ）が立ち上がるが、この場合、ワー
ドクロックＷＣＯが４ＦＢ後に変化するのみであり、サ
ンプルホールド信号の発生に係る回路では何の動作も行
われない。 次に、時刻ｔ１４になると、カウンタ１１２のＱ。 出力が立ち下がり、Ｑ、出力が立ち上がる。そして、そ
のＩＦＢ後にパルスＮＱＯが立ち上がり、２ＦＢ後に信
号ＱＩＤＮが立ち下がる。パルスＮＧＯの立ち上がり時
（時刻１．、）、信号ＱＩＤＮは“ｌ”レベルであるの
で、ＮＡＮＤゲート１１８Ａの出力ｉが立ち下がり、そ
れに伴って０Ｒ−ＡＮＤゲート１１８Ｃの出力ｋが立ち
下がる。それから、ＩＦＢ経過すると（時刻１．、）、
パルスＮＱＯが立ち下がるので、信号ｉは立ち上がる。 一方、時刻ｔ＋ｓの直前のクロックφＸによって０Ｒ−
ＡＮＤゲートの出力ｋ（この場合“０“レベル）がフリ
ップフロップ１１８Ｄに読み込まれており、時刻ｔ。 。においてフリップフロップ１Ｉ８Ｄから出力される。 従って、０Ｒ−ＡＮＤゲート１１８Ｇの出力には結局“
０”レベルに落ち着く。そして、以後、パルス発生回路
１１８Ｌの出力信号ｇは“０“レベルとなる。そして、
この出力信号Ｑが立ち下がると、セレクタ１２６、遅延
回路１２７Ｌおよび１２８　Ｌが順次動作し、サンプル
ホールド信号Ｓ　Ｉ−ＩＬが立ち下がる。 パルス発生回路！１８Ｒも、回路＋１８Ｌと同様の動作
である。ただし、パルス発生回路１１８Ｒは、信号ＱＩ
Ｄが“１”レベルの期間に動作する。 そして、パルス発生回路１１８Ｈの出力信号は、遅延回
路１２７Ｒおよび！２８Ｒを介し、サンプルホールド信
号５ＴＩＲとして出力される。 このデジタルフィルタ２ａをＩＤＡＣシステムに用いる
場合、切り換え信号ＳＴは“０”レベルに固定して用い
る。この場合、セレクタ１２６では、パルス発生回路１
１８Ｌの出力信号が選択される。 そして、サンプルホールド信号ＳＨＲとしてはパルス発
生回路１１８Ｒからの出力信号か、サンンプルホールド
信号ＳＨＬとしてはパルス発生回路１１８Ｌからの信号
か出力される。そして、第３図に示すように、交互に立
ち上がる信号ＳＨＲとＳＨＬが得られる。また、このデ
ジタルフィルタ２ａを２ＤＡＣシステムに用いる場合、
切り換え信号ＳＴは″Ｉ″レベルに固定して用いる。こ
の場合、セレクタ１２６では、ＯＲゲート１２９の出力
信号が選択される。ここで、このＯＲゲートＩ２９には
、パルス発生回路１１８Ｒおよび１１８Ｌの出力信号が
入力される。従って、サンンプルホールド信号ＳＨＬと
してはパルス発生回路！！８Ｌからの信号とパルス発生
回路１１８Ｒからの信号の論理和が出力される。 次に、このデジタルフィルタ２ａにおけるワードクロッ
クＷＣＯおよびサンプルホールド信号ＳＨＲ，５Ｉ−Ｉ
Ｌの位相関係について説明する。このデジタルフィルタ
２ａでは、上述の説明かられかるように、カウンタ１１
２の出力パルスＰ８Ｆ’に対して下記の位相関係を持つ
ワードクロックｗｃＯおよびサンプルホールド信号ＳＨ
Ｒ，ＳＨＬが得られる。 ■パルスＰ８Ｆの変化点からワードクロックｗｃＯの変
化点までの遅れ ３゜１２８ｒｓ〜　　　　−５ＦＢ ｂ、　４５ｒｓ−１１２ｆ’ｓ　　−＝　　４ＦＢｃ、
　３２ｒｓ　　　　　　　−４ＦＢ■パルスＰ８Ｆの立
ち下がりからサンプルホールド信号５Ｆ（Ｒ，５）（Ｌ
の立ち上がりまでの遅れａ、　　Ｉ　２８ｒｓ〜−９Ｆ
Ｂ ｂ、　４８ｒｓ〜１　ｆ　２「ｓ　　−６ＦＢｃ、３２
ｆｓ　　　　　　　　　　　−５ＦＢ■パルスＰ８Ｆの
立ち下がりからサンプルホールド信号５ｒ−ＩＲ，ＳＨ
Ｌの立ち下がりまでの遅れａ、１２８ｒｓ　〜　　　　
−３ＦＢ ｂ、４８ｆｓ−１１２ｆ’ｓ　　−３ＦＢｃ、３２ｆｓ
　　　　　　　−３，５ＦＢ従って、各ピットクロック
レイトにおけるワードクロックＷＣＯとサンプルホール
ド信号Ｓ　［−１Ｒ。 ＳＨＬとの位相関係は、 ■ワードクロックＷＣＯの立ち下がりからサンプルホー
ルド信号ＳＩＲ，ＳＨＬの立ち上がりまでの余裕（第３
図における“２Ｔ”） ａ、１２８ｆｓ　〜　　　　−４ＦＢ ｂ、　４８「ｓ−１１２ｒｓ　　−２ＦＢｃ、３２ｆｓ
　　　　　　　−ＩＦＢ ■サンプルホールド信号５ＨＲ１ＳＨＬの立ち下がりか
ら次のワードクロックＷＣＯの立ち下がりまでの余裕（
第３図における“Ｔ”） ａ、１２８ｆｓ〜　　　　−２ＦＢ ｂ　　４８ｆｓ−１１２ｆｓ　　−Ｉ　ＦＢｃ、　　３
　２ｆｓ　　　　　　　　　　　−０，５ＦＢとなる。 このように、このデジタルフィルタ２ａでは、ピットク
ロックレイトに対応して遅延回路段数を切り換えている
ので、ピットクロックレイトが換わってら適切な位相差
でワードクロックＷＣＯおよびサンプルホールド信号Ｓ
ＨＲ，ＳＨＬが送出される。 ［ＢＣＯ発生部Ｉ９、演算制御部！８］演算演算部！８
およびＢＣＯ発生部１９は、ピットクロックＢＣＩとは
非同期な内部クロックφ、５、φ１８によって動作する
。また、演算制御部１８およびＢＣＯ発生部！９は、出
力ワードクロックＷＣＯの立ち下がりが検出される毎に
起動される。 ワードクロックＷＣＯが立ち下がると、それが立ち下が
り検出回路２０１によって検出される。 そして、この立ち下がり検出回路２０１によれば、ワー
ドクロックＷＣＯが立ち下がった後の最初のクロックφ
１６の立ち上がりにおいて、幅τ（τはクロックφ１６
、φＩ８の周期）の検出パルスＲＰＡが発生される。こ
の検出パルスＲＰＡは、シック吸収回路２０２を介し、
ＢＣＯ発生ＫｔＩ＋９内のＢＣＯカウンタ２０３にリセ
ットパルスＲＰとして供給される。また、このパルスＲ
Ｐは１３　ＣＯ制御回路２０４に入力されると共に、遅
延回路２０５を介し、アドレスカウンタリセット回路２
０６に入力される。なお、ジッタ吸収回路２０２の動作
については後述する。 さて、ＢＣＯ発生部１９について説明する。カウンタ２
０３は６ビツトのアップカウンタであり、クロックφ１
６、φＩ６によってアップカウント動作を行う。カウン
タ２０３の出力Ｑ。−Ｑ、は、デコーダ２０７に供給さ
れる。そして、カウンタ２０３のカウント値が「３３」
、「３７」、「４４」、「４７」となった時に、デコー
ダ２０７からこれらカウント値と対応する検出信号Ｐ３
３、Ｐ３７、Ｐ４４、Ｐ４７が各々出力される。ここで
、当該カウント値が検出された場合、検出信号Ｐ３３、
Ｐ３７、Ｐ４４は“１”レベルとなり、検出信号Ｐ４７
は“０″レベルとなる。検出信号Ｐ４７は、カウンタ２
０３にトグルインヒピット信号として入力される。 カウンタ２０３は、ワードクロックＷ　ＣＯが立ち下が
り時にリセットパルスＲＰによってリセットされる。そ
して、カウンタ２０３は、クロックφ１５、φ１８の入
力に伴って、カウント値「０」からアップカウントされ
る。そして、カウント値が「・１７」になると、デコー
ダ２０７から検出信号Ｐ４７が出力され、この結果、カ
ウンタ２０３はトグルインヒピット状態となり、クロッ
クφ１６、φＩ６が入力されてもカウント動作しなくな
る。そして、次のワードクロックＷＣＯが立ち下がり、
リセットパルスＲＰが入力されるまでの間、カウント１
直「４７」のまま待機する。 一方、カウンタ２０３のＱ。出力は、遅延回路２０８に
よって２τ遅延され、インバータ２１０を介してＡＮＤ
ゲート２１１に入力される。このＡＮＤ２１１ゲートの
他の入力端には、ＢＣＯ制御回路２０４から出力される
信号５ＴＯＰが入力される。　以下、ＢＣＯ発生部１９
におけるピットクロックＢＣＯの発生動作を第１θ図の
タイムチャートを参照して説明する。リセットパルスＲ
Ｐが入力されると、次のクロックφ、６のタイミングで
カウンタ２０３がリセットされる。また、リセットパル
スＲＰは、ＢＣＯ制御回路２０４に読み込まれ、リセッ
トパルスｒ（Ｐの立ち上がりから２τ遅れて信号５ＴＯ
Ｐが立ち上がる。これにより、ピットクロックＢＣＯの
送出がスタンバイされる。そして、カウンタ２０３のＱ
。出力が遅延回路２０８、インバータ２１０、ＡＮＤゲ
ート２１１を介し、ビットクロツタＢＣＯとして出力さ
れる。 そして、切り換え信号１６７１８が“０”レベルの場合
、カウンタ２０３のカウント値が「３３」となった時点
で検出信号Ｐ３３かセレクタ２１２を介し、終了信号Ｅ
ＤとしてＢＣＯ制御回路２０４に供給される。゛この結
果、終了信号ＥＤの立ち上がりから２τ後に信号５ＴＯ
Ｐが立ち下がり、以後、ピットクロックＢＣＯの送出は
ストップされる。なお、切り換え信号１６／１８が“ｌ
“レベルの場合は、カウント値「３７」か検出されるこ
とにより、ピットクロックＢＣＯの送出がストップされ
る。このようにして、ＢＣＯ制＠部１９では、ワードク
ロックＷＣＯが立ち下がる毎に、所定数のピットクロッ
クＢＣＯが出力される。 次に、演算制御部１８について説明する。アドレスカウ
ンタ２１４は８ビツトのアップカウンタであり、その出
力Ｑ。−Ｑ、は、マイクロプログラムアドレスとしてマ
イクロプログラムＲＯＭに供給される。２０９はクロッ
ク発生回路であり、ＢＣＯ発生部１９内のカウンタ２０
３のＱ。出力から、２相クロツクφ３、φ、を生成する
。そして、アドレスカウンタは、このクロックφいφ、
によってカウント動作する。２１４はデコーダであり、
アドレスカウンタ２１３のカウント値がｒ１９１ｊとな
った時、検出信号Ｐ１９１を出力する。この検出信号Ｐ
１９１は、ＯＲゲート２１５を介し、カウンタ２１３に
リセット信号として入力される。 そして、カウンタ２１３はリセット信号入力後のクロッ
クφ、のタイミングでリセットされる。すなわち、アド
レスカウンタ２１３はカウント値［０」からｒ１９１Ｊ
までを、クロックφ３、φ、に従って繰り返す。 また、アドレスカウンタ２１３は、サンプリング周期Ｆ
Ｗにおける最初のワードクロックＷＣＯの立ち下がりで
リセットされる。第１１図は、アドレスカウンタリセッ
ト回路２０６の動作を示したものである。入力ワードク
ロック５ＤＳＹが立ち上かって、サンプリング周期Ｆ’
Ｗが開始されると、検出パルスＲＥＳ３Ｄがアドレスカ
ウンタリセット回路２０６に入力される。この結果、セ
ットリセットフリップフロップ２０６Ａがセットされ、
信号Ｒ３が“！”レベルとなる。そして、出力ワードク
ロックＷＣＯが立ち下がって、検出パルスｒｔＰＤが入
力されると、ＡＮＤゲート２０６Ｂの出力信号Ｒ１は“
１”となる。そして、この信号ＲＩか、ＯＲゲート２０
６　Ｃ，フリップフロップ２０６Ｄを介し、信号Ｒ４と
して出力され、この信号Ｒ４によってアドレスカウンタ
２１３がリセットされる。一方、信号Ｒ１はフリップフ
ロップ２０６Ｅによって読み込まれ、信号Ｒ２として出
力される。この結果、信号Ｒ２によってセットリセット
フリップフロップ２０６Ａがリセットされ、信号Ｒ３は
“Ｏ”となる。これにより、以後、ワードクロックＷＣ
Ｏが立ち下がり、検出パルスＲＰＤが入力されても、ア
ドレスカウンタ２１３に対してリセットパルスは供給さ
れない。このように、サンプリング周ＸＩＪＦＷの最初
のワードクロックＷＣＯの立ち下がりで、アドレスカウ
ンタ２１３はリセットされる。そして、以後、クロック
φ３、φ、に従ってカウント動作する。 さて、萌述したように、クロックφ２、φ、は、カウン
タ２０３のＱ。出力から生成されている。 また、カウンタ２０３は、ワードクロックＷＣＯが立ち
下がる毎に、カウント値「０」〜「４７」を−巡する。 従って、クロックφ３、φ、は、ワードクロックＷＣＯ
が立ち下がる毎に、各々１２個ずつ発生され、アドレス
カウンタ２１３のカウントが進められる。そして、アド
レスカウンタ２１３からマイクロプログラムアドレスが
送出され、演算部１２（第１図）において、当該マイク
ロプログラムに基づく演算が実行される。このようにし
て、ワードクロックＷＣＯが立ち下がる毎に、クロック
φ１、φ、に同期して１２ステツプのマイクロプログラ
ムが実行される。そして、Ｉ２ステップのマンクロプロ
グラムの実行が終了すると、次のワードクロックＷＣＯ
の立ち下がりまで、アドレスカウンタ２１３は停止し、
演算部１２は待機状態となる。そして、サンプリング周
期ＦＷにおいて、ワードクロックＷ　ＣＯは８回立ち下
がり、１回のサンプリング周期ＦＷの間に合計１９２ス
テツプのマイクロプログラムが実行される。 このように、このデジタルフィルタ２ａでは、演算はピ
ットクロックＢＣＩと非同期なりロックφ３６、φ１８
に同期して実行され、また、ワードクロックＷＣＯが立
ち下がる毎に所定ステップのマイクロプログラムが実行
される。従って、各種のサンプリング周期ＦＷに対応す
ることができる。 また、このデジタルフィルタ２ａでは、クロックφ１５
、φＩ８の周波数に応じた速さで演算が進められ、演算
終了後は次のワードクロックＷＣＯの立ち下がりまで待
機状態となる。従って、クロックφ８６、φＩ６の許容
周波数範囲をある程度広くすることができる。 次に、ジッタ吸収回路２０２の動作を説明する。 このデジタルフィルタ２ａでは、クロックφ１６、φＩ
６の周波数の下限は、３８４　ｆｓとなっている。 しかし、クロック周波数が３８４　ｆ’ｓ付近になると
、演算速度がかなり落ち、前回の演算が終了しない内に
、次のワードクロックＷＣＯの立ち下がりが来てしまう
という事態が発生する。このジッタ吸収回路２０２は、
ワードクロックＷＣＯが立ち下がって検出パルスＲＰＡ
が発生された時点において前回の演算が未終了の場合、
検出パルスＲＰＡを遅らせ、演算終了を待ってパルスＲ
Ｐとして出力する。 第１２図は、ジッタ吸収回路２０２の動作を示すタイム
チャートである。ＢＣＯ発生部！９内のカウンタ２０３
のカウント値が「４４」になると検出信号Ｐ４４が出力
される。そして、この信号Ｐ４４は、クロックφ１６、
φＩ８に伴って遅延回路Ｄ４５〜Ｄ４つに順次伝播する
。従って、カウンタ２０３のカウント値がＩ４４−１の
時は信号Ｐ４４が“！”に、ｒ４５Ｊの時は信号Ｐ４５
が“１”に、という具合に、信号Ｐ　４．４〜Ｐ４９が
順に立ち上がり、各々立ち上がりからＩτ経過後に立ち
下がる。 そして、（イ）の場合のように、カウンタ２０３のカウ
ント値が「４３」の時に検出パルスＲＰＡが入力された
場合（時刻ｊｔ＋）は、この検出パルスＲＰＡは、遅延
回路Ｄ５０、Ｄ５１、ＡＮＤゲート２０２Ａ、遅延回路
２０２Ｂ、ＯＲゲート２０２Ｘを介し、カウンタ２０３
のカウント値が「４７」となる時刻ｔ、に、パルスＲＰ
として出力される。 また、（ロ）の場合のように、カウンタ２０３のカウン
ト値が１４５」の時に検出パルスＲＰＡが入力された場
合（時刻ｔ、３）は、この検出パルスＲＰＡは遅延回路
Ｄ５０、Ｄ５１ＳＡＮＤゲート２０２Ｃ１ＯＲゲート２
０２Ｘを介し、時刻１１２に、パルスＲＰとして出力さ
れる。また、（ハ）の場合のように、カウンタ２０３の
カウント値が「４７」の時に検出パルスＲＰＡが入力さ
れた場合（時刻ｔｉｔ）は、この検出パルスＲＰＡはＡ
ＮＤゲート２０２Ｄを介し、時刻ｔ、に、パルスＲＰと
して出力される。また、（ニ）の場合のように、カウン
タ２０３におけるカウントが終了してから検出パルスＲ
ＰＡが入力された場合（時刻ｔｚｉ）は、この検出パル
スＲＰＡは、遅延回路Ｄ５０、Ｄ５］、インバータ２０
２Ｅ１ＮＯＲゲート２０２Ｙ、ＯＲゲー１−２０２　Ｘ
を介し、パルスＲＰとして出力される。 このように、検出パルスＲＰＡ入力時におけるカウンタ
２０３のカウント値、すなわち、前回の演算の進行状況
に応じて、検出パルスＲＰＡか遅延され、パルスＲとし
てＢＣＯ発生部１９に供給される。 「発明の効果」 以上説明したように、第１の発明によれば、サンプリン
グ周期を示す入力信号を検出して演算処理を開始させる
と共に、演算処理における所定ステップ数の動作が終了
した場合に、該演算処理に係る動作を停止させるように
したので、固定のシステムクロックのままで各種タイミ
ング仕様に適応することが可能なデジタル信号処理回路
を実現することができる。また、第２の発明によるデジ
タルフィルタにおける演算処理は、前段のデジタル信号
処理系と非同期で進められるので、前段との接続におい
て高度なインターフェイス技術を必要としない。従って
、デジタルオーディオシステムの設計が容易となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデジタル信号処理回
路を搭載したデジタルフィルタ２ａのブロック図、第２
図は同実施例によるオーディオ信号再生回路の構成を示
すブロック図、第３図および第４図は同実施例の動作を
示すタイムチャート、第５図は同実施例における同期信
号発生部２０、ＢＣＯ発生部１９、演算制御部１８の構
成を示す回路図、第６図は同実施例におけるクロック発
生回路５ＲＦｌの動作を示すタイムチャート、第７図は
同実施例における各フリップフロップに対する２相クロ
ツク供給方法を説明する図、第８図および第９図は同実
施例における同期信号発生部２０の動作を示すタイムチ
ャート、第１０図は同実施例におけるＢＣＯ発生部１９
の動作を示すタイムチャート、第１１図は同実施例にお
けるアドレスカウンタリセット回路２０６の動作を示す
タイムチャート、第１２図は同実施例におけるジッタ吸
収回路２０２の動作を示すタイムチャート、第１３図は
従来のデジタルフィルタを用いたオーディオ信号再生回
路の構成を示すブロック図である。 ２ａ・・・・・デジタルフィルタ、２０・・・・・・同
期信号発生部、１８・・・・・・演算制御部、１９・・
・・・・ＢＣＯ発生部。

Claims (2)

【特許請求の範囲】
1. （１）所定のサンプリング周期毎に、特定のステップ数
   の演算処理を繰り返して行うデジタル信号処理回路にお
   いて、 前記サンプリング周期を示す入力信号を検出して前記演
   算処理を開始させると共に、該演算処理における特定の
   ステップ数の動作が終了した場合に、該演算処理に係る
   動作を停止させる制御手段を具備することを特徴とする
   デジタル信号処理回路。
2. （２）所定のサンプリング周期毎に入力される時系列の
   デジタルデータに対して所定の積和演算を行い、該サン
   プリング周波数のＮ倍（Ｎは整数）のサンプリング周波
   数に対応したデジタルデータを生成して出力するデジタ
   ルフィルタにおいて、前記入力デジタルデータのサンプ
   リング周期を検出すると共に、該サンプリング周波数の
   Ｎ倍の周波数を有する同期信号を生成する同期信号発生
   回路と、 前記入力デジタルデータとは非同期の内部クロックによ
   って動作する回路であって、前記同期信号が入力された
   場合に演算処理を開始させ、該演算処理における所定ス
   テップ数の動作が終了した場合に該演算処理に係る動作
   を停止させる演算制御回路と を具備することを特徴とする請求項第１記載の回路を搭
   載してなるデジタルフィルタ。