JPH02134916A - スキャン付ｅｃｌマスタスレーブラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＥＣＬゲートを用いて構成したスキャンイン・スキャン
アウト可能な高速のスキャン付ＥＣＬマスタスレーブラ
ッチ回路に関し 従来の回路よりも少いゲート数でスキャン付ＥＣＬマス
タスレーブラッチ回路を実現することを目的とし。

マスタラッチと、スレーブラッチと、スキャン回路とか
らなるスキャン付ＥＣＬマスタスレーブラッチにおいて
、マスタラッチは、所定数のトランジスタの論理和接続
をそれぞれ含む入力側と出力側の２つの電流スイッチン
グ路と、出力取り出し用のエミッタホロワトランジスタ
とを含み、入力側電流スイッチング路への入力信号の高
側レベルよりも高い高側レベルをもつ信号を出力側電流
スイッチング路から出力するレベルシフト型の第１と第
２のＥＣＬ回路からなり、それぞれのＥｃＬ回路の出力
側電流スイッチング路同士でたすき掛け状の帰還を行う
ことにより３値論理のラッチとして構成され、スレーブ
ラッチおよびスキャン回路はそれぞれ単一のＥＣＬ回路
を用いて構成される。

〔産業上の利用分野〕

本発明は、ＥＣＬゲートを用いて構成したスキャンイン
・スキャンアウト可能な貰速のスキャン付ＥＣＬマスタ
スレーブラッチ回路に関する。

スキャン付ＥＣＬマスクスレーブ回路を従来方式で構成
すると、多数のＥＣＬゲートが必要となる。

本発明は、ゲート数の少いスキャン付ＥｃＬマスクスレ
ーブラッチ回路を提供する。

〔従来の技術〕

第７図により、従来のスキャン付ラッチ回路の概要を説
明する。

第７図において、１はＬＳＩ回路、　　２．　３．　４
はＬＳＩ回路１内に組み込まれているスキャン付ラッチ
回路、５は各スキャン付ラッチ回路にテスト用の状態値
を設定するための共通のスキャンイン信号線、６は各ス
キャン付ラッチ回路の状態値を取り出す共通のスキャン
アウト信号線、７はＬＳＩ回路１中の１個のスキャン付
ラッチ回路を選択してそのラッチに値のスキャンインを
可能にしあるいはそのラッチ状態を読み出しスキャンア
ウト可能にするためのアドレス線である。

スキャン付ラッチ回路２，３．４は、ＬＳＩ回路１の動
作中、その本来の制御機能あるいは論理機能に基づく状
態値を逐次とってゆく。

これらのスキャン付ラッチ回路２，３．４はそれぞれ固
有のアドレスをもち２診断用データの収集時にアドレス
線７からスキャンアドレスを与えると、与えられたアド
レスに８亥当する一つのスキャン付ラッチ回路が選択さ
れ、その状態値がスキャンアウト信号線６に読み出され
る。

またスキャンイン信号線５にテスト用の状態値を印加す
ると、アドレス選択されたスキャン付ラッチ回路にその
状態値が設定される。これにより。

ＬＳＩ回路１を、任意の制御状態あるいは論理状態から
動作させることができる。

次にスキャン付ラッチ回路の従来例として、スキャン付
ＥＣＬマスクスレーブラッチ回路の論理回路を第８図に
示す。

第８図において、１１がマスタラッチ、１２はスレーブ
ラッチ、１３がスキャン回路である。

この図示されている従来例回路では、マスタラッチ１１
のＯＲゲート１４にデータＤｉ、Ｄ２がＯＲ入力され、
ＯＲ／ＮＯＲゲート１５にはセット信号ＳＥＴが入力可
能にされている。またマスタラッチ１１およびスレーブ
ラッチ１２には、それぞれ負クロックＣＬＫとともにク
ロックイネーブル信号ＣＦ、が並列に入力されている。

スーｔ−ヤン回路１３には、ラッチアドレスに基づいて
生成されるラッチ選択信号ＡＤＩ、ＡＤ２が印加されて
おり、ＡＤ１＝ＡＤ２−“０”のとき。

スキャンイン信号Ｓ■をＯＲゲート２１からマスタラッ
チ１１へ入力させ、またスレーブラッチ１２の状態をＡ
ＮＤゲート２３からスキャンアウト信号５ＯＵＴとして
読み出させる。

〔発明が解決しようとする課題〕

従来のＥＣＬ回路を用いたスキャン付ＥＣＬマスタスレ
ーブラッチ回路では、構成上多数のＥＣＩ、ゲートを必
要とするため、目的とする論理機能を実現するだめの回
路規模が大きくなり、またマスクスライスＬＳＩなどで
は、一定のゲート数で実現できる論理規模に制約が生じ
て、実装効率が悪くなり、コストも上るという問題があ
った。

本発明は、従来の回路よりも少いゲート数でスギャン付
Ｅ　ＣＬマスタスレーブラッチ回路を実現することを目
的とする。

〔課題を解決するための手段〕

本発明はレベルシフト型のＥ　ＣＬ回路を用いることに
より、外部から与えられる信号の高論理レベル側の値よ
りもさらに高い値の高論理レベルをもつ信号に変換して
ＥＣＬ間を結合することにより、ＥＣＬ内で通常の論理
よりも優先的に働く３値論理機能を実現し、スキャン付
ＥＣＬマスタスレーブラッチ回路のゲート数を削減可能
にしだものである。

第１図に示されている具体例を用いて９本発明回路の原
理的構成を説明する。

第１図において、３１および３２はマスタラッチを構成
するＥＣＬ回路、３３はスレーブラッチを構成するＥＣ
Ｌ回路、３４はスキャン回路を構成するＥＣＬ回路であ
る。

またＴ１ないしＴ２５はトランジスタ、Ｒ１ないしＲＩ
Ｏは抵抗、ｉは定電流源、ＣＥはクロックイネーブル、
ＣＬＫばクロック、Ｄは入力データ、Ｄは反転入力デー
タ、ＶＢＢは参照電圧、ＲＥＳＥＴはりセント信号、Ｑ
ｍはマスタラッチ出力、Ｑｍは反転マスタラッチ出力、
Ｑｓはスレーブラッチ出力、Ｑｓは反転スレーブラッチ
出力Ｓ■はスキャンイン信号、ＡＤＩおよびＡＤ２はラ
ッチ選択信号、５ＯＵＴはスキャンアウト信号ＶＥＲ，
ＶＴは電源電圧、ＧＮＤは接地を表わしている。

ＥＣＬ回路３３は、２つの電流スイッチング路とＧＮＤ
との間に入力信号のレベルと出力信号のレベルを一致さ
せるレベル調整用の共通抵抗Ｒ７をもつ非レベルシフト
型のＥ　ＣＬ回路である。しかしＥＣＬ回路３１．３２
．３４は、このような共通抵抗をもたないレベルシフト
型のＥＣＬＩＥｉ［となっており２図中左側の電流スイ
ッチング路（ここでは入力側電流スイッチング路という
）を構成するトランジスタ（たとえばＴＩないしＴ３）
のベースに入力される信号の高側レベルよりも、右側の
電流スイッチング路（ここでは出力側電流スイッチング
路という）を構成するトランジスタ（たとえばＴ４ない
しＴ６）のコレクタから出力される信号の高側レベルが
高くなっている。

これによりＥＣＬ回路３１ないし３４は、３値論理で動
作する。

第２図に１回路中で用いられる各信号のレベルを示す。

低側レベルＶＯＬは各信号に共通であるが、高側レベル
はＶＯＨ，ＶＯＫの２種類ありＣＢ、ＣＬＫ、Ｄ、Ｄ、
Ｓｉ　Ｑｓ、ＱｓはそれぞれＶＯＨのレベルをもち、Ｒ
ＥＳＥＴ、Ｑｍ。

Ｈよりも少し高いレベルのＶ　ＯＨ′をもつ。

第１図に戻ると、ＥＣＬ回路３１において、ＴＩないし
Ｔ３は並列接続されていて論理和入力を構成し、ＥＣＬ
回路の入力側の電流スイッチング路をなしている。また
Ｔ４ないしＴ６も並列接続されていて論理和入力を構成
し、出ノＪ例の電流スイッチング路をなしている。

同様にＥ　ＣＬ回路３２の］８ないしＴ　１．０とＴｌ
ｌおよびＴ１２．さらにＥＣＬ回路３３のＴ１４および
Ｔ１５と、ＥＣＬ回路３４のＴ２１ないしＴ２４もそれ
ぞれ論理相入力を構成している。

Ｅ　ＣＬ回路３１とＥＣＬ回路３２は、それぞれの出力
側電流スイッチング路同士でそのＴ６．７１２とエミッ
タホロワエマ、Ｔ１３を介してたすき掛けに帰還がかげ
られており、これによりマスタラッチが実現されている
。

またｒ＝　ｃ　ｒ、回路３１と３２の各入力側電流スイ
ッチング路の論理和入力には、クロックイネ−フルＣＢ
が共通に与えられており、さらにＥＣＬ回路３１には入
力データＤが、そしてＥ　ＣＩ、回路３２には反転入力
データＤが与えられる。これらはＣＢ、ＣＬＫがともに
ＯＦＦ　（ＶＯＬレベル）のときにり、Ｄの値をラッチ
に読み込むサンプリング機能をもつ。

第２図に示されているように、ＲＥＳＥＴ、ＱＨよりも
高いレベルをもつので、ＶＯＨ’が入力されているトラ
ンジスタは無条件にＯＮとなる。

またたとえばＥＣＬ回路３１において、Ｔ５にＲＥＳＥ
Ｔ＝ＶＯＬ、Ｔ６にＱｍ＝ＶＯＬが与えられてＴ５．Ｔ
６がＯＦＦ　（非導通）となっている状態では、ＴＩ、
Ｔ２．Ｔ３のいずれか１つのペースにＶＯＨレベルが与
えられると、Ｑｍ＝ＶＯＩ（’となる。

しかし、Ｔ５にＲＥＳＥＴ−ＶＯ）（’あるいはＴ６に
Ｑ　ｍ　＝　Ｖ　ＯＨ’が与えられていると、ＶＯＨ＜
ＶＯＨ’であるため、Ｔ５あるいはＴ６は無条件にＯＮ
（導通）となり、このときＴＩ、Ｔ２．Ｔ３のいずれの
ベースがＶＯＨになっても、そのトランジスタはＯＮに
なることはできない。

これは、ＥＣＬ回路３２において７１２に帰還されるマ
スタラッチ出力ＱｍがＶＯＨ’になったときも同様であ
る。

つまり、ＲＥＳＥＴ、Ｑｍ、ＱｍのＶＯＨ’は。

ＣＢ、ＣＬＫ、Ｄ、ＤのＶＯＨと競合したときＥＣＬ回
路３１．３２の動作を優勢的に支配する。

一方、ＤまたはＤ（７）ＶＯＨは、ＣＢとＣＬＫがとも
にＶＯＬのとき有効となるが、出力側電流スイッチング
路にＶＯＫが入力されていないＥＣＬ回路において入力
側電流スイッチング路をＯＮにすることができる（ＶＯ
Ｈ＞ｖＢＢであるため）。

このようにＥＣＬ回路３１．３２からなるマスタラッチ
は、３値論理で動作し、ＲＥＳＥＴをＶＯＨ″にするこ
とに・よりリセットされ、またＣＥとＣＬＫのＶＯＬ時
にＤの値を読み込むことができる。

スレーブラッチのＥＣＬ回路３３の出力側電流スイッチ
ング路Ｔ１Ｂには１反転マスタラッチ出力のＱｍが結合
されており、またエミッタホロワＴ１９のスレーブラッ
チ出力Ｑｓは、入力側電流スイッチング路の７１４に帰
還されている。

ＥＣＬ回路３３は、ＣＬＫがＶＯＨのときＱｍを読み込
みラッチする。すなわち、ＣＬＫ＝ＶＯＨのときσ石＝
ＶＯ１（’であれば、Ｔ１４．Ｔ１５はＯＦＦのままで
あり、この状態がラッチされる。

またＣＬＫ＝ＶＯＨのときＱｍ＝ＶＯＬであれば。

Ｔ１５がＯＮとなり、またＴ１７，７１８はＯＦＦでＱ
ｓ＝ＶＯＨとなり、この状態がラッチされる。

スキャン回路のＥＣＬ回路３４では、入力側電流スイッ
チング路を構成するＴ２０にスキャンイン信号Ｓｌが入
力され、Ｔ２０のコレクタはＥＣＬ回路３２のＴｌｌ、
Ｔ１２のコレクタと負荷抵抗ＲＩＯを共有するように接
続されている（いわゆるコレクタ・ドツトによる結合が
なされている）。

またＥＣＬ回路３４の出力側電流スイッチング路を構成
するＴ２１．Ｔ２２．Ｔ２３．Ｔ２４にはそれぞれラッ
チ選択信号ＡＤＩ、ＡＤ２．スレーブラッチ出力Ｑｓ、
ＶＢＢが入力され、そしてＴ２１．Ｔ２２．Ｔ２３が各
コレクタの共通接続点にはエミッタホロワのＴ２５が接
続されて、スキャンアウト信号５ＯＵＴが取り出される
。

第２図に示されているように、Ｓｌの高側レベルＶＯＨ
は、ＡＤＩ、ＡＤ２の各高側レベルＶＯ「よりも低いか
ら、ＡＤ１＝ＡＤ２＝ＶＯＬ、　すなわち図示されてい
るラッチが選択されたとき。

Ｔ２１．Ｔ２２はＯＦＦとなる。またスキャンインを行
う場合には、必ずその前にラッチをリセットする動作が
行われているので、このときＱｓ−ＶＯＬであり、Ｔ２
３もＯＦＦとなっている。

このためＥＣＬ回路３４は、ＡＤ１＝ＡＤ２＝ＶＯＬの
ラッチ選択期間にまずＳＩの値によって状態が決まり、
５Ｉ＝ＶＯＬのときＱ　ｍ　＝　Ｖ　ＯＫ　。

Ｑｓ＝ＶＯＬ、５ＯＵＴ＝ＶＯＨ’であるが、５ｌ＝Ｖ
ＯＨになると、Ｔ２０はＯＮとなり、Ｑｍ＝ＶＯＫ、Ｑ
ｍ＝ＶＯＬ、Ｑｓ　＝ＶＯＨ４ｍ変化して。

５ＯＵＴ＝ＶＯＬが読み出される。

〔作用〕

第３図の信号波形図を用いて、第１図の本発明回路の動
作例を説明する。第３図中、■ないし［相］は信号種別
、ｔｌないしｔｌｏは動作タイミングを表わしている。

ｔ、：リセント信号ＲＥＳＥＴをＯＮ　（ＶＯＨ’）に
すると、マスタラッチおよびスレーブラッチかりセット
され、Ｑｍ＝ＶＯＬ、Ｑｍ＝ＶＯＨ″Ｑｓ　＝ＶＯＬと
なる。

ｔ２　：ＡＤｌ、ＡＤ２をともにＶＯＬにし、このラッ
チをスキャン選択する。このときＱ　ｍ　＝　ＶＯＨ’
が５ＯＵＴとして読み出される。

ｔ３　ニスキャンイン信号ＳＩをＯＮ　（ＶＯＨ）にし
、マスタラッチ、スレーブラッチをセットする。これに
よりＱｍ＝ＶＯ）ｒ、Ｑｍ＝ＶＯＩ、。

Ｑｓ　＝ＶＯＨとなる。

ｔａ　　：　ＡＤ　１．ＡＤ２の一方または両方をＶＯ
）ｒにし、このラッチのスキャン選択を終了する。

ｔ、：クロソクイネーブルＣＢをＶＯＬにし、クロック
ＣＬＫを有効化する。

ｔ６　：ＣＬＫがＶＯＨからＶＯＬに立下ると、入力デ
ータＤのＶＯＬがマスタラッチに読み込まれ　Ｑｍ＝Ｖ
ＯＬ、Ｑｍ−ＶＯ「となる。

ｔ７　：ＣＬＫがＶＯＬからＶＯＨに立上り、　Ｑｍ＝
　Ｖ　０１（’がスレーブラッチに読み込まれて、Ｑｓ
　＝ＶＯＬになる。

ｔ８　：入力データＤがＶ　ＯＨに変化する。

ｊｑ：ｃＬＫがＶＯＨからｖ　ｏ　ｒ、に立下ると５Ｄ
＝　Ｖ　ＯＩ−１がマスタラッチに読み込まれ、Ｑｍ＝
ＶＯＴ（’　　Ｑｍ−ＶＯＨになる。

ｔｌｏ：Ｃ１−ＫがＶＯＬからＶＯＨに立上り、　Ｑｍ
＝ＶＯＬがスレーブラッチに読込まれ、Ｑｓ−ＶＯＨと
なる。

〔実施例〕

第４図に本発明の第１の実施例の回路を示す。

図示されている実施例回路は、第１図の本発明回路の一
部を変型したものである。

第４図では、第１図においてスレーブラッチのＥＣＬ回
路３３中のＲ５，Ｒ７を取り除き、非しヘルシフト型で
あったものをレベルシフト型に変更するとともに１反転
マスタラッチ出力σ石入力用のトランジスタＴ１８を取
り除き１代りにＴ１７のコレクタをマスタラッチのＥＣ
Ｌ回路３２中のＴ８．Ｔ９、ＴＩＯの各コレクタの共通
接続点に直結して、コレクタ・ドツト結合を行っている
。また第１図のＥＣＬ回路３３からエミッタホロワＴ１
６を取り除き９反転スレーブラッチ出力σＳをなくして
いる。

これにより、ＢＣＬ回路３３のエミッタホロワＴ１９の
ベースにはＱｍが印加されることになる。

動作は次のように行われる。

ＣＬＫがＶＯＨ１７）ときＴ１７ばＯＦＦとなり。

Ｔ１９のベースはＴ８．Ｔ９．ＴＩＯのコレクタ電位、
つまりＱｍに依存して変化する。すなわち。

このときＱ　ｍ　−Ｖ　ＯＩ−（’であれば、Ｑｓ＝Ｖ
Ｏ）（’となってＴ１４をＯＮにし、この状態がラッチ
される。

またＣ　Ｌ　ＫがＶＯＬのときＱｍ＝ＶＯＬであれば、
Ｑｓ−ＶＯＬとなって７１４もＯＦＦとなり２この状態
がラッチされる。

第５図は、第１図の本発明回路による第２の実施例であ
り、第１図の回路と異なる点は、第１図の回路がＲＥＳ
ＥＴ型であったのに対して第５図の実施例回路はＳＥＴ
型であること、このため第１図のＥＣＬ回路３１中のＲ
ＥＳＥＴ入力用のＴ５が取り除かれ２代りにＥＣＬ回路
３２にＳＥＴ入力用の７２６が付加されている。

また第５図の実施例回路では、ＥＣＬ回路３４のＴ２０
のコレクタ、ＥＣＬ回路３２のＴ１１゜Ｔ１２．Ｔ２６
のコレクタに直結するのではなくＥＣＬ回路３１のＴ４
．Ｔ６のコレクタに直結している。この結果ＳＩ大入力
リセットと同じ効果をもつ。そのためＥＣＬ回路３４の
Ｔ２３への入力は、ＱｓでなくＱｓとし、スキャンアウ
ト信号も反転された５ＯＵＴではなく５ＯＵＴに変更さ
れている。

第６図は、第５図のＳＥＴ型の実施例回路の動作例を示
す信号波形図であり、第１図のＲＥＳＥＴ型の回路の信
号波形図である第３図のものに対応するものである。

第６図に示すように＋　　ｔＩ　のＳＥＴ入力とｔ３の
ＳＩ大入力、ＥＣＬ回路３１．３２．３３に対して、第
１図の回路の場合とは逆に作用し、第６図のＱｍ、σｍ
、Ｑｓは第３図のものを反転した波形となる。

〔発明の効果〕

本発明によれば、スキャン付ＥＣＬマスタスレーブラッ
チ回路を４個のＥＣＬ回路を用いて構成することができ
、従来の回路にくらべて３ゲート数が大幅に削減される
。その結果回路が簡単化されるため、その分１つのＬＳ
Ｉ回路に収容できる論理規模を大きくすることが可能と
なる。

【図面の簡単な説明】

第１図は本発明回路の原理図、第２図は本発明回路の信
号レベル図、第３図は本発明回路の動作例の信号波形図
、第４図は本発明の第１の実施例の回路図、第５図は本
発明の第２の実施例の回路図、第６図は第２の実施例の
動作例の信号波形図第７図は従来のスキャン付ラッチ回
路の概要説明図、第８図は従来のスキャン付ＥＣＬマス
タスレーブラッチ回路の論理回路図である。 第１図中。 ３１〜３４　：　ＥＣＬ回路 ＣＥ：クロックイネーブル ＣＬＫ　：クロック Ｄ：入力データ Ｄ：反転入力データ ＲＥＳＥＴ：リセント信号 Ｑｍ：マスタラッチ出力 Ｑｍ：反転マスタラッチ出力 Ｑｓニスレープラッチ出力 Ｑｓ：反転スレーブラッチ出力 ＳＩニスキャンイン信号 ＡＤＩ、ＡＤ２：ラッチ選択信号 ５ＯＵＴニスキャンアウト信号

Claims (1)

1. 【特許請求の範囲】 それぞれがＥＣＬ回路を要素として構成されたマスタラ
   ッチと、スレーブラッチと、スキャン回路とからなるス
   キャン付ＥＣＬマスタスレーブラッチにおいて、マスタ
   ラッチは、所定数のトランジスタの論理和接続をそれぞ
   れ含む入力側と出力側の２つの電流スイッチング路と、
   出力取り出し用のエミッタホロワトランジスタとを含み
   、入力側電流スイッチング路への入力信号の高側レベル
   よりも高い高側レベルをもつ信号を出力側電流スイッチ
   ング路から出力するレベルシフト型の第１と第２のＥＣ
   Ｌ回路からなり、それぞれのＥＣＬ回路の出力側電流ス
   イッチング路同士でたすき掛け状の帰還を行うことによ
   り３値論理のラッチとして構成され、 スレーブラッチは、所定数のトランジスタの論理和接続
   を少くとも入力側に含む入力側と出力側の２つの電流ス
   イッチング路と、出力取り出し用のエミッタホロワとを
   含むレベルシフト型あるいは非レベルシフト型の第３の
   ＥＣＬ回路からなり、その出力側から入力側へ帰還を行
   うことによりラッチとして構成され、その出力側電流ス
   イッチング路にはマスタラッチの状態を結合し、 上記第１ないし第３のＥＣＬ回路の各入力側電流スイッ
   チング路の論理和接続には単一のクロックを共通に入力
   し、 スキャン回路は、スキャン信号を入力するトランジスタ
   からなる入力側電流スイッチング路と、ラッチ選択信号
   およびスレーブラッチ状態を結合する複数のトランジス
   タの論理和接続からなる出力側電流スイッチング路と、
   スキャンアウト信号を出力する出力取り出し用のエミッ
   タホロワとを含む第４のＥＣＬ回路で構成されているこ
   とを特徴とするスキャン付ＥＣＬマスタスレーブラッチ
   回路。