JPH02132560A - リレーショナル・データベース・マシン、データベース・コンピュータ・システム及びデータベース管理システムとその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） リレーショナル・データベース・マシン、データベース
・コンピュータ・システム及びデータベース管理システ
ムとその方法に関するものである。

（従来の技術） 高い信頼性を備えた形式の電子計算機（エレクトロニッ
ク・コンピュータ）が出現して以来、この技術分野に従
事する者が考察を重ねてきたシステムに、複数のコンピ
ュータを使用するシステムであってそれらのコンピュー
タが相互に関連性を保ちつつ動作することによって、所
与の１つのタスクの全体が実行されるようにしたシステ
ムがある。そのようなマルチプロセッサ・システムのう
ちのあるシステムでは、１つの大型コンピュータが、そ
れ自身の優れた速度と容量とを利用してプログラムの複
雑な部分を実行すると共に、複雑さの程度の低いタスク
や緊急度の低いタスクについては、それを小型で速度の
遅い衛星プロセッサに委任し（割当て）、それによって
、この大型コンピュータの負担やこの大型コンピュータ
に対するリクエストの量が減少するようにしたものがあ
る。この場合、大型コンピュータは、サブタスクの割当
てを行なうこと、小型プロセッサ（＝上記衛星プロセッ
サ）を常に作動状態に保つこと、それらの小型プロセッ
サの使用可能性と動作効率とを確認すること、それに統
一された結果が得られるようにすることを担当しなけれ
ばならない。

以上とは別の方式を採用している別種のマルチプロセッ
サ・システムのなかには、多数のプロセッサと１つの共
通バス・システムとを使用するシステムであってそれら
の複数のプロセッサには木質的に互いに等しい機能が付
与されているシステムがある。この種のシステムにおい
ては、しばしば、他の部分からは独立した制御用コンピ
ュータないし制御システムを用いて、所与のサブタスク
に関する個々のプロセッサの使用可能性並びに如理能力
を監視することと、プロセッサ間のタスク及び情報の転
送経路を制御することとが行なわれている。また、プロ
セッサそれ自体が、他のプロセッサのステータス並びに
利用可能性の監視と、メッセージ及びプログラムの転送
経路の決定とを行なえるように、夫々のプロセッサの構
成及び動作が設定されているものもある。以上の種々の
システムに共通する重大な欠点は、オーバーヘッド機能
及び保守機能を実行するために、ソフトウェアが必要と
され且つ動作時間が消費されるということにあり、そし
てそれによって、本来の目的の実行に影響が及ぶことに
なる。転送経路の決定及び監視に関する仕事量が、それ
らの仕事に関与するプロセッサの総数の２次の関数で増
加して、ついにはオーバーヘッド機能のために不適当な
迄の努力が費やされるようになることもある。

以下の数件の特許公報は従来技術の例を示すものである
。

米国特許公報第３，９６２，６８５号 −ベル・イール（Ｂｅｌｌｅ　Ｉｓｌｅ）同第３，９６
２，７０６号　一デニス（Ｄｅｎｎｉｓ）他同第４，０
９８，５６６号　一ボーリー（Ｂｏｒｉｅ）他同第４　
，０９６　，５６７号　一ミラード（Ｍｉｌｌａｒｄ）
他同第４，１３０，８６５号　一八ート（Ｈｅａｒｔ）
他同第４，１３６，３８６号 −アヌーンチアータ（Ａｎｎｕｎｚｉａｔａ）他同第４
，１４５，７３９号　一ダニング（Ｄｕｎｎｉｎｇ）他
同第４，１５１，５９２号　一スズキ（Ｓｕｚｕｋｉ）
他初期のパイナックじＢｉｎａｃ　　：　２個の互いに
パラレルに接続されたプロセッサを用いる）や、それに
類似した種々のシステムが使用されていた頃から既に、
マルチプロセッサ方式は冗長性を備えた実行能力を提供
するものであって、そのため動作するシステムの全体の
信頼性を著しく向上させ得るものであるということが認
識されていた。実際にマルチプロセッサ・システムを構
成するということに対しては、これまでのところ、かな
りの制約が存在しているが、その制約は主としてソフト
ウェアが膨大なものとなってしまうことに起因する制約
である。にもかかわらず、例えばリアルム（運転休止時
間）が容詔され得ないような種々の状況においては、マ
ルチプロセッサ動作が特に有利であるため、これまでに
様々なマルチプロセッサ・システムが開発されてきたが
、ただし、それらのシステムは動作自体は良好であるが
、オーバーヘッドのためにソフトウェアと動作時間のか
なりの分量を割かなければならないものであった。その
ような従来のシステムは、米国特許公報第３，４４５，
８２２号、同第３，５６６，３６３号、及び同第３，５
９３，３００号にその具体例が示さねている。これらの
特許公報はいずれも、複数のコンピュータがそれらの間
で共用される１つのメイン・メモリをアクセスするよう
にしたシステムに関するものであり、このシステムにお
いては更に、タスクを個々のプロセッサに好適に割当て
るために、処理能力と処理要求量とが比較されるように
なっている。

従来技術の更に別の例としては、米国特許公報第４，０
９９，２３３号がある。この公報のシステムでは、複数
のプロセッサが１つのバスを共用しており、また、バッ
ファ・レジスタを内蔵している制御ユニットを用いて送
信側ミニプロセッサと受信側ミニプロセッサとの間のデ
ータ・ブロックの転送が行なわれる。このシステムのコ
ンセプトは、欧州において分散型の郵便物分類システム
に利用されている。

米国特許公報第４　，２２８　，４９６号は、商業的に
成功したマルチプロセッサ・システムに関するものであ
り、このシステムでは、複数のプロセッサの間に設けら
れた複数のバスがバス・コントローラに接続されており
、このバス・コントローラが、データ送出状況の監視と
、プロセッサ間で行なわれる複数のデータ転送に対する
優先順位の判定を行なっている。また、各々のプロセッ
サは、複数の周辺装置のうちのある１つの装置を制御す
るように接続可能となっている。

ゼロックス、ヒューレット・パッカード、及びインテル
によって共同で推進されている「イーサネット」システ
ム（″Ｅｔｈｅｒｎｅｔ”ｓｙｓｔｅｍ　）　　（米国
特許公報第４，０６３，２２０号及び同第４，０９９，
０２４号）は、複数のプロセッサ並びに周辺装置の間の
相互通信の問題に対処するための、更に別の方式を提示
している。全て・のユニット（＝プロセッサや周辺装買
等）はそれらのユニットの間で共用される多重アクセス
・ネットワークにＩ妾糸売ざれており、そしてそれらの
ユニットは優先権を獲得すべく互いに競合することにな
る。衝突検出は時刻優先方式で行なわれており、そのた
めに、犬域的な処理能力を制御する゜ことと、コーディ
ネートすることと、明確に把握することとが、容易でな
くなっている。

以上に説明した種々のシステムをそれらの細部まで完全
に理解するためには、以上に言及した特許公報やその他
の関連参考文献を詳細に分析する必要がある。しかしな
がら、タスクの分担が行なわれる場合にはそれらのシス
テムはいずれも、データ転送に関する優先権の判定やプ
ロセッサの選択を行なうために膨大な量の相互通信と管
理制御とが必要とされるということだけは、簡単に概観
するだけでも理解ざれよう。システムを拡張して更に多
くのプロセッサを含むようにする場合にどのような問題
が発生するかは異なったシステムの夫々ごとに違クてく
るため一様ではないが、しかしながら以上のシステムは
いずれも、そのような拡張を行なえばシステム・ソフト
ウエアや応用プログラミング、ハードウェア、或いはそ
れら３つの全てが複雑化することになる。また、若干の
考察により理解されることであるが、１組ないし２組の
論理的に受動的なオーミック・バスが採用されているた
めに、それに固有の制約がマルチプロセッサ・システム
の規模と能力とに対して課せられている。相互通信をよ
り容易に行なえるようにするために採用可能な技法には
様々なものがあり、その一例としては、最近発行された
米国特許公報第４，２４０，１４３号に示されていると
ころの、サブシステムを大域的資源にグループ分けする
という技法等があるが、しかしながら、非常に多くのプ
ロセッサが用いられている場合には当然のことながら利
用できるトラフィックの王はその限界に達してしまい、
また、遅延時間が様々な値を取るということによって、
克服し難い問題が生じている．，１個ないし複数個のプ
ロセッサがロック・アウト状態ないしデッドロツク状態
になるという状況が発生することもあり、そのような状
況に対処するには、問題を解決するための更なる回路と
ソフトウェアとが必要とされる。以上から、プロセッサ
の個数を、例えば１０２４個というような個数にまで大
幅に拡張することは、従来は実際的でなかったことが明
らかである。

多くの様々な応用用途において、以上に説明した既存の
諸技法の制約から逃れて、最新の技法を最大源に利用す
ることが望まれている。現在採用可能な技法のうちで最
も低コストの技法は、大量生産されているマイクロプロ
セッサと、大容量の回転ディスク型の記憶装置とを基礎
とした技法であり、そのような記憶装置の例としては、
密閉式ケースの内部においてヘッドとディスクとの間の
間隔を非常に小さいものとした、ウインチェスタ・テク
ノロジー製の装置等がある。マルチプロセッサ・システ
ムを拡張するに際しては、ソフトウェアが不適当な迄に
複雑化することなくシステムを拡張できることが要望さ
れており、更には、ソフトウェアがその拡張に伴なって
複雑化することが全くないようにして拡張できることす
ら要望されている。また更に、機能の全体を、限定され
たないしは反復して実行される複数の処理タスクへと勅
的に細分できる分散型構造をもつような特徴を有する計
算機問題を処理できる能力が要望されている。略々全て
のデータベース・マシンが、そのような問題分野に属し
ており、また、この問題分野には更に、ソート処理、パ
ターンの認識及び相関算出処理、デジタル・フィルタリ
ング処理、大規模マトリクスの計算処理、物理的な系の
シュミレーション、等々のその他の典型的な問題例も含
まれる。これらのいずれの処理が行なわれる状況におい
ても、個々に処理される複数のタスクを比較的簡明なも
のとし、しかもそれらのタスクを広範に分散することが
要求され、そのため、瞬間的タスク負荷が大きなものと
なる。そのような状況が、従来のマルチプロセッサ・シ
ステムに非常な困難を伴なわせていたのであり、その理
由は、そのような状況はオーバーヘッドに費やされる時
間とオーバーヘッドのためのソフトウェアの量とを増大
させる傾向を有していること、並びに、システムを構成
する上で実際上の支障が生じてくることにある。例えば
受動的な共用バスが採用されている場合には、伝播速度
並びにデータ転送所要時間が、トランザクションを処理
する上での可能処理速度に対する絶対的な障壁を成して
いる。

従ってデータベース・マシンは、マルチプロセッサ・シ
ステムの改良が必要とされていることの好い例である。

大規模データベース・マシンを構成する上での基本的な
方式にはこれまでに３種類の方式が提案されており、そ
れらは、階層方式、ネットワーク方式、それにリレーシ
ョナル方式である。これら０うちでリレーショナル方式
のデータベース・マシンは、関係（リレーション）を示
す表を用いることによって、ユーザが複雑な系の中の所
与のデータに容易にアクセスできるようにするものであ
り、この方式のマシンは、強力な潜在能力を有するもの
であると認識されている。この従来技術について説明し
ている代表的な刊行物には、例えばＩ　ＥＥＥコンピュ
ータ・マガジンの１９７９年３月号の第２８頁に掲載さ
れている、Ｄ．Ｃ．Ｐ．スミス並びにＪ．Ｍ．スミスに
ょる「リレーショナル・データベース・マシン」という
表題の論文（ａｒｔｉｃｌｅ　ｅｎｔｉｔｌｅｄ　”Ｒ
ｅｌａｔｉｏｎａｌＤａｔａ　Ｂａｓｅ　Ｍａｃｈｉｎ
ｅ”，　ｐｕｂｌｉｓｈｅｄ　ｂｙ　Ｄ．Ｃ．ＰＳｍｉ
ｔｈ　ａｎｄ　Ｊ．Ｍ．　Ｓｍｉｔｈ，　　ｉｎ　ｔｈ
ｅ　Ｍａｒｃｈ　１９７９ｉｓｓｕｅ　ｏｆ　ＩＥＥＥ
　Ｃｏｍｐｕｔｅｒ　ｍａｇａｚｉｎｅ，　ｐ．　２Ｂ
　）、米国特許公報第４，２２１，００３号、並びに同
公報中に引用されている諸論文等がある。

また、ソーティング・マシンは、コンピューティング・
アーキテクチャの改良が必要とされていることの好い例
である。ソーティング・マシン理論の概説は、Ｄ．Ｅ．
クヌース（Ｋ口ｕｔｈ）著「サーチング及びソーティン
グＪの第２２０〜第２４６頁（”Ｓｅａｒｃｈｉｎｇ　
ａｎｄ　Ｓｏｒｔｉｎｇ″ｂｙ　Ｄ．Ｅ．　Ｋｎｕｔｈ
ｐｐ．２２０−２４６，　ｐｕｂｌｉｓｈｅｄ　（１９
７３）　ｂｙ　Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ　　Ｐｕ
ｂｌｉｓｈｉｎｇ　　Ｃｏ．，Ｒｅａｄｉｎｇ，Ｍａｓ
ｓａｃｈｕ−ｓｅｔｔｓ）に記載されている。この文献
には様々なネットワーク並びにアルゴリズムが開示され
ており、それらの各々に付随する制約を理解するために
はそれらを詳細に考察しなけらばならないが、ただしそ
れらについて一般的に言えることは、それらはいずれも
、ソーティングという特定の目的だけを指向した、特徴
的に複雑な方式であるということである。更に別の例と
して、Ｌ．Ａ．モラー（シ．八．Ｍｏｌｌａａｒ　）に
よって８是示されているものがあり、これは、ｒＩＥＥ
Ｅ・トランザクション・オン・コンピュータＪ，Ｃ−２
８巻、第６号（１９７９年６月）、第４０６〜４１３頁
に掲載されている「リスト・マージング・ネットワーク
の構造」という表題の論文（　ａｒｔｆｃｌｅ　ｅｎｔ
ｉｔｌｅｄ”Ａ　Ｄｅｓｉｇｎ　ｆｏｒ　ａ　Ｌｉｓｔ
　Ｍｅｒｇｉｎｇ　Ｎｅｔｗｏｒｋ″，　ｉｎｔｈｅ　
ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐ
ｕｔｅｒｓ，　Ｖｏｌ．Ｃ−２８　Ｎｏ．　６，　Ｊｕ
ｎｅ　１９７９　ａｔ　ｐｐ．　４０８−４１３　）に
記載されている。この論文に提案されているネットワー
クにおいては、ネットワークのマージ・エレメントを外
部から制御するという方式が採用されており、また、こ
のネットワークは、特殊な機能を実行するためのプログ
ラミングを必要としている。

汎用のマルチプロセッサ・システムが実行することがで
きなければならない諸機能には、種々の方式でサブタス
クを分配する機能、サブタスクを実行しているプロセッ
サのステータスを確認する機能、メッセージのマージと
ソートを行なう機能、データを訂正及び変更する機能、
それに、いつ及びどのように資源が変化したかを（例え
ば、あるプロセッサがいつオンラインから外れ、いつオ
ンラインに復帰したかを）確認する機能等がある。以上
のような機能を実行するために、これまでは、オーバー
ヘッドのための過大なソフトウェアとハードウェアとを
用いる必要があった。

一例を挙げるならば、例えばデータベース・マシン等の
マルチプロセッサ・システムにおいては、プロセッサ間
のメッセージの転送経路を指定するに際して、特定の１
つのプロセッサを転送先として選択したり、或いは１つ
のクラスに属する複数のプロセッサを遭択したり、また
更には、プロセッサそのものを指定するのではなく、ハ
ッシュ方式等によってプロセッサに分配されているデー
タベースの部分を指定するという方法で、転送先プロセ
ッサを選択するということが、しばしば必要となる。公
知のシステムの中には前置通信シーケンスを利用してい
るものがあり、それによって送信側プロセッサと、１個
或いは複数の特定の受信側プロセッサとの間のリンケー
ジを確立するようにしている。このリンケージを確立す
るためにはリクエストや肯定応答を何回も反復して送出
しなければならず、また起こり得るデッドロツク状態を
克服するために、更なるハードウェア並びにソフトウエ
アを使用しなければならない。前置通信シーケンスを利
用していないシステムでは、１つのプロセッサによって
、或いはバス・コントローラによって管制が行なわれて
おり、この管制は、送信側プロセッサが送信準備完了状
態にあること、受信側プロセッサが受信準備完了状態に
あること、これらのプロセッサの間のリンケージからそ
の他のプロセッサが締め出されていること、並びに無関
係な送信が行なわれていないことを、確記するためのも
のである。この場合にもまた、オーバーヘッドに依存す
ることと、デッドロックを回避するために複雑とならざ
るを得ないこととによって、システムを拡張する（例え
ばプロセッサの個数を１６個以上にする）につれて保守
機能が不適当な迄に膨張してしまうのである。

最近のマルチプロセッサ・システムに要求されている要
件の更に別の例として、１個或いは複数個のプロセッサ
によって実行されているサブタスクのステータスを、シ
ステムが確実に判定するための方法に関係するものがあ
る。基本的に要求されている点は、所与のプロセッサに
対してそのプロセッサのステータスについての問合せを
行なう能力を備えていなければならないということであ
り、しかも、そのステータスがその間合せよって影響を
及ぼされることがないように、且つ、応答の内容に多義
性が生しることがないように、その問合せが行なわれな
ければならないということである。ステータス表示のテ
ストとセットとを中断のない一連の操作として行なう機
能を特徴的に表わすための用語どして、現在当業界にお
いては「セマフ才（　ｓｅｍａｐｈｏｒｅ）　Ｊという
用語が使用されている。このセマフオという特徴を備え
ていることは望ましいことであるが、ただし、この特徴
を組込むに際しては、実行効率の低下やオーバーヘッド
の負荷の増加を伴なわないようにしなければならない。

このようなステータスの判定は、更にマルチプロセッサ
・システムにおいてソート／マージ動作を実行する際に
極めて重要なものとなるが、それは、大きなタスクの中
に含まれている複数のサブタスクの夫々の処理結果を組
み合わせるためには、それらのサブタスクが適切に処理
完了された後でなければ１つに組み合わせることができ
ないからである。更に別の要件として、プロセッサがそ
の「現在」ステータスを報告できなければならないこと
、そしてサブタスクの実行は、マルチプロセッサの動作
シーケンスに対して割込みと変更とが繰返されても、た
だ１回だけ行なわれるようにしなければならないという
ことがある。

殆どの既存のシステムでは、プロセッサの実行ルーチン
が中断可能とされているためにこの点に関して重大な問
題が生じている。即ち、容易に理解されることであるが
、複数のプロセッサが互いに関連を有する複数のサブタ
スクを実行しているような場合には、それらの個々のプ
ロセッサのレディネス状態の程度（＝どのような動作が
可能な状態にあるかの程度）についての間合せとそれに
対する応答とに関わる動作シーケンスが膨大なオーバー
ヘッドを必要とすることがあり、しかも、そのための専
用のオーバーヘッドは、プロセッサの個数が増大するに
従っていよいよ不適当なまでに増大する。

（発明が解決しようとする問題点） 以上に述べたところの例を示す従来のマルチプロセッサ
・システムにおける典型的な短所は、いわゆる「分散更
新」の問題に関するものであり、この問題は即ち、複数
個の処理装置の各々にそのコピーが格納されている情報
を更新する必要があるということである。ここで言う情
報とは、データ・レコードから成る情報の場合もあり、
また、システムの動作を制御するために用いられる情報
の場合もある。このシステムの動作の制御とは、例えば
、必要なステップが誤って重複実行されたり全く実行さ
れなかったりすることのないようにして、処理が開始さ
れ、停止され、再開され、一時中断され、或いはロール
・バックないしロール・フォワードされるようにするこ
と等の制御のことである。従来のシステムにおいては、
分散更新の問題の種々の解決法はいずれもかなりの制約
を伴なうものであった。それらの解決法の中には、一度
に２個のプロセッサだけを対象としているに過ぎないも
のもある。また更に別の解決法として相互通信プロトコ
ルを利用しているものも幾つかあるが、それらのプロト
コルは非常に複雑なため、現在でも、それらのプロトコ
ルが適切なものであることを数学的厳密さをもって証明
することには非常な困難が伴なっている。

それらのプロトコルが複雑になっている原因は、ｒ大域
的セマフォ」を構成している、中断されることのない１
回の動作により全てのプロセッサにおいて「テスト・ア
ンド・セット」されるという外面的性質を持つ制御ビッ
トを、備える必要があるということにある。斯かる制御
ビットが複数の別々のプロセッサの内部に夫々に設けら
れ、しかもそれらのプロセッサの間の通信に付随する遅
延時間がまちまちであるため、不可避的に不完全なもの
となり得る通信チャネルによってノイズが発生され、ま
た更にエラーの発生率も増大することになる。従って「
中断されることのない１回の動作」という特徴を備える
ことは、その１つの動作を構成している複数の部分々々
が、夫々に多種多様で、しかも中断可能であり、そして
それらを同時にはアクセスすることができず、更にはそ
れらがアクセスとアクセスとの間に不調を生じがちであ
る場合には、困難を伴なうものであるということが、当
業者には容易に理解されよう。

（問題点を解決するための手段） 本発明は、要約すれば、複数のプロセッサ・モジュール
を使用し、そしてそれらのプロセッサ・モジュールのう
ちの別々のプロセッサ・モジュールに組み合わされた複
数の互いに独立した二次元記憶装置の間にデータベース
を分配した、データベース管理システムを提供するもの
である。それらの二次元記憶装置は、データベースのレ
コードの互いに素の部分集合を、一次的部分集合とバッ
クアップ用部分集合という形態で保持しており、それら
の一次的部分集合とバックアップ用部分集合とは各々が
データベースの全体を包含するようになっている。複数
のプロセッサ・モジュールは、局所的に（＝個々のプロ
セッサ・モジュールにおいて）格納されている関係の表
とハッシング・アルゴリズムとを用いて、それらのプロ
セッサ・モジュールに委任されている一次的部分集合に
影響を及ぼすデータのリクエストに対して応答する。バ
ックアップ用部分集合は、一次的部分集合のレコードに
影響を及ぼす故障が発生した場合に使用される。

（作用） 以上の構成により、一次的レコードとバックアップ用レ
コードとがシステム内に一様に分配されしかも全体のデ
ータベースを容易に拡張ないし変更することが可能とな
っている。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

（データベース管理システム） 第１図に総括的に示されているシステムは、本発明の概
念をデータベース管理に応用したものを具体例として示
すものである。更に詳細に説明すると、このシステムは
一つまたは複数のホスト・コンピュータ・システム１０
、１２と協働するように構成されており、それらのホス
ト・コンピュータ・システムは、例えばＩＢＭ３７０フ
ァミリーまたはＤＥＣ−ＦＤＰ−１　１ファミリーに属
するコンピュータ・システム等であって、この具体例の
目的に沿うように既存の一般的なオベレーテインク・シ
ステム及び応用ソフ５トウェアで動作するようになって
いる。ＩＢＭの用語法に拠れば、ホスト・コンピュータ
・とデータベース・コンピュータとの間の主要相互通信
回線網はチャネルと呼ばれており、また同じものがＤＥ
Ｃの用語法に拠れば「ユニバス」または「マスバス」或
いはそれらの用語を多少変形した用語で呼ばれている。

以上のコンピュータ・システムのうちのいずれかが用い
られるにせよ、或いは他のメーカーのメインフレーム・
コンピュータが用いられるにせよ、このチャネル、即ち
バスは、そこへデータベース・タスク及びサブタスクが
送出されるところのオーミックな転送経路、即ち論理的
に受動的な転送経路である。

第１図の具体例は、ホスト・システム１ｏ１１２に組み
合わされたバックエンド・プロセッサ複合体を示してい
る。この図のシステムは、タスク及びサブタスクをホス
ト・システムから受入れ、莫大なデータベース記憶情報
のうちの該当する部分を参照し、そして適切な処理済メ
ッセージ或いは応答メッセージを返すというものであり
、それらの動作は、このバックエンド・プロセッサ複合
体の構成の如何にかかわらず、それ程高度ではないソフ
トウェアによる管理以外は、ホスト・システムには要求
されない方式で実行されるようになっている。従って、
ユーザのデータベースを新たな方式のマルチプロセッサ
・システムとして構成することが可能とされており、こ
のマルチプロセッサ・システムにおいては、データを、
容二を大幅に拡張することのできるリレーショナル・デ
ータベース・ファイルとして組織することができ、しか
もこの拡張は、ユーザのホスト・システムの内部に備え
られているオペレーティング・システムや既存の応用ソ
フトウエアを変更する必要なしに行なうことができるよ
うになっている。独立システム（スタンド・アローン・
システム）として構成した具体例について、以下に第２
０図を参照しつつ説明する。

当業者には埋解されるように、リレーショナル・データ
ベース管理に関する動作機能は、１つの動作機能の全体
を、少なくとも一時的には他から独立して処理可能な複
数の処理タスクへと分割することができるような動作機
能である。その理由は、リレーショナル・データベース
では記憶されている複数のデータ・エントリがアドレス
・ポインタによって相互依存的に連結されていないから
である。更に当業者には理解されるように、リレーショ
ナル・データベース管理以外にも、限定されたタスクな
いし反復実行されるタスクを動的に小区分して独立的に
ＩＡ理するこという方法を用い得るようなの多くのデー
タ処理環境が存在している。従って、本発明の具体例を
説明するに際しては、特に要望が強くまた頻繁に聞かれ
るところの、データベース管理における処理の問題に関
連させて説明するが、しかしながら本明細書に開示する
新規な方法並びに構成は、それ以外にも広範な用途を持
つものである。

大規模なデータ管理システムは、複数のプロセッサ（マ
ルチブル・プロセッサ）を使用する場合には潜在的な利
点と不可避的に付随する困難との数のエントリ（記述項
）を、記憶装置の中に、容易にかつ迅速にアクセスでき
る状態で保持しなければならない。一方、リレーショナ
ル・データベースのフォーマットとしておけば、広範な
デｊタ・エントリ及び情報の取り出し動作を同時並行的
に実行することができる。

ただし、圧倒的大多数のデータベース・システムにおい
ては、データベースの完全性（インテグリティ）を維持
することが、トランザクション・データを迅速に処理す
ることと同様に重要となっている。データの完全性は、
ハードウエアの故障や停電、それにその他のシステム動
作に関わる災害の、その前後においても維持されていな
ければならない。更には、データベース・システムは、
応用ソフトウエア・コードの中のバグ（ｂｕｇ）をはじ
めとするユーザ側のエラーの後始末を行なうために、デ
ータベースを以前の既知の状態に復元できる能力を備え
ていなければならない。しかも、データが誤って失われ
たり入力されたりすることがあってはならず、また、イ
ベントが新たなデータに関係するものであるのか、或い
は過去のエラーの訂正に関係するものであるのか、それ
ともデータベースの一部分の校正に関係するものである
のかに応じて、ある特定のエントリに関係しているデー
タベース部分の全てが変更されるようになっていなけれ
ばならない。

従って、完全性のためには、データのロールバック及び
回復の動作、誤りの検出及び修正の動作、並びにシステ
ムの個々の部分のステータスの変化の検出及びその補償
の動作に加えて、更に、ある程度の冗長度もデータベー
スシステムには必要である。これらの目的を達成するた
めには、システムが多くの異なった特殊なモードで用い
られなければならないこともあり得る。

さらに、最近のシステムでは、その形式が複雑なものに
なりがちな任意内容の間合せ（　ｄｉｓｃｒｅ−ｔｉｏ
ｎａｒｙ　ｑｕｅｒｙ）を受入れる能力と、必要とあら
ば相互作用的な方式で応答する能力とを持フていること
が要求される。たとえその問合せが複雑なものであった
としても、システムにアクセスしようとする人達がその
システムの熟練者であることを要求されるようなことが
あってはならない。

大規模生産の業務に関連して生じるかも知れない任意内
容の問合せの例には、次のようなものがある。

Ａ．生産管理を行なう管理者が、在庫品のうちの１品目
についてのリストを要求するのみならず、生産高が前年
同月比で少なくとも１０％以上低下している部品の、そ
の月間生産高を超えているような全ての部品在庫を明記
した在庫品リストを、要求するかもしれない。

Ｂ．マーケティング・マネージャーが、ある特定の勘定
が９０日延滞を生じているか否かを間合せるばかりでな
く、特に不景気な地域に在住している過去に１２０日を
超過したことのある顧客に関して、一律に９０日の受取
債権を要求するかもしれない。

Ｃ．人事担当の重役が、所与の１年間に２週間を超える
病欠のあった従業員の全てを一覧表にすることを求める
のみならず、直前の５年間のうちの２年以上について、
その釣のシーズンの間に１週間以上の病欠をした１０年
勤続以上の長期勤続従業員の全てを一覧表にすることを
求めるかもしれない゛， 以上の例のいずれにおいても、ユーザは、コンピュータ
に格納されている情報をそれまでにはなされなかった方
法で関連付けることによって、事業において直面してい
る本当の問題を見極めようとするわけである。その問題
を生じている分野に関してユーザが経験を積んでいれば
、従フてユーザに直感力と想像力とがあれば、コンピュ
ータの訓練を受けたことのない専門家が、複雑な問合せ
を処理できるデータベースシステムを自由自在に使用で
きるのである。

最近のマルチプロセッサ・システムは、これらのように
多くの、そしてしばしば互いに相反する要求事項に対し
ては、念入りに作成されたオーバーヘッド用ソフトウェ
ア・システム並びに保守用ソフトウェア・システムを用
いることによって対応しようと努めているのであるが、
それらのソフトウェア・システムは木質的にシステムを
容易に拡張することの妨げとなるものである。しかしな
がら、拡張性という概念は強く求められている概念であ
り、その理由は、業務ないし事業が成長すると、それに
付随して既存のデータベース管理システムを拡張して使
用を継続することが望まれるようになり、この場合、新
しいシステムとソフトウェアの採用を余儀なくされるこ
とは好まれないからである。

マルチプロセッサ・アレイ 第１図について説明すると、本発明に係る典型的な一具
体例のシステムは多数のマイクロプロセッサを含んでお
り、それらのマイクロプロセッサには重要な２つの重要
な種類があり、それらは本明細書では夫々、インターフ
ェイス・プロセッサ（Ｉ　ＦＰ）とアクセス・モジュー
ル・プロセッサ（ＡＭＰ）と称することにする。図中に
は２個のＩＦＰ１４、１６が示されており、それらの各
々は別々のホスト・コンピュータｉｏないし１２の入出
力装置に接続されている。多数のアクセス・モジュール
・プロセッサ１８〜２３もまた、このマルチプロセッサ
・アレイとも称すべぎものの中に含まれている。ここで
の「アレイ」という用語は、おおむね整然とした直線状
或いはマトリックス状に配列された、１組のプロセッサ
・ユニット、集合とされたプロセッサ・ユニット、ない
しは複数のプロセッサ・ユニットを指す、一般的な意味
で用いられており、従って、最近「アレイ・プロセッサ
」と呼ばれるようになったものを意味するのではない。

図中には、このシステムの概念を簡明化した例を示すた
めに僅かに８個のマイクロプロセッサが示されているが
、はるかに多くのＩＦＰ及びＡＭＰを用いることが可能
であり、通常は用いられることになる。

ＩＦＰ１４、１６及びＡＭＰ１８〜２３は、内部バスと
周辺装置コントローラにダイレクト・メモリ・アクセス
をするメイン・メモリとを有しているインテル８０８６
型１６ビットマイクロプロセッサを内蔵している。いろ
いろなメーカーの非常に多様なマイクロプロセッサ及び
マイクロプロセッサシステム製品の任意のものを利用で
きる。

この「マイクロプロセッサ」は、このアレイの中で使用
できるコンピュータないしプロセッサの一形式の具体的
な一例に過ぎず、なぜならば、このシステムの概念は、
用途によって必要とされる計算力がミニコンピュータま
たは大型コンピュータのものである場合には、それらを
使ってうまく利用できるからである。この１６ビットの
マイクロプロセッサは、相当のデータ処理力を備え、し
かも広範な種々の利用可能なハードウェア及びソフトウ
ェアのオプションに置換えることができる標準的な置換
え可能な構成とされている、低コストの装置の有利な一
例である。

ＩＦＰとＡＭＰとは互いに類似の、能動ロジックと制御
口シックとびインターフェイスとを含む回路、マイクロ
プロセッサ、メモリ、及び内部バスを採用しており、そ
れらについては夫々第１図と第８図とを参照しつつ後に
説明する。ただし、これら二つのプロセッサ形式は、夫
々のブロセッサ形式に関連する周辺装置の性質、及びそ
れらの周辺装置に対する制御ロジックが異なっている。

当業者には容易に理解されるように、異なった周辺装置
コントローラを備え異なった機能的任務を付与されたそ
の他のプロセッサ形式を本発明に組入れることも容易で
ある。

各マイクロプロセッサには高速ランダム・アクセス・メ
モリ２６（第８図に関連して説明する）が備えられてお
り、この高速ランダム・アクセス・メモリは、入出力メ
ッセージのバッファリングを行うことに加え、システム
の他の部分と独特な方法で協働することによって、メッ
セージ管理を行なう。手短に説明すると、この高速ラン
ダム・アクセス・メモリ２６は、可変長の人カメッセー
ジ（この入力のことを「受信Ｊという）のための循環バ
ッファとして働き、シーケンシャルにメッセージを出力
するための（この出力のことを「送信」という）メモリ
として機能し、ハッシュ・マッピング・モード及び他の
モードで用いるためのテーブル索引部分を組込み、そし
て受信メッセージ及び送信メッセージを整然と順序立て
て取扱うための制御情報を記憶する。メモリ２６は更に
、マルチプロセッサモード選択のとき、並びにデータ、
ステータス、制御、及び応答の各メッセージのトラフィ
ックを取扱うときに独特の役目を果たすように用いられ
る。後に詳細に説明するように、それらのメモリは更に
、メッセージの中のトランザクション・アイデンティテ
ィに基づいて局所的及び大域的なステータス判定と制御
機能とが極めて能率的な方法で処理され通信されるよう
な構成とされている。ＩＦＰ１４、１６及びＡＭＰ１８
〜２３の各々に備えられている制御ロジック２８（第１
３図に関連しては後に説明する）は、当該モジュール内
のデータ転送及びオーバーヘッド機能の実行に用いられ
る。

ＩＦＰ１４、１６は各々インターフェイス制御回路３０
を備えており、このインターフェイス制御回路３０はＩ
ＦＰをそのＩＦＰに組み合わされているホスト・コンピ
ュータ１０ないし１２のチャネルまたはバスに接続して
いる。これに対してＡＭＰ１８〜２３では、このインタ
ーフェイス制御回路に相当する装置はディスク・コント
ローラ３２であり、このディスク・コントローラ３２は
一般的な構造のものであっても良く、ＡＭＰ１８〜２３
を、そわらに個別に組み合わせられた磁気ディスク・ド
ライブ３８〜４３と夫々にインターフエイスするのに用
いられるものである。

磁気ディスク・ドライブ３８〜４３はこのデータベース
管理システムに二次記憶装置、即ち大容量記憶装置を提
供している。本実施例においては、それらの磁気ディス
ク・ドライブは例えばウインチェスター・テクノロジー
（　Ｗｆｎｃｈｅｓｔｅｒｔｅｃｈｎｏｌｏｇｙ　）等
の実績のある市販の製品から成るものとし、それによっ
て、バイト当りコストが極めて低庶でしかも大容量、高
信頼性の記憶装置が得られるようにしている。

これらのディスク・ドライブ３８〜４３には、リレーシ
ョナル・データベースが分散格納方式で格納されており
、これについては第２２図に簡易化した形で示されてい
る。各々のプロセッサとそれに組み合わされたディスク
・トライブとに対しては、データベースの部分集合を成
す複数のレコードが割当てられ、この部分集合は「一次
的」部分集合であり、またそれらの一次的部分集合は互
いに素の部分集合であると共に全体として完全なデータ
ベースを構成するものである。従ってｎ個記憶装置の各
々はこのデータベースのーを保持すｎ ることになる。各々のプロセッサには更に、バックアッ
プ用のデータの部分集合が割当てられ、それらのバック
アッップ用部分集合も互いに素の部分集合であり、各々
がこのデータベースの−を構ｎ 成するものである。第２２図から分るように、一次的フ
ァイルの各々は、その一次的ファイルが収容されている
プロセッサとは異なったブロセッサに収容されているバ
ックアップ用ファイルによって複製されており、これに
より、互いに異なった分配の仕方で分配された２つの各
々が完全なデータベースが得られている。このように、
一次的データ部分集合とバックアップ用データ部分集合
とが冗長性を持って配置されていることによフてデータ
ベースの完全性（インテグリテイ）の保護がなされてお
り、その理由は、単発の故障であれば、大規模な数ブロ
ックに亙る複数のデータや複数のグループを成す複数の
リレーションに対して実質的な影習を及ぼすことはあり
得ないからである。

データベースの分配は、同じく第２２図に示されている
ように、種々のファイルのハツシング勤作と関連を有し
ており、また、ハツシュ・マツピング・データをメッセ
ージの中に組込むこととも関連を有している。各々のプ
ロセ・ンサに収容されているファイルは、２進数列のグ
ループとしてボされる簡単なハッシュ・バケット（ｈａ
ｓｈ　ｂｕｃｋｅｔ）によって指定されるようになって
いる。従って、それらのパケットによって指定される関
係の表（テーブル）に基づいて、リレーショナル・デー
タベース・システムの中のリレーション（関係）及びダ
ブル（組：　ｔｕｐｌｅ　）を配置すべき場所を定める
ことができる。ハツシング・アルゴリズムを利用して、
このリレーショナル・データベース・システムの内部に
おいて、キーからパケットの割当てが求められるように
なっており、そのため、このデータベース・システムの
拡張及び改変を容易に行なうことができる。

記憶容量をどれ程の大きさに選択するかは、データベー
ス管理上のニーズ、トランザクションの量、及びその記
憶装置に組み合わされているマイクロプロセッサの処理
力に応じて定められるものである。複数のディスク・ド
ライブを１個のＡＭＰに接続したり、１台のディスク・
ファイル装置を複数のＡＭＰに接続することも可能であ
るが、そのような変更態様は通常は特殊な用途に限られ
るであろう。データベースの拡張は、典型的な一例とし
ては、マルチプロセッサ・アレイにおけるプロセッサの
個数（及びプロセッサに組み合わされたディスク・ドラ
イブの個数）を拡張することによって行なわれる。

能動ロジック・ネットワーク 秩序立ったメッセージ・パケットの流れを提供するとい
う目的とタスクの実行を容易にするという目的とは、新
規な能動ロジック・ネットワーク構成体５０を中心とし
た、独特のシステム・アーキデクチュア並びにメッセー
ジ構造を採用することによって達成される。この能動ロ
ジック・ネットワーク構成体５０は、複数のマイクロプ
ロセッサの複数の出力に対して、階層を登りながらそれ
らの出力を収束させて行く昇順階層を成す、複数の双方
向能動ロジック・ノート（ｂｉｄｉｒｅｃｔｉｏ口ａｌ
ａｃｔ．ｉｖｃ　ｌｏｇｉｃ　ｎｏｄｅ）　５　４によ
って構成されている。それらのノード５４は、３つのボ
ートを備えた双方向回路から成るものであり、この双方
向回路はツリー・ネットワーク（ｔｒｅｅ　ｎｅｔｗｏ
ｒｋ：樹枝状の構造を持つネットワーク）を形成するこ
とができ、その場合には、そのツリー構造のベースの部
分においてマイクロプロセッサ１４、１６及び１８〜２
３に接続される。

当業者には埋解されるように、ノードは、ロジック・ソ
ースの数が２を超えて、例えば４または８であるときに
設けることができ、この場合、同時にまた、ソース人力
の数を多くするという問題も組合せロジックを更に付加
するという問題に変換してしますことができる。

図の参照を容易にするために、すべてのノート（Ｎ）の
うち、第１階層に属しているものはそれをブリフィック
ス「Ｉ」で表わし、また第２階層に属しているものはそ
れをプリフィックス「１■」で表わし、以下同様とする
。同一の隋層に属している個々のノードは、下添字「，
、２・・・」によって表わし、従って、例えば第１階層
の第４ノードであればＩ’ＩＮ４Ｊと表わすことができ
る。ノードのアップ・ツリー側（即ち上流側）には「Ｃ
ボート」と名付けられた１つのボートが備えられており
、このＣボート隣接する高位の階層に属しているノード
の２つのダウン・ツリー・ボートのうちの一方に接続さ
れており、それらのダウン・ツリー・ボートは夫々「Ａ
ボート」及び「Ｂボート」と名付けられている。これら
複数の階層は、最上部ノード即ち頂点ノード５４ａへと
収束しており、この頂点ノード５４ａは、上流へ向けら
れたメッセージ（アップ・ツリー・メッセージ）の流れ
の向きを逆転して下流方向（ダウン・ツリ一方向）へ向
ける、収束及び転回のための手段として機能している。

２組のツリー・ネットワーク５　０　ａ，　　５　０　
ｂが使用されており、それら２組のネットワークにおけ
るノードどうし、それに相互接続部どうしは互いに並列
に配置されており、それによって大規模システムに望ま
れる冗長性を得ている。ノード５４どうし、そしてそれ
らのネットワークどうしは互いに同一であるので、それ
らのネットワークのうちの一方のみを説明すれば充分で
ある。

説明を分り易くするために先ず第１に理解しておいて頂
きたいことは、シリアルな信号列の形態とざれている多
数のメッセージ・パケットが、多くのマイクロプロセッ
サの接続によって能動ロジック・ネットワーク５０へ同
時に送出され、或いは同時に送出することか可能とされ
ているということである。複数の能動ロジック・ノード
５４はその各々が２進数ベースで動作して２つの互いに
衝突関係にある衝突メッセージ・パケットの間の優先権
の判定を行ない、この優先権の判定は、それらのメッセ
ージパケット自体のデータ内容を用いて行なわれる。更
には、１つのネットワークの中のすべてのノード５４は
１つのクロツク・ソース５６の制御下に置かれており、
このクロツク・ソース５６は、メッセージパケットの列
を頂点ノード５４ａへ向けて同期して進めることができ
るような態様で、それらのノード５４に組み合わされて
いる。このようにして、シリアルな信号列の中の、連続
する各々のバイト等の増分セグメントが次の階層へと進
められ、このバイトの進行は、別のメッセージの中のそ
のバイトに対応するバイトがこのネットワーク５０内の
別の経路をたどって同様に進行するのと同時に行なわれ
る。

互いに競合する信号列の間に優先権を付与するためのソ
ートが、アップ・ツリ一方向へ穆勤しているメッセージ
パケットに対して行なわれ、これによって最終的には、
頂点ノード５４ａから下流へ向けて方向転換されるべき
単一のメッセージ列が選択される。以上のようにシステ
ムが構成されているため最終的な優先権についての判定
をメッセージパケット内のある１つの特定の点において
行なう必要はなくなっており、そのため、個々のノード
５４において実行されている２つの互いに衝突している
パケット間の２進数ベースの判定以外のものを必要とす
ることなしに、メッセージの転送を続けて行なうことが
できるようになっている。この結果、このシステムは空
間的及び時間的にメッセージの選択とデータの転送とを
行なうようになっているわけであるが、ただし、バスの
支配権を得たり、送信プロセッサあるいは受信プロセッ
サを識別したり、またはプロセッサ間のハンドシェイキ
ング操作を実行する目的のために、メッセージ伝送を遅
延させるようなことはない。

更に、特に肥識しておいて頂きたいことは、幾つかのプ
ロセッサが全く同一のパケットを同時に送信した場合に
は、その送信が成功したならば、それらの送信プロセッ
サの全てが成功したのと同じことになるということであ
る。この性質は時間とオーバーヘッドを節約するので大
型マルチブロセッサ複合体の有効な制御を行うのに極め
て有用である。

ノード５４は更に双方向方式で作動するため、妨害を受
けることのない、下流方向へのメッセージ・パケットの
分配を可能にしている。所与のノード５４において、そ
のアップ・ツリー側に設けられたボートＣで受取られた
下流方向メッセージは、このノードのダウン・ツリー側
に設けられたボートＡ及びポートＢの両方へ分配され、
更に、このノードに接続された隣接する低位の階層に属
する２つのノードの両方へ転送される。コモン・クロッ
ク回路５６の制御の下にメッセージ・パケットは同期し
てダウン・ツリ一方向へ進められ、そして全てのマイク
ロプロセッサへ同時にブロードカスト（ｂｒＨｄｃａｓ
ｔ：一斉伝達）され、それによって、１つまたは複数の
プロセッサが、所望の処理タスクの実行かでぎるように
なるか、または応答を受入れることができるようになる
。

ネットワーク５０は、そのデータ転送速度が、マイクロ
プロセッサのデータ転送速度と比較してより高速であり
、典型的な例としては２倍以上の高速である。本実施例
においては、ネットワーク５０は１２０ナノ秒のバイト
・クロツク・インタバルをもっており、そのデータ転送
速度はマイクロプロセッサの５倍の速度である。各ノー
ド５４は、その３つのボートの各々が、そのノードに接
続されている隣接する階層に属するノードのボートか、
或いはマイクロプロセッサに接続されており、この接続
は１組のデータ・ライン（本実施例においては１０木）
と制御ライン（本実施例においては２本）とによってな
されており、２本の制御ラインは夫々、クロツク信号と
コリジョン信号（衝突信号）とに割当てられている。デ
ータ・ラインとクロック・ラインとは対になすようにし
て配線され、アップ・ツリ一方向とダウン・ツリー方向
とでは別々のラインとされている。コリジョン・ライン
はダウン・ツリ一方向にのみ伝播を行なうものである。

以上の接続構造は全二重式のデータ経路を形成しており
、どのラインについてもその駆動方向を「反転Ｊするの
に遅延を必要としないようになっている。

次に第３図に関して説明すると、１０本のデタ・ライン
は、ビット０〜７で表わされている８ビット・バイトを
含んでおり、それらが１０本のデータ・ラインのうちの
８木を占めている。

Ｃで表わされている別の１木のラインは制御ラインであ
り、このラインは特定の方法でメッセージパケットの異
なる部分を明示するのに用いられる制御シーケンスを搬
送する。１０番目のビッ１・は木実施例においては奇数
バリティ用に使用されている。当業者には理解されるよ
うに、このシステムは以上のデータ経路中のビットの数
を増減しても良く、そのようにビットの数を変更しても
容易に動作させることができる。

バイト・シーケンス（バイトの列）は、一連の複数のフ
ィールドを構成するように配列され、基本的には、コマ
ンド・フィールド、キー・フィールト、転送先選択フィ
ールド、及びデータ・フィールドに分割されている。後
に更に詳細に説明するように、メッセージはただ１つだ
けのフィールトを用いることもあり、また検出可能な「
エンド・オブ・メッセージ」コードをもって終了するよ
うになっている。メッセージ間に介在する「アイドル・
フィールド（　ｉｄｌｅ　ｆｉｅｌｄ　：　ａびフィー
ル１・）」は、Ｃライン上並びにライ０〜７上のとぎれ
のない一連の「１」によって表わされ、いかなるメッセ
ージパケットも得られない状態にあるときには常にこれ
が転送されている。パリティ・ラインは更に、個々のプ
ロセッサのステータスの変化を独特の方式で伝えるため
にも使用される。

「アイトル状態（　ｔｄｌｅ　ｓｔａｔｅ　：　遊び状
態）」はメッセージとメッセージとの間に介在する状態
であって、メッセージ・パケットの一部分ではない。メ
ッセージ・パケットは通常、タグを含む２バイトのコマ
ント・ワードで始まり、このタグは、そのメッセージが
データ・メッセージであれはトランザクション・ナンパ
（ＴＮ）の形とざれており、また、そのメッセージが応
答メッセージであれば発信元プロセッサＩＤ（ＯＰＩＤ
）の形とされている。トランザクション・ナンパは、シ
ステムの中において様々なレベルの意義を有するもので
あり、多くの種類の機能的ａ侶及び制御の基礎を成すも
のとして機能するものである。パケットは、このコマン
ド・ワードの後には、可変長のキー・フィールドと固定
長の転送先選択ワード（ｄｅｓｔｉｎａｔｉｏｎ　ｓｅ
ｌｅｃｔｉｏｎ　ｗｏｒｄ：　Ｄ　Ｓ　Ｗ　）とのいず
れか或いは双方を含むことができ、こわらは可変長のデ
ータ・フィールドの先頭の部分を成すものである。キー
・フィールドは、このキー・フィールド以外の部分にお
いてはメッセージどうしが互いに同一であるという場合
に、それらのメセージの間のソーティングのための判断
基準を｝是供するという目的を果たすものである。ＤＳ
Ｗは、多数の特別な機能の基礎を提供するものであり、
また、ＴＮと共に特に注意するのに値するものである。

このシステムは、ワード同期をとられているインターフ
ェイスを用いて動作するようになっており、パケットを
送信しようとしている全てのプロセッサは、コマンド・
ワードの最初のバイトを互いに同時にネットワーク５０
へ送出するようになっている。ネットワークは、これに
続く諸フィールドのデータ内容を利用して、各ノードに
おいて２進数ベースでソーティングを行ない、このソー
ティングは、最小の数値に優先権が与えられるという方
式で行なわれる。連続するデータ・ビットの中で、ビッ
トＣを最も大きい量である見なし、ビット０を最も小さ
い量であると見なすならば、ソーティングの優先順位は
以下のようになる。

１．ネットワーク５０へ最初に送出されたもの、 ２．コマンド・コード（コマンド・ワート）が最小イ直
であるもの、 ３．キー・フィールドが最小値であるもの、４．キー・
フィールドが最短であるもの、５．データ・フィールド
（転送先選択ワードを含む）が最小値であるもの、、 ６，データ・フィールドが最短であるもの。

ここで概観を説明しているという目的に鑑み、特に記し
ておかねばならないことは、ノード５４において優先権
の判定が下されたならば、コリジョン表示（＝衝突表示
、以下Ａ　ｃｏｔまたはＢ　ｃａｌと称する）が、この
優先権の判定において敗退した方の送信を受取った方の
経路に返されるということである。このコリジョン表示
によって、送信を行なっているマイクロプロセッサは、
ネットワーク５０がより高い優先順位の送信のために使
用されているため自らの送信は中止されており、従って
後刻再び送信を試みる必要があるということを認識する
ことができる。

単純化した具体例が、第２図の種々の図式に示されてい
る。この具体例は、ネットワーク５０が４個の別々のマ
イクロプロセッサを用いたツリー構造に配列された高速
ランダム・アクセス・メモリと協働して動作するように
したものであり、それら４個のマイクロプロセッサは更
に詳しく説明すると、丁ＦＰ１４と、３個のＡＭＰ　１
　８、１９及び２０とである。計１０面の副図２Ａ、２
Ｂ、・・・２Ｊは、その各々が、１＝０からｔ＝９まで
の連続する１０個の時刻標本のうちの１つに対応してお
り、そしてそれらの時刻の各々における、このネットワ
ーク内のマイクロプロセッサの各々から送出される互い
に異なった単純化された（４個の文字からなる）シリア
ル・メッセージの分配の態様、並びに、それらの種々の
時刻における、ボートとマイクロプロセッサとの間の通
信の状態を示している。単に第２図とだけ書かれている
図面は、信号の伝送の開始前のシステムの状態を示して
いる。以上の個々の図においては、ナル状態（ｎｕｌｌ
　ｓｔａｔｅ　：ゼロの状態）即ちアイドル状態である
ためには、「口」で表される伝送が行なわれていなけれ
ばならないものとしている。最小値をとるデータ内容が
優先権を有するという取決めがあるため、第２Ａ図中の
ＡＭＰ１９から送出されるメッセージ・パケットｒＥＤ
ＤＶＪが、最初にこのシステムを通して伝送されるメッ
セージ・パケットとなる。図中の夫々のメッセージは、
後に更に詳細に説明するように、マイクロプロセッサの
中の高速ランダム・デクセス・メモリ（Ｈ．Ｓ．ＲＡＭ
と呼称することもある）の内部に保持されている。Ｈ．
Ｓ．ＲＡＭ２６は、第２図には概略的に示されている入
力用領域と出力用領域とを有しており、パケットは、１
＝０の時点においては、この出力領域の中にＦＩＦＯ（
先入れ先出し）方式で垂直に並べて配列されており、そ
れによって、転送に際しては図中のＨ．Ｓ．ＲＡＭ２６
に書込まれているカーソル用矢印に指示されているよう
にして取り出すことができるようになっている。この時
点においては、ネットワーク５０の中のすべての伝送は
、ナル状態即ちアイドル状態（口）を示している。

これに対して、第２Ｂ図に示されているｔ＝１の時点に
おいては、各々のメッセージパケットの先頭のバイトが
互いに同時にネットワーク５０へ送出され、このとき全
てのノード５４はいまだにアイドル状態表示を返してお
り、また、第１階層より上のすべての伝送状態もアイド
ル状態となっている。第１番目のクロツク・インタバル
の間に夫々のメッセージの先頭のバイトが最下層のノー
ドＩ　Ｎ　１及びＩＮ２の内部にセットされ、ｔ＝２に
おいて（第２Ｃ図）競合に決着が付けられ、そして上流
方向への伝送と下流方向への伝送の双方が続けて実行さ
れる。ノードＩＮ，はその両方の人力ボートにｒＥＪを
受取っており、そしてこれを上流方向の次の階層へ向け
て転送していて、また下流方向へは両方の送信プロセッ
サへ向けて未判定の状態を表示している。しかしながら
これと同じ階層に属しているノードＩＮ２は、プロセッ
サ１９からの「Ｅ」とプロセッサ２ｏからのｒ　Ｐ　Ｊ
との間の衝突に際しての優先権の判定を、ｒ　Ｅ　Ｊの
方に優先権があるものと判定しており、そして、ボート
Ａをアップ・ツリー側のボートＣに結合する一方、マイ
クロプロセッサ２ｏへＢ　ｃａｌ信号を返している。Ｂ
　ｃｏｔ信号がマイクロプロセッサ２０へ返されると、
ＩＮ２ノ一ドは実際上、その八人カボートがＣ出力ボー
トにロックされたことになり、それによって、マイクロ
プロセッサ１９からのシリアルな信号列が頂点ノードＩ
Ｉ　Ｎ　１へ伝送されるようになる。

ＩＮ，ノードにおいては最初の二つの文字はどちらもｒ
ＥＤＪであり、そのため第２Ｃ図に示すように、このノ
ードではｔ＝２の時刻には、判定を下すことは不可能と
なっている。更には、３つのマイクロプロセッサ１４、
１５及び１９から送出された共通の先頭の文字「Ｅ」は
、ｔ＝３（第２ｐ図）の時刻にＩＩ　Ｎ　１頂点ノード
に達し、そしてこの文字「Ｅ」は、同じくそれら全ての
メッセージに共通する第２番目の文字ｒ［）」がこの頂
点ノードＩＩ　８　１へ転送されるときに、その転送の
向きを反転されて下流方向へ向けられる。この時点では
ノードＩＮ，は未た判定を下せない状態にあるが、しか
しながらこのときには、一連のマイクロプロセッサ１４
、１８及び１９からの夫々の第３番目の文字「Ｆ」、「
Ｅ」及びｒ　Ｄ　ＪがこのノードＩＮＩへ送侶されつつ
ある。マイクロプロセッサ２０がＢ　ｃａｌ信号を受取
るということはこのプロセッサ２０が優先権を得るため
の競合において敗退したことを意味しており、それゆえ
このプロセッサ２０はＢ　ｃａｌ信号を受取ったならば
アイドル表示（口）を送出し、またそれ以降もこのアイ
ドル表示（口）だけを送出する。夫々の出カバッファに
書込まれている夫々のカーソル矢印は、マイクロプロセ
ッサ２ｏはその初期状態に戻されているがその他のマイ
クロプロセッサは連続する一連の文字を送り続けている
ことを示している。従ってｔ＝４（第２Ｅ図）の時刻に
おける重要な出来事は、ノードＩＮ，のボートに関する
判定が行なわれることと、それに、先頭の文字（　’Ｅ
Ｊ　）が、．全てのラインを通って第１階層のノード階
層へ向けて反転伝送されることである６ｔ−５（第２Ｆ
図）の時刻には２回目の衝突が表示され、この場合、ノ
ードＩＩ　Ｎ　ｌのＢボートが競合に勝利し、Ａ　ｃｏ
ｔが発生される。

続く数回のクロツク・タイムの間は、シリアルな信号列
の下流方向へのブロードカストが継続して行なわれ、ｔ
＝６（第２Ｇ図）の時刻には、メッセージの先頭の文字
が全てのＨ．Ｓ．ＲＡＭ２６の入力用領域の部分の中に
セットされる。ここでもう１つ注意しておいて頂きたい
ことは、ノードＩＮ＋において先に行なわれた優先権の
判定はこの時点において無効とされるということであり
、その理由は、プロセッサ１８から送出された第３番目
の文字（ｒＥＪ）がマイクロブロセ・ンサ１９から送出
された第３番目の文字（　’ＤＪ　）との競合に敗退し
たときに、より高位の階層のノードＩＩ　Ｎ　１からＡ
　ｃｏｌの表示がなされるためである。第２Ｈ図中にお
いてカーソル矢印が表わしているように、マイクロプロ
セッサ１４、１８及び２０はそれらの初期状態に戻され
ており、また、勝利したマイクロプロセッサ１９は、そ
の全ての送信をｔ＝４の時刻に既に完了している。第２
Ｈ図、第２Ｉ図、及び第２Ｊ図から分るように、全ての
人カバッファの中へ、次々に優先メッセージｒＥＤＤＶ
Ｊがロードされて行く。ｔ＝８（第２■図）において、
このメッセージは既に第１階層から流れ出てしまってお
り、また、頂点ノードＩＩ　Ｎ　，はｔ＝７において既
にリセットされた状態になっているが、それは、マイク
ロプロセッサヘ向けて最後の下流方向文字が転送される
ときには、既にアイドル信号だけが互いに競合している
からである。ｔ＝９（第２Ｊ図）の時刻には、第１階層
に属しているノードＩ　Ｎ　１及びＩＮ２はリセットさ
れており、そして、敗退したマイクロプロセッサ１４、
１８及び２０の全ては、ネットワークが再びアイドルを
指示しているときにメッセージの先頭の文字を送出する
ことによって、ネットワーク上における優先権を得るた
めの競合を再度行なうことになる。実際には後に説明す
るように、勝利したマイクロプロセッサへ肯定応答信号
が伝送されるのであるが、このことは、本発明を最大限
に一般化したものにとっては必須ではない。

メッセージがこのようにして全てのマイクロプロセッサ
へブロードカストされた後には、このメッセージは、必
要に応じてそれらのマイクロプロセッサのいずれかによ
って、或いはそれらの全てによって利用される。どれ程
のマイクロプロセッサによって利用されるかは、動作の
モードと実行される機能の如何に応じて異なるものであ
り、それらの動作モードや機能には様々なバリエーショ
ンが存在する。

（大域的な相互通信と制御） 一群の互いに競合するメッセージのうちの１つのメッセ
ージに対してネットワークが優先権を与える方法として
上に説明した具体例は、ブライマリ・データ・メッセー
ジの転送に関する例である。しかしながら、複雑なマル
チプロセッサ・システムが、現在求められている良好な
効率と多用途に亙る汎用性とを備えるためには、その他
の多くの種類の通信とコマンドとを利用する必要がある
。備えられていなければならない主要な機能には、ブラ
イマリ・データの転送に加えて、広い意味でマルチプロ
セッサのモードと呼ぶことのできるもの、メッセージに
対する肯定応答、ステータス表示、並びに制御信号が含
まれている。以下の童は、種々のモード並びにメッセー
ジが、どのようにして優先権付与のためのソーティング
と通信とを行なうソーティング・コミュニケーション・
ネットワークと協働するかについて、大域的な観点から
、即ちマルチプロセッサ・システムの観点から説明した
概観を提示するものである。更に詳細に理解するために
は、第８図及び第１３図と、それらの図についての後述
の説明とを参照されたい。

一斉分配モード、即ちブロードカスト・モードにおいて
は、メッセージは特定の１個または複数個の受信プロセ
ッサを明示することなく、全てのプロセッサへ同時に送
達される。このモードが用いられるのは、典型的な例を
挙げるならば、応答、ステータス間合せ、コマンド、及
び制御機能に関してである。

受信プロセッサが明示されている必要がある場合には、
メッセージ・パケットそれ自体の中に含まれている転送
先選択情報が、そのパケットを局所的に（＝個々のプロ
セッサにおいて）受入れるか拒絶するかを判断するため
の判定基準を提供するようになっている。例を挙げれば
、受信プロセッサ・モジュールの内部のインターフエイ
ス・ロシックが、高速ＲＡＭ２６に記憶されているマッ
プ情報に従って、そのパケットのデータがそのインター
フエイス・ロツジクが組込まれている特定のプロセッサ
が関与する範囲に包含されるものか否かを識別する。高
速ＲＡＭ内のマップ・ビットを種々に設定することによ
って様々な選択方式の判定基準を容易に設定することが
でき、それらの選択方式には、例えば、特定の受信プロ
セッサの選択、（「ハツシング」により）格納されてい
るデータベースの一部分の選択、ロジカル・プロセス・
タイプ（ｒクラス」）の選択、等々がある。

ブロードカストを局所的アクセス制御（＝個々のプロセ
ッサにおいて実行されるアクセス制御）と共に用いるこ
とは、データベース管理システムにとっては特に有益で
あり、それは、小さなオーバーヘッド用ソフトウエアし
か必要とせずに、広範に分散されたリレーショナル・デ
ータベースの任意の部分や、複数の大域的に既知となっ
ているロジカル・プロセスのうちの任意のものの分散さ
れた局所的コピーに、アクセスすることができるからで
ある。従ってこのシステムは、メッセージの転送先とし
て、１つの転送先プロセッサを特定して選択することも
でき、また、１つのクラスに属する複数の資源を特定し
て選択することもできる更にまた、ハイ・レベルのデー
タベース間合せは、しばしば、データベースの別々の部
分の間の相互参照と、所与のタスクについての一貫性を
有するレファレンス（識別情報）とを必要とする。

メッセージに組込まれたトランザクション・ナンパ（Ｔ
Ｎ）は種々の特質を持つものであるが、その中でも特に
、そのような大域的なトランザクションのアイデンティ
ティ（同定情報）及びレファレンスを提供するものであ
る。多数のタスクを、互いに非同期的に動作するローカ
ル・プロセッサ・モジュール（局所的プロセッサ・モジ
ュール）によって同時並行的に処理することができるよ
うになっており、また、各々のタスクないしサブタスク
は適当なＴＮを持つようにされている。ＴＮとＤＳＷ（
転送先選択ワード）とコマンドとを様々に組合わせて用
いることによって、実質的に無限の融通性が達成される
ようになっている。その割当てと処理とが非同期的に行
なわれている極めて多数のタスクに対して、広範なソー
ト／マージ動作（ｓｏｒｔ／ｍｅｒｇｅ　ｏｐｅｒａｔ
ｉｏｎ）を適用することができるようになっている．Ｔ
Ｈについては、それを割当てることと放棄することとが
可能となっており、またマージ動作については、その開
始と停止とが可能とされている。ある種のメッセージ、
例えば継続メッセージ等については、その他のメッセー
ジの伝送に優先する優先権を持つようにすることができ
る。ＴＮと、それにそのＴＨに関するステータスを更新
するローカル・プロセッサとを利用することにより、た
だ１つの問合せだけで所与のＴＮについての大域的資源
のステータスを判定することができるようになっている
。分散型の更新もまた一回の通信で達成できるようにな
っている。本発明のシステムは、以上の全ての機能が、
ソフトウェアを拡張したりオーバーヘッドの負担を著し
く増大させることなく、実行されるようにするものであ
る。

本発明を用いるならばその結果として、従来技術におい
て通常見られる個数のマイクロプロセッサよりはるかに
多くの個数のプロセッサを備えたマルチプロセッサ・シ
ステムを、問題タスクに対して非常に効果的に動作させ
ることが可能になる。現在ではマイクロプロセッサは低
価格となっているため、問題領域において高性能を発揮
するシステムを、それも単に「ロー」パワー（”ｒａｗ
ｐｏｗｅｒ）が高性能であるというだけではないシステ
ムを、実現することができる。

全てのメッセージのタイプと種々のサブタイプとを包含
する一貫性のある優先順位プロトコルが、ネットワーク
に供給される種々様々なメッセージの全てを包括するよ
うに定められている。応答メッセージ、ステータス・メ
ッセージ、並びに制御メッセージはブライマリ・データ
・メッセージとは異なる形式のメッセージであるが、そ
れらも同じように、ネットワークの競合／マージ動作（
ｃｏｎｔｅｎｔｉｏｎ／ｍｅｒｇｅ　ｏｐｅｒａｔｉｏ
ｎ）を利用し、そしてそれによって、転送されている間
に優先権の付与を受ける。木システムにおける応答メッ
セージは、肯定応答（ＡＣＫ）か、否定応答（ＮＡＫ）
か、或いは、そのプロセッサがそのメッセージに対して
有意義な処理を加える．ための資源を持っていないこと
を表わす表示（「非該当プロセッサ（ｎｏｔ　ａｐｐｌ
ｉｃａｂｌｅ　ｐｒｏｃｅｓｓｏｒ）　Ｊ　−Ｎ　Ａ　
Ｐ　）である。ＮＡＫ応答は、ロック（ｌｏｃｋ）状態
、エラー状態、ないしはオーバーラン（　ｏｖｅｒｒｕ
ｎ　）状態を表示する幾つかの異なったタイプのうちの
いずれであっても良い。発信元プロセッサは１つだけで
あることも複数侶ある場合もあるが、発信元プロセッサ
はメッセージの送信を終了した後には以上のような応答
を必要とするため、応答メッセージにはブライマリ・デ
ータ・メッセージより高位の優先順位が与えられている
。

本システムは更にＳＡＣＫメッセージ（ステータス肯定
応答メッセージ：　ｓｔａｔｕｓ　ａｃｋｎｏｗｌｅｄ
ｇ−ｍｅｎｔ　ｍｅｓｓａｇｅ）を用いており、このＳ
ＡＣＫメッセージは、特定のタスク即ちトランザクショ
ンに関する、ある１つのローカル・プロセッサのレディ
ネス状態（どのような動作が可能であるかという状態：
　ｒｅａｄｉｎｅｓｓ　ｓｔａｔｅ　）を表示するもの
である。このＳＡＣＫ応答の内容は局所的に（＝個々の
プロセッサにおいて、即ちローカル・プロセッサにおい
て）更新されると共に、ネットワークからアクセスでき
る状態に保持される。斯かるＳＡＣＫ応答は、ネットワ
ークのマージ動作と組合わされることによって、所与の
タスク即ちトランザクションに関する単一の間合せによ
る大域的ステータス報告が得られるようにしている。ス
テータス応答は優先順位プロトコルに従うため、ある１
つのトランザクション・ナンパに関する応答のうちのデ
ータ内容が最小の応答が自動的に優先権を得ることにな
り、それによって最低のレディネス状態が犬域的なシス
テム状態として確定され、しかもこれは中断されること
のない１回の動作によって行なわれる。更に、このよう
なＳＡＣＫ表示はある種のブライマリ・メッセージと共
に用いられることもあり、それによって、例えばシステ
ムの初期化やロックアウト動作等の、様々なプロトコル
が設定される。

種々のメッセージのタイプに関する優先順位プロトコル
は先ず最初にコマンド・コードについて定義されており
、このコマンド・コードは、第１１図に示すように各メ
ッセージ及び応答の先頭に立つコマンド・ワードの、そ
の最初の６ビットを使用している。これによってメッセ
ージのタイプ及びサブタイプに関して充分な区別付けが
できるようになっているが、ただし、より多段階の区別
付けをするようにすることも可能である。

第１１図を参照すれば分るように、本実施例においては
，ＳＡＣＫ応答は７つの異なったステータス・レベルを
区別して表わす（更には優先権判定のための基準をも提
供する）ものとされている。

応答メッセージの場合には、以上の６ビットの後に、１
０ビットのＯＰＩＤの形式としたタグが続く（第３図参
照）。ＴＮとＯＰＩＤとはいずれも更なるソーティング
用判定基準としての機能を果たすことができ、その理由
は、これらのＴＮとＯＰＩＤとはタグ領域の内部におい
て異なったデー夕内容を持つからである。

各プライマリ・メッセージがネットワークを介して伝送
された後には、全てのプロセッサのインターフェイス部
が、たとえそれがＮＡＰであろうとも、ともかく応答メ
ッセージを発生する。それらの応答メッセージもまたネ
ットワーク上で互いに競合し、それによって、単一また
は共通の勝利した応答メッセージが全てのプロセッサへ
ブロードカストされる。敗退したメッセージパケットは
後刻再び同時送信を試みられることになるが、この再度
の同時送信は非常に短い遅延の後に行なわれ、それによ
ってネットワークが実質的に連続的に使用されているよ
うにしている。複数のプロセッサがＡＣＫ応答を送出し
た場合には、それらのＡＣＫ応答はＯＰＩＤに基づいて
ソーティングされることになる。

本発明を用いるならばその結果として、タスクの開始と
停止と制御、並びにタスクに対する問合せを、極めて多
数の物理的プロセッサによって、しかも僅かなオーバー
ヘッドで、実行することが可能となる。このことは、多
数のプロセッサのロー・パワー（ｒａｗ　ｐｏｗｅｒ　
）を問題状態の処理のために効果的に使うことを可能と
しており、なぜならば、このロー・パワーのうちシステ
ムのコーディネーション（ｃｏｏｒｄ１ｎａｔｉｏｎ）
及び制御に割かれてしまう量が極めて少なくて済むから
である。

コーディネーションと制御のオーバーヘッドは、いかな
る分散型処理システムにおいても、その効率に対する根
木的な制約を成すものである。

大域的な制御（即ちネットワークの制御）を目的として
いる場合には、種々のタイプの制御通信が用いられる。

従って、「マージ停止」、「ステータス要求」、及び「
マージ開始Ｊの各メッセージや、あるタスクの割当ての
ためのメッセージ並びにあるタスクの放棄のためのメッ
セージは、データ・メッセージと同一のフォーマットと
されており、それ故それらのメッセージもまた、ここで
はブライマリ・メッセージと称することにする。

それらの制御メッセージも同様にＴＮを含んでおり、そ
して優先順位プロトコルの中の然るべき位置に位置付け
られている。このことについては後に第１０図及び第１
１図に関して説明することにする。

「大域的セマフオ・バッファ・システム」という用語を
先に使用したのは、第１図に示された高速ランダム・ア
クセス・メモリ２６及び制御ロジック２８が、マルチプ
ロセッサのモードの選択とステータス表示及び制御指示
の双方向通信との両方において、重要な役割りを果たし
ているという事実があるからである。この大域的セマフ
オ・バッファ・システムはアクセスの二重性を提供する
ものであり、このアクセスの二重性とは、高速で動作す
るネットワーク構造体５０とそれより低速で動作するマ
イクロプロセッサとの双方が、メモリ２６内のメッセー
ジ、応答、制御、ないしはステータス表示を、遅延なし
に、そしてネットワークとマイクロプロセッサとの間の
直接通信を必要とすることなく、参照することができる
ようにしているということである。これを実現するため
に、制御ロジック２８が、メモリ２６を差込みワード・
サイクル（ｉｎｔｅｒｌａａｖｅｄ　ｗｏｅｄ　ｃｙｃ
ｌｅ）で時間多重化（タイム・マルチブレクシング）し
てネットワーク５０とマイクロプロセッサとへ接続して
おり、これによって結果的に、メモリ２６を共通してア
クセスすることのできる別々のボートが作り上げられて
いるのと同じことになっている。大域的資源、即ちネッ
トワーク５０と複数のマイクロプロセッサとは、トラン
ザクション・ナンパを、メモリ２６のうちのトランザク
ションのステータスを格納するために割振られている部
分へのロケートを行なうアドレス・口ケータとして、利
用することができる。局所的なレベル（＝個々のプロセ
ッサのレベル）において、あらゆる種類の使用可能状態
を包含する所与のトランザクションに関するサブタスク
のステータスを、マイクロプロセッサの制御の下にメモ
リ２６の内部で更新し、そして制御ロジック２８によっ
てバッファ・システムにロックするということが行なわ
れる。７ｆｆｆｉ９の異なった作動可能状態のうちの１
つを用いることによって、エントリをメモリ２６の異な
った専用部分から好適に取出すことができるようになっ
ている。ネットワークから問合せを受取ったならば、プ
ロセッサのステータスの通信が行なわれて（即ち「セマ
フォ」が読出されて）、それに対する優先権の判定がネ
ットワークの中で行なわれ、その際、完了の程度の最も
低いレディネス状態が優先権を得るようになっている。

以上の構成によって、１つの間合せに対する全てのプロ
セッサからの迅速なハードウエア的応答が得られるよう
になっている。従って所与のタスクに関する分散された
複数のサブタスクの全てが実行完了されているか否かに
ついて、遅滞なく、且つソフトウエアを用いることなく
、知ることができる。更にこのシステムでは、通信を行
なうプロセッサ・モジュールのいずれもがトランザクシ
ョン・ナンパの割当てを行なえるようになっており、こ
のトランザクション・ナンパ割当ては、使用可能な状態
にあるトランザクション・ナンパを、メッセージに使用
し或いは各々の大域的セマフォ・バッファ・システム内
において使用するために割当てる動作である。

以上の、トランザクションのアイデンティティとステー
タス表示とを統合した形で使用するということの好適な
具体的態様には、複数のプロセッサの各々が所与の判定
基準に関わる全てのメッセージを順序正しく送出するこ
とを要求されるようにした、複合的マージ動作がある。

もし従来技術に係るシステムであれば、先ず各々のプロ
セッサが自身のタスクを受取ってその処理を完了し、然
る後にその処理の結果を、最終的なマージ動作を実行す
るある種の「マスク」プロセッサへ転送するという方式
を取らねばならないであろう。従ってそのマスタプロセ
ッサが、そのシステムの効率に対する重大なネックとな
るわけである。

大域的レディネス状態が、作用が及ぶプロセッサの全て
が準備のできた状態にあるということを確証したならば
、夫々のプロセッサに備えられたメモリ２６における最
高の優先順位を有するメッセージが互いに同時にネット
ワークへ送出され、そしてそれらのメッセージに対して
は、前述の如く、マージが行なわれる間に優先権の判定
がなされる。幾つものグループのメッセージについて次
々と再送信の試みがなされ、その結果、複数のメッセー
ジを当該ｔランザクション・ナンパに関優先順位の高い
ものから低いものへと順に並べ、その最後には最低の優
先順位のものがくるようにした、シリアルなメッセージ
列が発生される。特別のコマンド・メッセージに従って
、このシステムは、マージ動作をその途中で停止するこ
とと途中から再開することとが可能とされており、その
ため、互いに同時刻に実行の途中にある複数のマージ動
作が、このネットワーク５０を共有しているという状態
が存在し得るようになっており、それによってこのシス
テムの資源を極めて有効に利用することが可能となって
いる。

従って、いかなる時刻においても、このネットワーク５
０に接続されている動作中のプロセッサの全てが、様々
なトランザクション・ナンパに関係した複数のメッセー
ジに関する動作を互いに非同期的に実行していられるよ
うになっている。

１つのステータス間合せによって同一のトランザクショ
ン・ナンパ即ち「現在」トランザクション・ナンパの参
照が行なわれたなら、全てのプロセッサが、用意されて
いるステータス・レベルのうちの１つをもって互いに同
期して応答を行なう。

例を挙げると、「マージ開始（ＳＴＡＲＴ　ＭＥＲＧＥ
　）　Ｊメッセージは、ある特定のトランザクション・
ナンパによって指定される大域的セマフォのテスト（＝
調査）を行なわせ、もしこのテストの結果得られた大域
的状態が「準備完了」状態であれば（即ち「送信準備完
了（ＳＥＮＤ　ＲＥＡＤＹ）　Ｊまたは「受信準備完了
（ＲＥＣＥＩＶＥ　ＲＥＡＤＹ　）　Ｊ　ノイずれかび
状態であれば）、現在トランザクション・ナンパ（ｐｒ
ｅｓｅｎｔ　ｔｒａｎｓａｃｔｉｏｎ　ｒ＋ａｍｂｅｒ
　：　Ｐ　Ｔ　Ｎ　）の値がこの「マージ開始」メッセ
ージに含まれて伝送されたＴＨの値に等しくセットされ
る。（もしテストの結果得られた大域的状態が「準備完
了」状態でなかったならば、ＰＴＨの値はｒＴＮｏ（こ
れはトランザクション・ナンパ（ＴＮ）が「０」である
という意味である）」という値に戻されることになる）
。

更には「マージ停止（ＳＴＯＰ　ＭＥＲＧＥ）　Ｊメッ
セージも、現在トランザクション・ナンパを「Ｏ」にリ
セットする。このようにしてｒＴＮＯＪは、ある１つの
プロセッサから他の１つのプロセッサへのメッセージ（
ポイント・ツー・ポイント・メッセージ）のために使用
される「ディフォルト」値のトランザクション・ナンパ
として利用されている。別の言い方をすれば、このｒＴ
ＮＯＪによって、「ノン伊マージ（ｎｏｎ−ｍｅｒｇｅ
　）　Ｊモードの動作が指定されるのである。

この犬域的相互通信システムは、メッセージの横成につ
いては第３Ａ，第３Ｂ，第３Ｃ１及び第１１図に示され
ているものを、また、高速ランダム・アクセス・メモリ
２６の構成については第８図及び第１０図に示されてい
るものを採用している。更に詳細な説明は、後に第５、
第７、第９、及び第１３図に関連させて行なうことにす
る。

第３Ａ〜第３Ｃ図及び第１１図から分るように、応答に
用いられるコマンド・コードは００からＯＦ（１６進数
）までであり、また、ブライマリ・メッセージに用いら
れるコマンド・コードは１０（１６進数）からより大き
な値に亙っている。従って応答はプライマリ・メッセー
ジに対して優先し、第１１図に示した並べ順では最小の
値が先頭にくるようにしてある。

高速ＲＡＭメモリ２６”　（第８図）の内部の１つの専
用格納領域（同図において「トランザクション・ナンバ
」と書かれている領域）が、第１２図のワード・フォー
マット（前述の７種類のレディネス状態、ＴＮ割当済状
態、並びにＴＮ非割当状態）を格納するために使用され
ている。

このメモリ２６“のその他の複数の専用部分のなかには
、人力（受信メッセージ）のための循環バッファと、出
力メッセージのための格納空間とが含まれている。この
メモリ２６”のもう１つの別の分琉領域がメッセージ完
了ベクトル領域として使用されており、この領域は、送
信完了した出力メッセージにポインタを置くことができ
るようにするものであり、これによって、出力メッセー
ジの格納空間を有効に利用できるようになフている。

以上から理解されるように、メモリ２６及び制御ロジッ
ク２Ｂについては、それらのキューイング（ｑｕｅｕｉ
ｎｇ　）　ｍ能並びにデータ・バッファリング機能は確
かに重要なものであるが、それらと共に、大域的トラン
ザクションを個々のプロセッサに関して分散させて処理
するところの多重共同動作が独特の重要性を有するもの
となっている。

（能動ロジック・ノード） 冗長性をもって配設されている２つのネットワークのい
ずれにおいても、第１図の複数の能動ロジック・ノード
５４は夫々が互いに同一の構成とされているが、ただし
例外として、各ネットワークの頂点にある方向反転ノー
ド５４だけは、上流側ボートを備えず、その替わりに、
下流方向へ方向反転するための単なる信号方向反転経路
を備えている。第４図に示すように、１個のノード５４
を、機能に基づいて２つのグループに大きく分割するこ
とができる。それらの機能的グループのうちの一方はメ
ッセージと並びにコリジョン信号（衝突番号）の伝送に
関係するものであり、他方は共通クロツク信号の発生並
びに再伝送に関係するものである。クロック信号に対し
ては、異なったノードにおける夫々のクロツク信号の間
にスキューが存在しないように、即ちゼロ・スキューと
なるように、同期が取られる。以上の２つの機能グルー
プは互いに独立したものではなく、その理由は、ゼロ・
スキュー・クロツク回路が信号伝送システムの重要な部
分を形成しているからである。ワード・クロック（シリ
アルな２つのバイトからなる）とバイト・クロックとの
両方が用いられる。ここで特に述べておくと、この能動
ロジック・ノード５４の状態を設定ないしリセットする
際にも、また、異なった動作モードを設定する際にも、
この能動ロジック・ノード５４を外部から制御する必要
はなく、また実際にそのような制御が行なわれることは
ない。更には、夫々のノード５４が互いに同一の構造で
あるため、最近のＩＣ技術を使用してそれらのノードを
大量生産することが可能であり、それによって、信頼性
を向上させつつ、かなりのコストの低下を実現すること
ができる。

先に言及したＡ，Ｂ及びＣの夫々の「ボート」は、その
各々が１０本の入力データ・ラインと１０本の出力デー
タ・ラインとを備えている。

例えばＡボートでは、入力ラインはＡＩで表わされ、出
力ラインはＡＯで表わされている。各々のボート毎に、
上流方向クロック・ライン及び下流方向クロツク・ライ
ンと共に、１木の「コリジョン」ライン（即ち「衝突」
ライン）が用いられている（例えばＡボートにはＡ　ｃ
ｏｌが用いられている）。Ａボート及びＢボートの夫々
のデータ・ラインはマルチブレクサ６０に接続されてお
り、このマルチブレクサ６０は、互いに競合する２つの
ワードのうちの優先する方のワード、或いは（それらの
競合ワードが互いに同一の場合には）その共通ワードを
、データ信号ＣＯとして、上流側ボート（Ｃボート）に
接続されているアップ・レジスタ６２ヘスイッチングし
て接続する。これと同時に、より高位の階層のノードか
ら送出されてＣボートで受取られた下流方向データが、
ダウン・レジスタ６４内へシフト・インされ、そしてそ
こからシフト・アウトされて、Ａボート及びＢボートの
両方に出力として発生する。

バイトからなるシリアルな上流方向への信号列のうちの
一方はブロックされ得るわけであるが、しかしながらそ
れによって上流方向ないし下流方向への余分な遅延が発
生することはなく、そして複数のワードが、ワード・ク
ロツク並びにバイト・クロックの制御の下に、切れ目の
ない列を成して、アップ・レジスタ６２及びダウン・レ
ジスタ６４を通して進められて行くのである。

Ａボート及びＢボートへ同時に供給された互いに競合す
るバイトどうしは、第１及び第２のパリティ検出器６６
、６７へ送られると共に比較器７０へも送られ、この比
較器７０は、８個のデータピットと１個の制御ビットと
に基づいて、最小の値のデータ内容が優先権を得るとい
う方式で優先権の判定を行なう。この優先権判定のため
のプロトコルにおいては、「アイドル」信号、即ちメッ
セージが存在していないときの信号は、とぎれ一ること
なく続＜ｒ．１」の列とされている。パリティ・エラー
は、例えば過剰な雑音の存在等の典型的な原因や、その
他の、信号゜伝送ないし回路動作に影響を与える何らか
の要因によって生じ得るものである。しかしながら本実
施例のシステムにおいては、バリティ・エラー表示は、
更に別の重要な用途のためにも利用されている。即ち、
あるマイクロプロセッサが動作不能状態へ穆行すると、
その移行がそのたび毎にマーキングされ、このマーキン
グは、パリティ・ラインを含めた全ての出力ラインが高
レベルになる（即ちその値が「１」になる）ことによっ
て行なわれ、従ってそれによって奇数パリティ・エラー
状態が発生されるようになっている。このパリティ・エ
ラー表示は、１つのエラーが発生したならネットワーク
内を「マーカ（ｍａｒｋｅｒ）　Ｊとして伝送され、こ
のマーカによって、システムは、大域的資源に変化が生
じたことを識別すると共にその変化がどのようなものか
を判定するためのプロシージャを開始することができる
ようになっている。

１対のパリティ検出器６６、６７と比較器７０とは、信
号を制御回路７２へ供給しており、この制御回路７２は
、優先メッセージ・スイッチング回路７４を含み、また
、優先権の判定がさなれたならば比較器７０の出力に応
答してマルチブレクサ６０を２つの状態のうちのいずれ
かの状態にロックするように構成されており、更に、下
流方向へのコリジョン信号を発生並びに伝播するように
構成されている。穆行パリティ・エラー伝播回路７６の
名前のいわれは、この回路が、先に説明した同時に全て
のラインが「１」とされるパリティ・エラー状態をネッ
トワークの中に強制的に作り出すものだからである。リ
セット回路７８はこのノードを初期状態に復帰させるた
めのものであり、エンド畢オブ・メッセージ（ｅｎｄ　
ｏｆ　ｍｅｓｓａｇｅ：　ＥＯＭ）検出器８０を含んで
いる。

以上に説明した諸機能並びに後に説明する諸機ロジック
・ノードにおいてマイクロプロセッサ・チップを使用し
てそれらの機能を実行するようにしても良いのであるが
、しかしながら、第５図の状態図と以下に記載する論理
式とに従ってそれらの機能が実行されるようにすること
によフて、更に容易に実行することが可能となる。第５
図の状態図において、状態ＳＯはアイドル状態を表わす
と共に、互いに競合しているメッセージどうしが同一で
あるために、一方のボートを他方のボートに優先させる
判定が下されていない状態をも表わしている。Ｓ１状態
及びＳ２状態は夫々、Ａボートが優先されている状態及
びＢボートが優先されている状態である。従って、ＢＩ
のデータ内容がＡＩのデータ内容より大きく且つＡＩに
バリティ・エラーが存在していない場合、または、ＢＩ
にバリティ・エラーが存在している場合（これらのＡＩ
にバリティ・エラーが存在していないという条件と、Ｂ
Ｉにパリティ・エラーが存在しているという条件とは、
夫々、ＡＩＰＥ及びＢＩＰＥと表記され、フリップ・フ
ロツブの状態によって表わされる）には、Ａボートが優
先されている。

ＡＩとＢＩとに関して以上と逆の論理状態（論理条件）
は、この装置が３２状態へ穆行すべき状態（条件）とし
て存在するものである。より高位の階層のノードから、
その階層において衝突が発生した旨の表示が発せられた
ならば、その表示は、下流方向信号の中に入れられてＣ
ＯＬＩＮとして送り返されてくる。この装置は、それが
ＳＯ状態、Ｓ１状態、及びＳ２状態のうちのいずれの状
態にあった場合であってもＳ３状態へと移行し、そして
このコリジョン信号を下流方向へＡｃｏｌ及びＢ　ｃｏ
ｌとして転送する。Ｓ１状態ないしはＳ２状態にあると
きには、このノードは既に判定を下しているため、同様
の方式でコリジョン信号が下流方向へ、より低位の階層
の（２つの）ノードへと送出されており、このとき、優
先メッセージスイッチング回路７４は、状況に応じてＡ
ボート或いはＢボートにロックされている。

リセット回路７８はＥＯＭ検出器８０を含んでおり、こ
の検出器８゛０を用いて、ノードのＳ３からＳＯへのリ
セット（第５図）が行なわれる。

第１のリセットモードは、第６図に示すようにブライマ
リ・メッセージの中のデータ・フィールドを終結させて
いるエンド・オブ・メッセージ（ＥＯＭ）フィールドを
利用するものである。

１つのグループを成す複数のフリップ・フロツブと複数
のゲートとを用いて、次式の論理状態が作り出される。

ＵＲＩＮＣ−ＵＲＣ−ＵＲＣＤＬＹ ここで、ＵＲＣはアップ・レジスタの中の制御ビットを
表わし、ＵＲＩＮＣはこのアップ・レジスタへ人力され
る入力信号の中の制御ビットの値を表わし、そしてＩＪ
　ＲＣ　Ｄ　ＬＹはアップ・レジスタ遅延フリップ・フ
ロップ内のＣ値（＝制御ビットの値）を表わしている。

第６図に示すように、制御ビットの列の中の、連続する
２個のビットを１組としたビット対（ビット・ベア）が
、ある種のフィールドを明示すると共に、１つのフィー
ルドから次のフィールドへの穆行を明示するようにして
ある。例を挙げると、アイドル時に用いられる「１」の
みが続く制御ビット状態から、「０、１」のビット・シ
ーケンス（＝ビット対）への移行は、フィールドの開始
を明示するものである。この、「０、１」のシーケンス
は、データ・フィールドの開始を識別するのに用いられ
る。これに続く「１、０』の制御ビットのストリング（
列）は、内部フィールドないしはサブフィールドを表示
しており、またエンド・オプ・メッセージ（ＥＯＭ）は
ｒｏ，ＯＪの制御ビット対によって識別される。「１、
０」のビット対のストリングのあとに「０、０」のビッ
ト対がくる状態は、他にはない状態であり、容易に識別
することができる。ＵＲＩＮＣ信号、ＵＲＣ信号、及び
Ｕ　ＲＣ　Ｄ　ＬＹ信号はまとめてアンド（論理積）を
とられ、これらの各々の信号は互いにバイト・クロック
１つ分づつ遅延した関係にある。それらのアンドをとっ
た結果得られる侶号の波形は、メッセージ・パケットが
始まるまでは高レベルで、この開始の時点において低レ
ベルに転じ、そしてこのデータ（＝メッセージ・パケッ
ト）が続いている間、低レベルにとどまる波形である。

この波形は、ＥＯＭが発生されてからバイト・クロック
２つ分が経過した後に、高レベルへ復帰する。この、波
形ＵＲＩＮＣ−ｔＪＲｃ−ＵＲＣＤＬＹが正に転じる遷
りによって、ＥＯＭが検出される。第５図に付記されて
いるように、この正ｉ１ＢによってＳ１またはＳ２から
ＳＯへの復帰動作がトリガされるのである。

より高位の階層のノードがリセットされると、それによ
ってＣＯＬＩＮ状態となり、これは衝突状態が消失した
ことを表わす。この論理状態は、Ｓ３から基底状態であ
るＳＯへの復帰動作を開始させる。注意して頂きたいこ
とは、このＣＯＬＩＮ状態は、エンド・オブ・メッセー
ジがネットワーク５０の階層を次々と「走り抜けて」い
くのにつれて、下方へ、それらの階層へ伝播していくと
いうことである。以上のようにして、各々のノードはメ
ッセージの長さの長短にかかわらず自己リセットできる
ようになっている。更に注意して頂きたいことは、ネッ
トワークの初期状態の如何にかかわらず、アイドル信号
が供給されたならば全てのノードがＳＯ状態にリセット
されるということである。

コリジョン信号は複数のプロセッサ・モジュールにまで
戻される。それらのモジュールはこのコリジョン状態情
報を記憶し、そしてアイドル・シーケンスを送信する動
作へと復帰し、このアイドル・シーケンスの送信は競合
において勝利を得たプロセッサが送信を続けている間中
行なわれている。プロセッサは、ＣＯＬＩＮからＣＯＬ
ＩＮへの遷移を検出し次第、新たな送信を開始すること
ができるようにされている。更にこれに加えて、プロセ
ッサは、Ｎをネットワーク内の階層の数とするとき、２
Ｎ個のバイト・クロックの時間に亙ってアイドル信号を
受信し続けたならば新たな送信を開始することができる
ようにされており、それは、このような状況もまた、前
者の状況と同じく、先に行なわれた送信がこのネットワ
ーク内に残フてはいないということを表わすものだから
である。これらの新たな送信を可能にするための方式の
うちの後者に依れば、初めてネットワークに参加するプ
ロセッサが、トラフィツクさえ小さければネットワーク
との間でメッセージ同期状態に入ることができ、そのた
めこの初参加のプロセッサは、このネットワーク上の他
のプロセッサとの間の相互通信を開始する際して、別の
プロセッサからのポーリングを待つ必要がない。

パリティ・エラー状態は第５図の状態図の中にに記され
ているが、次の論理式に従って設定されるものである。

ＰＥＳＩＧ　　−　　ＡＩＰＥ−　ＡＩＰＥＤＬＹ　　
＋　ＢＩＰＥ−　ＢＩＰＥＤＬＹこのＰＥＳＩＧの論理
状態が真であるならば、アップ・レジスタへの入力信号
ＵＲＩＮは、（ＩＩＲＩＮ　Ｏ・・・ＵＲＩＮ　７、ｃ
，ｐ＝ｉ・・弓、１、１）である。上の論理式を満足す
るために、穆行バリティ・エラー伝播回路７６は、ＡＩ
ＰＥ用、即ちＡ人力のパリティ・エラー用フリツブ・フ
ロツブと、遅延フリップ・フロツブ（ＡＩＰＥＤＬＹ）
とを含んでいる。後者のフリップ・フロツプは、ＡＩＰ
Ｅの設定状態に従って、それよりバイト・クロツク１つ
分遅れて状態を設定される。従って八人力に関して言え
ば、ＡＩＰＥ用フリップ・フロツプがパリティ・エラー
によってセット状態とされたときに、ＰＥＳ　Ｉ　Ｇ値
がバイト・クロック１つ分の間ハイ・レベルとなり、そ
のため、このＰＥＳ　Ｉ　Ｇ信号はパリティ・エラーの
最初の表示がなされたときに１回だけ伝播されるわけで
ある。複数のデータ・ビット、制御ビット、並びにパリ
ティ・ビットの全てが「１」の値であるときにもこれと
同じ状態が生じるが、それは、大域的資源の状態につい
ての先に説明した移行が発生したときに生じる状態であ
る。それによって全てのラインがハイ・レベルに転じ、
全てが「１」の状態を強制的に作り出されて総数偶数状
態（奇数バリティ状態）が確立され、その結果、先に説
明した状態にＡＩＰＥフリップ・フロツブとＡＩＰＥＤ
ＬＹフリップ・フロツブとがセットされてパリティ・エ
ラーを表示するようになる。以上の構成は、Ｂボートで
受取ったメッセージ・パケットがバリティ・エラー、或
いはステータスの変化を表示するための強制的バリティ
表示を含んでいる場合にも、同様の方式で動作する。

雑音の影響やその他の変動要素に起因して発生するパリ
ティ・エラーは、通常は、プロセッサの動作に影響を及
ぼすことはなく、その理由は、冗長性を有する二重のネ
ットワークを用いているからである。監視（モニタ）や
保守のためには、インジケータ・ライト（＝表示灯：不
図示）を用いてパリティ・エラーの発生を表示するよう
にする。ただし、ステータスの変化を示す１回のみ伝播
するバリティ・エラーについては、それによって、その
変化の瓜要性を評価するためのルーチンが開始される。

第４図に示すようにこのノード５４に使用されているク
ロッキング・システムは、ネットワーク内に用いられて
いる階層の数にかかわらず、全てのノード要素における
クロツクとクロックとの間のスキュー（　ｓｋｅ＊）が
ゼロとなるようにするための、即ちゼロ・スキュー状態
を保持するための、独特の手段を提供するものである。

クロツク回路８６は、第１及び第２の排他的ＯＲゲート
８８、８９を含んでおり、夫々ＡとＢで示されているそ
れらの徘他的ＯＲゲートの出力は、加算回路９２によっ
て、それらの間に減算（即ちｒＢ−ＡＪの演算）が行な
われるように結合されており、この加算回路９２の出力
は、低域フィルタ９４を通された後に、フェーズ・ロッ
ク・ループである発振器（ＰＬＯ）９６から送出される
出力の位相を制御している。第１の排他的ＯＲゲート８
８への人力は、このＰＬＯ９６の出力と、隣接するより
高位の階層のノード要素から絶縁駆動回路９７を介して
供給される下流方向クロツクとである。このクロツクの
ラインには「ワード・クロック」と記されており、この
ワード・クロツクは、隣接するより高位の階層から既知
の遅延での後に得られるものであり、そしてこの同じク
ロツク信号が、もう１つの絶縁駆動回路９８を介して、
隣接するより高い階層のそのノードヘ返されるようにな
っている。第２の排他的ＯＲゲート８９への入力は、こ
のワード・クロックと、隣接するより低位の階層からの
クロツク・フィードバックとから成り、この低位の階層
も同様に、このＰＬＯ９６から信号を受取っている。

上記のワード・クロツク・ラインは、第３の排他的ＯＲ
ゲート１００の２つの人力へ接続されており、それら両
方の人力は、直接的に接続されているものと、τＣ遅延
線１０１を介して接続されているものとである。これに
よって、ワード・クロックの２倍の周波数をもち、この
ワード・クロックに対してタイミングの合った、バイト
・クロック信号を得ている。

以上のクロツク回路８６の作用は、第７図のタイミング
・ダイアグラムを参照すればより良く理解できよう。ク
ロック・アウト信号（クロツク出力信号）は、ＰＬＯ９
６の出力である。このクロッキング・システムの最大の
目的は、ネットワーク内の全てのノードに関するクロッ
ク出力信号どうしの間にゼロ・タイム・スキュー状態を
保持することにあるのであるから、当然のことながら、
それらのクロック出力信号どうしはその公称周波数もま
た互いに同一でなければならばい。ノード間の伝送ライ
ンによる遅延では、略々一定の値になるようにするが、
この遅延の値それ自体は長い時間に設定することも可能
である。ここに開示している方法を採用するならば、ネ
ットワーク並びにノードのバイト・クロツク速度を実機
システムにおいて採用されている速度（公称１　２０ｎ
ｓ）とした場合に、２８フィート（８．５３ｍ）もの長
さにすることが可能である。当業者には容易に理解され
るように、可能最大個数のプロセッサ・モジュールが目
いっぱいに実装されいるのではないネットワークには、
更に階層を付加することによって、この２８フィートの
整数倍の長さを容易に得ることができる。その場合、そ
れに対応して待ち時間、即ちそのネットワークを通して
行なわれる伝送の伝送時間は増大する。

第７図中のクロツク・アウト信号のすぐ下の波形によっ
て示されているように、隣接するより高位の階層から得
られるワード・クロックはクロツク・アウト信号と同じ
ような波形であるが、ただしてだけ遅れている。このワ
ード・クロツクが、全てのノードに共通する根本的タイ
ミング基準を成すのであるが、そのようなことが可能で
あるのは、個々のクロツク・アウト信号の前縁をその回
路の内部で制御することができ、そしてそれらの前縁を
ワード・クロックに先行させることによって、全てのノ
ードが同期した状態に保持されるようにすることができ
るからである。波形Ａ及び波形Ｂを参照すると分るよう
に、第１のＯＲゲート８８が発生するバルスＡは、ワー
ド・クロツクの前縁の位置で終了しており、一方、第２
のＯＲゲート８９が発生するパルスＢは、その前縁がワ
ード・クロックの前縁と一致している。このＢパルスの
後縁は、隣接するより低位の階層のモジュールからのフ
ィードバック・パルスの開始の位置に定められ、このフ
ィードバック・パルスはτだけ遅延しているため、Ｂパ
ルスはその持続時間が一定となっている。クロツク回路
８６は、パルスＡの持続時間をパルスＢの持続時間と同
一に保持するように作用するが、そのように作用する理
由は、ＰＬＯ９６の位相を進めて同期状態が確立される
ようにするにつれて、加算回路９２の出力信号（減算ｒ
Ｂ−ＡＪを行なった信号）がゼロへ近付いて行くからで
ある。実際には、破線で示されているように好適な位置
より先行していることも遅れていることもあるＡ信号の
前縁に対して調節を加えて、このＡ信号の前縁がワード
・クロツクの前縁より時間τだけ先行する位置にくるよ
うにする。全てのノードにおいて、クロツク・アウト信
号の前縁がこの好適公称位置に位置するようになれば、
ワード・クロックどうしの間にゼロ・スキュー状態が存
在することになる。従ってネットワークに接続されてい
る夫々のプロセッサは、あるプロセッサから別のプロセ
ッサまでの経路の全長に関する制約から解放されている
が、それは、遅延が累積することが無いということと、
伝播時間に差が生じないということとに因るものである
。

二倍周波数のバイト・クロツクを発生させるために、遅
延線１０１によって、遅延時間τＣだけ遅れたワード・
クロックが複製されており、この遅延線１０１もゲート
１００へ信号を供給している。従って、第７図中のバイ
ト・クロツクと記されている波形から分るように、ワー
ド・クロツクの前縁と後縁の両方の位置に、持続時間τ
Ｃを有するバイト・クロツク・パルスが発生される。こ
のパルスの発生は、各々のワード・クロックのインタバ
ルの間に２回づつ生じており、しかも、全てノードにお
いて、ワード・クロックと同期して生じている。以上の
説明においては、ノードとノードとの間の伝送ラインに
よって発生される遅延は階層から階層への伝送方向がど
ちら方向であっても殆ど同一であり、そのため、事実上
、このシステム内の全てのワード・クロツク並びにバイ
ト・クロックが、互いに安定な位相関係に保たれるとい
うことを、当然の前提としている。従って局所的に（＝
個々のノードの内部で）発生されるバイト・クロックは
、各々のノードにおいて、メッセージの２バイト・ワー
ド（＝２個のバイトから成るワード）の、その個々のバ
イトのためのクロッキング機能を提供している。

以上の能動ロジック・ノードは、同時に送出されたメッ
セージ・パケットどうしの間の競合をそのデータ内容に
基づいて決着させるようにしている場合には常に、潜在
的な利点を有するものである。これに対し、例えば、１
９８１年２月１７日付で発行された米国特許第４２５１
８７９号公報「デジタル通信ネットワークのための速度
非依存型アービタ・スイッチ（　Ｓｐｅｅｄ　Ｉｎｄｅ
ｐｅｎｄｅｎｔ＾ｒｂｉｔｅｒ　Ｓｗｉｔｃｈ　ｆｏｒ
　Ｄｉｇｉｔａｌ　ＣｏｍｍｕｎｉｃａｔｉｏｎＮｂｉ
ｗｏｒｋｓ）　Ｊに示されているものをはじめとする、
大多数の公知にシステムは、時間的に最初に受信された
信号がどれであるのかを判定することを目指しており、
外部に設けた処理回路または制御回路を使用するものと
なっている。

（プロセッサ・モジュール） 第１図の、システム全体の概略図の中に図示されている
個々のプロセッサは、夫々、インターフェイス・ブロセ
ッ４０！−（ＩＦＰ）１４及び１６と、アクセス・モジ
ュール・プロセッサ（ＡＭＰ）１８〜２３の具体例とし
て示されており、また、これらのプロセッサは、大まか
に複数の主要要素に再区分してある。これらのプロセッ
サ・モジュ−）Ｌ，（Ｉ　ＦＰ及びＡＭＰ）の構成につ
いての更に詳細な具体例は、第１図の機能的な大まかな
再区分との間に対応関係を有するものとなるが、ただし
そればかりでなく、かなり多くの更なる再区分をも示す
ものとなる。本明細書で使用するところの「プロセッサ
・モジュール」なる用語は、第８図に図示されているア
センブリの全体を指すものであり、このアセンブリは、
以下に説明する任意選択の要素を備えることによって、
ＩＦＰ或いはＡＭＰのいずれかとして機能することがで
きるようになる。また、「マイクロプロセッサ・システ
ム」という用語は、マイクロプロセッサ１０５を内蔵し
たシステム１０３を指すものであり、ここでマイクロプ
ロセッサ１０５は、例えば、インテル８０８６型（Ｉｎ
ｔｅｌ　８０８６）　１　６ビット・マイクロプロセッ
サ等である。このマイクロプロセッサ１０５のアドレス
・バス並びにデータ・バスは、マイクロプロセッサ・シ
ステム１０３の内部において、例えばメインＲＡＭ１０
７等の一般的な周辺システム、並びに周辺機器コントロ
ーラ１０９に接続されている。この周辺機器コントロー
ラ１０９は、プロセッサ・モジュールがＡＭＰでありし
かも周辺機器がディスク・ドライブ１１１である場合に
用い得るものの一例として示すものである。これに対し
て、このプロセッサ・モジュールをＩＦＰとして働かせ
る場合には、破線で描いた長方形の中に示されているよ
うに、このコントローラ即ちインターフェイスを、例え
ばチャネル・インターフェイスに取り替えれば良い。そ
のような具体例のＩＦＰは、ホスト・システムのチャネ
ル即ちバスとの間の通信を行なうものとなる。

このマイクロプロセッサ・システム１０３には従来の一
般的なコントローラやインターフエイスを用いることが
できるので、それらのコントローラやインターフェイス
については更に詳細に説明する必要はない。

１つのマイクロプロセッサ毎に１台のディスク・ドライ
ブを用いることが費用と性能の両方の面において有利で
あるということを示し得ることに注目すべきである。そ
のような方式が有利であるということは、データベース
に関しては一般的に言えることであるが、ただし、とき
には、１つのマイクロプロセッサが複数の二次記憶装置
にアク．セスできるようにマイクロプロセッサを構成す
ることが有益なこともある。概略図においては、図を簡
明にするために、その他の通常用いられているサブシス
テムが組み込まれている点については図示省略してある
。この省略されたサブシステムは例えば割込みコントロ
ーラ等であり、割込みコントローラは、半導体を製造し
ているメーカーが自社製のシステムに組み合わせて使用
するために供給しているものである。また、本発明が提
供し得る冗長性と信頼性とを最大限に達成することので
きる、プロセッサ・モジュールへ電源を供給するために
適切な手段を、講じることの重要性についても当業者に
は理解されよう。

マイクロプロセッサ・システム１０３における任意選択
要素として示されている周辺機器コントローラ１０９と
チャネル・インターフェイスとは、第１図中のＩＦＰイ
ンターフェイスとディスク・コントローラとに相当する
ものである。これに対して第１図の高速ＲＡＭ２６は、
実際には、第１のＨ．Ｓ．ＲＡＭ２６’と第２のＨ．Ｓ
．ＲＡＭ２６”とから成っており、それらの各々は、タ
イム・マルチブレクシング（時間多重化）によって、機
能の上からは事実上の３−ボート・デバイスとされてお
り、それらのボートのうちの１つ（図中に「Ｃ」と記さ
れているボート）を介してマイクロプロセッサのバス・
システムと接続されている。Ｈ．Ｓ．ＲＡＭ２６’　　
２６”の各々は、夫々に第１ないし第２のネットワーク
・インターフェイス１２０，１２０’　と協働し、それ
によって、夫々が第１及び第２のネットワーク５０ａ及
び５０ｂ（これらのネットワークは第８図には示されて
いない）と、人力（受信）ポートＡ及び出力（送信）ポ
ートＢを介して通信を行なうようになっている。このよ
うに互いに冗長性を有する２つのシステムとなフている
ため、第２のネットワーク・インターフェイス１２０゜
　と第２のＨ．Ｓ．ＲＡＭ２６”を詳細に説明するだけ
で良い。ネットワーク・インターフェイス１２ｏ１１２
０゜については第１３図に関連して更に詳細に示され説
明されているが、それらは、大きく再区分するならば以
下の４つの主要部分に分けることができる。

第２のネットワーク５０ｂからの１０本の入力ラインを
、インターフェイス・データ・バス並びにインターフェ
イス・アドレス・バスを介してＨ．Ｓ．ＲＡＭ２６″の
Ａボートへ接続している、人カレジスタ・アレイ／コン
トロール回路１２２。

第２のネットワーク５０ｂへの出力ラインを、インター
フエイス・データ・バス並びにインターフエイス・アド
レス・バスと、第２のＨ．Ｓ．ＲＡＭ２６”のＢボート
とへ接続している、出力レジスタ・アレイ／コントロー
ル回路１２４。

インターフェイス・アドレス・バス並びにインターフェ
イス・データ・バスと，Ｈ．Ｓ．ＲＡＭ２６”のＡボー
ト並びにＢボートとへ接続された、マイクロプロセッサ
・バス・インターフェイス／コントロール回路１２６。

ネットワークからワード・クロツクを受取り、そして、
インターフェイス１２０゜を制御するための互いに同期
し且つ適切な位相関係にある複数のクロツクを発生する
、クロツク発生回路１２８。

第２のネットワーク・インターフェイス１２０゜とＨ．
Ｓ．ＲＡＭ２６”とは、マイクロプロセッサ・システム
１０３と協働することによって、高速で動作するネット
ワークとそれと比較してより低速で動作するプロセッサ
との間のデータ転送をコーディネートしており、また更
に、それらの異なったシステム（；ネットワーク・シス
テムとプロセッサ・システム）の間で交換されるメッセ
ージの、待ち行列を作る機能も果たしている。マイクロ
プロセッサ・バス・インターフェイス／コントロール回
路１２６は、マイクロプロセッサ・システムと協働して
（読出し／書込み機能：　Ｒ／Ｗ機能）を実行するため
のものであると言うことができ、このマイクロプロセッ
サ・システムは（少なくともそれがインテル８０８６型
である場合には）Ｈ．Ｓ．ＲＡＭ２６”に直接データを
書込む能力と、このＨ．Ｓ．ＲＡＭ２６”からデータを
受取る能力とを備えている。

ＩＦＰの構造とＡＭＰの構造とは、その作用に関しては
互いに類似したものであるが、しかしながら、Ｈ．Ｓ．
ＲＡＭ２６″の内部の人力メッセージ格納領域の大きさ
と出力メッセージ格納領域の大きさとに関しては、ＩＦ
ＰとＡＭＰとの間に相当の差異が存在することがある。

リレーショナル・データベース・システムにおいては、
ＩＦＰは、ネットワークを絶えず利用してホスト・コン
ピュータの要求を満たせるようにするために、Ｈ．Ｓ．
ＲＡＭ２６”の内部に、高速ネットワークから新たなメ
ッセージを受取るための、大きな入力メッセージ格納空
間を備えている。ＡＭＰについてはこれと逆のことが言
え、それは、高速ネットワークへ送出される処理済メセ
ージ・パケットのために、より多くの格納空間が使用で
きるようになっていなければならないからである。Ｈ．
Ｓ．ＲＡＭ２６”はマイクロプロセッサ・システム１０
３の中のメインＲＡＭ１０７と協働しての動作も行ない
、このメインＲＡＭ１０７は各々のネットワークのため
のメッセージ・バッファ・セクションを備えている。

マイクロプロセッサ・システム１０３のための、メイン
ＲＡＭ１０７内部のシステム・アドレス空間の割当ての
態様は第９図に示されており、それについて簡単に説明
しておく。一般的な方式に従って、ランダム・アクセス
のための記憶容量が増加された場合に使用される拡張用
の空間を残すようにしてシステム・ランダム・アクセス
機能に割当てられたアドレスと、Ｉ／Ｏアドレス空間と
、ＲＯＭ及びＦＲＯＭ　（ＥＰＲＯＭを含む）の機能の
ために割当てられたアドレス空間とを有するものとなっ
ている。更に、システム・アドレス空間のうちの幾つか
の部分が、夫々、第１及び第２の高速ＲＡＭ２６’　　
２６”から送られてくるメッセージ・パケットと、それ
らの高速ＲＡＭへ送り出されるメッセージ・パケットの
ために割当てられている。これによってシステムの動作
に非常な融通性が得られており、それは、マイクロプロ
セッサ１０５がＨ．Ｓ．ＲＡＭ２６”をアドレスするこ
とが可能であるようにしても、メインＲＡＭ１０７の働
きによクて、ソフトウェアとハードウェアとの相互依存
性に殆ど拘束されないようにできるからである。

再び第８図を関して説明するが、既に述べたように、２
つの方向からアクセスすることのできるＨ．Ｓ．ＲＡＭ
２６”は、マルチプロセッサ・モードの制御、分散型の
更新、並びにメッセージ・パケットの流れの管理におけ
る、中心的機能を実行するように構成されている。これ
らの目的や更に別の目的を達成するために、Ｈ．Ｓ．Ｒ
ＡＭ２６”は複数の異なった内部セクタに区分されてい
る。第８図に示されている様々なセクタの相対的な配置
の態様は、このシステムの中の個々のプロセッサ・モジ
ュールの全てにおいて採用されているものであり、また
、それらのセクタの境界を指定している具体的なアドレ
スは、実際のあるシステムにおいて用いられているアド
レスを示すものである。ここで注意して頂きたいことは
、これらのメモリ・セクタの大きさとそれらの相対的な
配置とは、具体的なシステムの状況次第で大きく変り得
るものだということである。図示例では１６ビットのメ
モリ・ワードが採用されている。

選択マップ及び応答ディレクトリは、初期設定の間に一
度だけ書込めば良いような種類の専用ルックアップ・テ
ーブルであり、一方、トランザクシミン・ナンパ・セク
ションの方は、動的改定自在な（一動作している間に何
度も内容を変更することができるようにした）ルックア
ップ・テーブルーを提供している。゜ 選択マップのメモリ・セクションはロケーションＯから
始まっているが、この具体例では、基本的にこのメモリ
・セクションの内部において４つの異なったマップが使
用されるようになっており、それらのマップは相互に関
連する方式で利用されるものである。メッセージ・パケ
ットの中に内包されている転送先遭択ワード（　ｄｅｓ
ｔｉｎａｔｉｏｎｓｅｌｅｃｔｉｏｎ　ｗｏｒｄ　：　
Ｄ　Ｓ　Ｗ　）が、Ｈ．Ｓ．ＲＡＭ２６”内の専用の選
択マップと共同するようにして用いられる。この転送先
選択ワードは、計１６個のビットから成り、そしてその
うちの１２個のビット・ポジションを占めるマップ・ア
ドレスとその他の４個のビットを占めるマップ選択デー
タとを含むものとされている。Ｈ．Ｓ．ＲＡＭの先頭の
１０２４個の１６ビット・メモリ・ワードは、その各々
が４つのマップ・アドレス値を含んでいる。ＤＳＷに明
示されているアドレス値に従ってＨ．Ｓ．ＲＡＭへ１回
のメモリ・アクセスを行なうだけで、４つの全てのマッ
プにってのマップ・ビットが得られ、その一方で、その
ＤＳＷに含まれているマップ選択ビットが、どのマップ
を用いるべきかを決定するようになっている。

第１５図は、′以上のマップ・セクションの概念的な構
造を示しており、同図においては、各々のマップがあた
かも物理的に分離した４０９６ｘｌビットのＲＡＭから
成るものであるかのように図示されている。実施する際
の便宜を考慮に入れれば、第８図に示されているように
、全てのマップ・データがＨ．Ｓ．ＲＡＭの単一の部分
に格納されるようにするのが便利である。ＤＳＷ管理セ
クション１９０（第１３図）が、Ｈ．Ｓ．ＲＡＭの１個
の１６ビット・ワードから得られる第１５図の４つのマ
ップの、その各々からの４個のビットに対するマルチプ
レクシング動作を制御している。当業者には理解される
ように、この方式の利点は、Ｈ．Ｓ．ＲＡＭのその他の
部分をアクセスするのに用いられるのと同じ手段を用い
て、プロセッサがマップを初期設定できるという点にあ
る。

更には、３つの異なったクラス（分類）の転送先選択ワ
ードが使用され、またそれに対応して、選択マップの格
納口ケーシミンが、ハッシュ選択部分、クラス選択部分
、及び転送先プロセッサ識別情報（ｄｅｓｔｉｎａｔｉ
ｏｎ　ｐｒｏｃｅｓｓｏｒ　ｉｄｅｎｔｉｆｉｃａｔｉ
ｏｎ：ＤＰＩＤ）遭択部分に分割されている。このＤＰ
ＩＤは、当該プロセッサ１０５が、そのメッセージ・パ
ケットの転送先として意図された特定のプロセッサであ
るか否かを明示するものである。これに対して、クラス
選択部分は、当該プロセッサが、そのメッセージ・パケ
ットを受取るべき特定の処理クラスに属する複数のプロ
セッサのうちの１つであるか否か、即ちそのプロセッサ
・グループのメンバーであるか否かを明示するものであ
る。ハッシュ値は、リレーショナル・データベース・シ
ステムの内部にデータベースが分配される際の分配方法
に応じて格納されており、この分配方法は、そのシステ
ムに採用されている、特定のリレーションのためのアル
ゴリズム、並びに分散格納方式に従ったものとなる。こ
の具体例におけるハッシュ値は、プロセッサの指定をす
るに際しては、そのプロセッサがそのデータに対して一
次的な責任とバックアップ用の責任とのいずれか一方を
もつものとして指定することができるようになっている
。従って、以上の複数の選択マップによって、Ｈ．Ｓ．
ＲＡＭ２６“を直接アドレスして、プロセッサが転送先
であるか否かを判断する、という方法を取れるようにな
っている。この機能は、優先権を付与されたメッセージ
を全てのネットワーク・インターフェイス１２０ヘブロ
ードカストするという方法と互いに相い補う、相補的な
機能であり、そして割込みを行なうことなくマイクロプ
ロセッサ１０５のステータスの局所的なアクセスができ
るようにしている機能でもある。

Ｈ．Ｓ．ＲＡＭ２６”の中の、他の部分からは独立した
１つのセクションが、大域的に分散されている諸活動の
チェック及び制御をするための中枢的な手段として機能
している。既に述べたように、また第３図に示されてい
るように、ネットワーク５０ｂへ送出され、またこのネ
ットワーク５０ｂから受取る種々の処理の夫々に対して
は、トランザクション・ナンパ（ＴＮ）が割当てられて
いる。メッセージの中にＴＮが内包されているのは、各
々のプロセッサ・システム１０３が自ら受容したサブタ
スクを互いに独立して実行する際の大域的なトランザク
ション・アイデンティティ（トランザクション識別情報
）とするためである。Ｈ．Ｓ．ＲＡＭ２６”内の、複数
の使用可能なトランザクション・ナンパのアドレスを格
納するための専用のブロックが、それらのサブタスクを
実行する際にマイクロプロセッサ・システム１０３によ
って局所的に制御及び更新されるステータス・エントリ
（＝ステータスについての記述項）を収容している。Ｔ
Ｎは、相互通信機能が実行される際に、局所的にもまた
大域的にも、様々な異なった利用法で用いられる。トラ
ンザクション・ナンパは、サブタスクを識別するため、
データを呼出すため、コマンドを与えるため、メッセー
ジの流れを制御するため、並びに大域的な処理のダイナ
ミクスの種類を特定するために用いられる。トランザク
ション・ナンパは、大域的通信の実行中に割当てたり、
放棄したり、変更したりすることかでぎる。これらの特
徴については以下の記載において更に詳細に説明する。

ＴＨの特徴のうち、最も複雑ではあるがおそらく最も効
果的な特徴と言えるのは、ソート・ネットワーク（ソー
ティング機能を有するネットワーク）と協働することに
よって、所与の制御処理に関するローカル・ブロセフサ
（＝個々のプロセッサ・モジュール）のステータスの分
散型更新を可能にするという、その能力である。各々の
制御処理（即ちタスクないしマルチプロセッサの活ｉ！
！Ｉ＋）はそれ自身のＴＮをもっている。

レディネス状態（プロセッサがどのような動作をする準
備が整クているかの状態）の値が、Ｈ．Ｓ．ＲＡＭ２６
＠のトランザクション・ナンパ・セクションに保持され
るようになっており、このレディネス状態の値は、マイ
クロプロセッサ・システム１０３の制御の下に局所的に
（＝個々のプロセッサ・モジュールの内部で）変更され
る。マイクロプロセッサ・システム１０３は、第１０図
の応答ディレクトリの中の適当なエントリ（例えばＳＡ
ＣＫ／Ｂｕｓｙ）（アドレスはｒ０５０Ｄ（１６進数）
」）を初期設定することができ、そしてそれによって複
製されたとおりのイメージを転送することによって、こ
のＳ　Ａ　Ｃ　Ｋ　／　Ｂ　ｕ　ｓ　ｙのステータスの
、Ｈ．Ｓ．ＲＡＭ２６″への入力する。あるＴＮアドレ
ス（＝トランザクション・ナンパに対応する格納位置）
に人力されているエントリは、Ｈ．Ｓ．ＲＡＭ２６”の
Ａボート及びＢボートを介して、そしてインターフエイ
ス１２０゜を経由して、ネットワーク５０ｂからアクセ
スすることが可能となっている。間合せは、ステータス
・リクエスト（ステータス要求）のコマンド・コード（
第１１図参照）とＴＮとを含む「ステータス・リクエス
ト」メッセージを用いて行われる。インターフェイス１
２０゛は、指定されたＴＮのＴＮアドレスに格納されて
いる内容を用いて、然るべきフォーマットで書かれた応
答メッセージを格納している応答ディレクトリを参照す
る。所与のＴＨに関する大域的ステータス問合せを第２
のネットワーク・インターフエイス１２０′が受取った
ならば、それによって、ハートウェア的な制御しか受け
ていない直接的な応答が引き出される。前置通信は不要
であり、また、マイクロプロセッサ・システム１０３が
割込みを受けたり影響を及ぼされたりすることもない。

しかしながら、「ロツタ（　ｌｏｃｋ）　Ｊ表示がイン
ターフェイス１２０゜へ転送されることによってステー
タスの設定が行なわれた場合には、マイクロプロセッサ
・システム１０３は割込みを禁止し、またインターフエ
イス１２０゛が、アドレスｒ０５０１　（１６進数）」
から得られるロック・ワードを、後刻その排除が行なわ
れるまで通信し続ける。

レディネス状態のワード・フォーマットは、第１２図の
「ビズイ（ｂｕｓｙ：ｉｌｔｊ作実行中の状態）」から
「イニシャル（ｉｎｉｔｉａｌ　　：初期状態）」まで
の７種類の状態で示され、この第１２図は、実際のある
システムにおいて採用されている有用な一具体例を図示
している。レデイネス状態をより多くの種類に分類する
ような変更例やより少ない種類に分類する変更例も可能
であるが、同図に示されている７種類の状態を用いるこ
とによって、多くの用途に適する広範な制御を行なうこ
とができる。Ｈ．Ｓ．ＲＡＭ２６°の中の個々のＴＨの
状態レベル（＝個々のＴＮアドレスに格納されているエ
ントリが表わしているレデイネス状態のレベル）を継続
的に更新し、それによって、サブタスクの利用可能性や
サブタスクの処理の進捗状況が反映されるようにしてお
くことは、マイクロプロセッサ・システムの責任とされ
ている。このような更新は、第１２図に示されたフォー
マットを用いて、Ｈ．Ｓ．ＲＡＭ２６”内のＴＮアドレ
スに書込みを行なうことによって、容易に実行すること
ができる。

第１０図において、各々のステータス応答（状態応答）
は、「０５」からｒＯＤＪ　　（１６進数）までのもの
については、いずれもその先頭の部分がステータス肯定
応答コマンド・コード（ｓｔａｔｕｓａｃｋｎｏｗｌｅ
ｄｇｍｅｎｔ　ｃｏｍｍａｎｄ　ｃｏｄｅ　：　Ｓ　Ａ
　Ｃ　Ｋ　）で始まっている。ネットワークへ送出され
るそれらのＳＡＣＫ応答は、実際には、第１０図のコマ
ンド・コードと、第１２図のワード・フォーマットの数
字部分と、発信元プロセッサＩＤ（ＯＰＩＤ）とから構
成されており、これについては第１１図に示すとおりで
ある。従って、それらのＳＡＣＫ応答は、第１１図に示
された総合的優先順位規約の内部において、ひとまとま
りの優先順位サブグループを形成している。ＯＰＩＤが
優先順位規約に関して意味を持っているわけは、たとえ
ば、複数のプロセッサがある１つのＴＨに関して働いて
いるが、ただしそれらのいずれもが「ビズイ」状態にあ
るという場合には、ブロードカストされる最優先メッセ
ージの判定がこのＯＰＩＤに基づいて行なわれることに
なるからである。転送並びにシステムのコーディネーシ
ョンも、このデータ（○ＰＩＤ）に基づいて行うことが
できる。

ＳＡＣＫメッセージ（＝ＳＡＣＫｒ；答）に対して優先
順位規約が定められていることと、複数のマイクロプロ
セッサ・システム１０３から同時に応答が送出されるよ
うにしたことと、ネットワーク５０ｂにおいて動的に（
＝伝送を行ないながら）優先権の判定が行なわれるよう
にしたこととによって、従来のシステムと比較して、所
与のタスクに関する大域的資源のステータスの判定が、
大幅に改善された方法で行なわれるようになっている。

それによって得られる応答は、一義性を持ち、規定にな
い状態を表わすことは決してなく、更には、ソフトウエ
アを必要とせずローカル・プロセッサ（＝個々のプロセ
ッサ・モジュール）に時間を費消させることもない。従
って、例えば、タスクの実行を妨げる頻緊なステータス
要求によってデッドロツクが生じてしまうようなことは
決してない。様々なステータス・レベルにおいて、マル
チプロセッサの多くの任意選択動作を利用することかで
きる。ローカル・プロセッサどうしが互いに独立して動
作を続けることができ、しかも車一の間合せによって、
１つの、犬域的な、優先権を与えられた応答が引き出さ
れるということは、かつてなかったことである。

第１２図に示されている一連の状態について、ここで幾
らか詳しく説明しておけば、理解に役立つであろう。「
ビズイＪ状態と「ウェイティング（ｗａｉｔｉｎｇ：待
ち）」状態とは、割当てられた、即ち委任されたサブタ
スクに関して、次第により完成に近い段階へとこれから
進んで行くことになる状態であり、「クエイティング」
状態の方は、更なる通信ないしイベントを必要としてい
る状態を表わしている。これらの「ビズイ」並びに「ウ
ェイティング」の状態は、ＴＮのステータスがより高い
レベルへと上昇して行ぎ、ついにはそのＴＮに関するメ
ッセージ・パケットを送信ないし受信できるステータス
・レベルにまで到達するという、レベル上昇の例を示す
ものである。

一方、メッセージ・パケットを送信ないし受信する際に
は、以上とはまた別のＴＮの特徴である、メッセージ制
御におけるＴＨの能力が発揮されることになる。マイク
ロプロセッサ・システム１０３が送信すべきメッセージ
をもつようになると、ステータス表示は「送信準備完了
（　ｓｅｎｄｒｅａｄｙ）　Ｊに変る。マイクロプロセ
ッサ・システム１０３は、ステータス表示を更新するこ
とに加えて、第１２図のワード・フォーマットを用いて
「ネクスト・メッセージ・ベクタ」の値をＨ．Ｓ．ＲＡ
Ｍ２６”へ人力する。この入力されたエントリは、該当
する出力メッセージをＨ．Ｓ．ＲＡＭ２６″のどのロケ
ーションから取り出せば良いかを明示するものである。

このベクタは、ある特定のＴＮに関係する複数の出力メ
ッセージを１木につなげる（＝チェーン（ｃｈａｉｎ　
）する）ために、ネットワーク・インターフエイス１２
０゜において内部的に使用されるものである。

以上の機能に関連した機能が、「受信準備完了（ｒｅｃ
ｅｉｖｅ　ｒｅａｄｙ　）　Ｊ状態の間に実行される。

この「受信準備完了」状態においては、ＴＮの格納ロケ
ーション（＝ＴＮアドレス）に、マイクロプロセッサ・
システム１０３から得られる入力メッセージ・カウント
値が保持されるようになっており、この入力メッセージ
・カウント値は、所与のＴＮに関連して受信することの
できるメッセージの個数に関係した値である。このカウ
ント値は、入力メッセージが次々と転送されて来るのに
合せてデクリメントされ、ついにはゼロになることもあ
る。ゼロになったならばそれ以上のメッセージを受取る
ことはできず、オーバラン（　ｏｖｅｒｒｕｎ　）状態
の表示がなされることになる。以上のようにして、ＴＮ
を利用してネットワーク５０ｂとマイクロプロセッサ・
システム１０３との間の伝送の速度を調節することがで
きるようなっている。

局所的な（＝個々のプロセッサについての）局面につい
て説明すると、個々のプロセッサにおいては、処理が実
行されている間、ＴＮは送信メッセージ及び受信メッセ
ージの中に、システム全体で通用する一定不変の基準と
して保持されている。ｒＴＮＯＪ状態、即ちディフオル
ト状態は、メッセージをノン・マージ・モードで用いる
べきであるという事実を明示するための、局所的コマン
ドとしての機能をも果たすものである。

更に大域的な観点から説明すると、ｒＴＮＯＪと、「Ｔ
Ｎ〉０」である種々の値とを、互いに異なる性質のもの
として区別することによって、ＴＮを利用している複数
のコマンド機能のうちの１つのコマンド機能が規定され
ている。即ち、そのようにＴＮを区別することによって
、「マージ／ノン・マージ」のいずれかを表わす特性記
述（キャラクタライゼーション）が各々のメッセージ・
パケットに付随することになり、それによって、複数の
メッセージに対して優先権の判定とソートとを行なうと
いう，有力なシステムの動作方式が得られているのであ
る。同様に、「アサインド（八ｓｓｉｇｎｅｄ　：割当
てがなされている状態）」、「アンアサインド（ｔｌｎ
ａｓｓｉｇｎｅｄ　：割当てがなされていない状態）」
、「非関与プロセッサ（　Ｎｏｎ−Ｐａｒｔｉｃｉｐａ
ｎｔ　）　Ｊ　、並びに「イニシャル」というステータ
スを用いて、大域的相互通信と制御の機能が遂行される
ようになっている。「アンアサインド」状態は、それ以
前にプロセッサがＴＮを放棄した場合の状態であり、従
ってそれは、ＴＮを再活性化させる新たなブライマリ・
メッセージを受取る必要がある状態である。もし状態表
示が「アサインド」であるべきときにプロセッサが「ア
ンアサインド」を表示しているならば、これはＴＮが適
切に人力されなかったということを示しているのである
から、訂正動作が実行されなければならない。もしＴＮ
が「アンアサインド」であるべきときに「アサインド」
となっているならば、これは、不完全な転送が行なわれ
ているか、或いは新たな１つのＴＮを求めて２つのプロ
セッサの間で競合が行なわれていることの表われである
場合がある。これらの「アサインド』と「アンアサイン
ドＪとは、いずれもレディネス状態としては扱われず、
その理由は、それらの表示がなされている段階では、プ
ロセッサは、まだそのＴＮに関する作業を始めていない
状態にあるからである。

更には、「イニシャル」状態と「非関与プロセッサＪ状
態も、大域的資源の関係で重要である。

オン・ラインに入ろうとしているプロセッサ、即ち、こ
のシステムへの加入手続きを行なわなければならないプ
ロセッサは「イニシャル」状態にあり、この態は、この
プロセッサをオン・ラインへ入れるためには管理上のス
テップを踏む必要があることを表わしている。所与のタ
スクに関して「非関与プロセッサ」状態にあるプロセッ
サは、局所的にはいかなる処理も実行する必要はないが
、しかしながらこのＴＮを追跡監視することにより、こ
のＴＮが不注意により不適切に使用されることのないよ
うにする必要がある。

再び第１０図に関して説明すると、Ｈ．Ｓ．ＲＡＭ２６
”の専用ディレクトリ即ち参照セクションは、以上に説
明したタイプ以外にも、ハードウェア的に応答を発生さ
せるために使用される、優先順位を付与された、複数の
その他のタイプのメッセージも含んでいる。Ｎ　Ａ　（
ｎｏｔ　ａｓｓｉｇｎｅｄ：「割当てを受けていない」
の意）というエントリは、将来の使用に備えて準備され
、使用可能な状態で保持されている。３ｆ！１類の異な
ったタイプのＮＡＫ応答（オーバラン、ＴＮエラー、ロ
ック（　Ｌｏｃｋｅｄ）の各ＮＡＫ応答）は、そのデー
タ内容が最も小さな値とされており、従って最も高い優
先順位にあるが、それは、それらのＮＡＫ応答がエラー
状態を示すものだからである。複数のＳＡＣＫ応答の後
にＡＣＫ応答、モしてＮＡＰ応答（非該当プロセッサ応
答）が続き、それらは優先順位が低下して行く順序で並
べられている。この具体例の構成では、２つの応答用コ
マンド・コードが機能を割当てられておらず（即ちＮＡ
とされており）、それらは将来の使用に備えて使用可能
な状態とされている。以上に説明したディレクトリは、
ソフウェアによって初期設定することができしかもハー
トウェアによって利用されるため、広範な種々の応答メ
ッセージ・テキストのうちからどのようなものでも、迅
速に且つ柔軟性をもって発生させることができる。

以上のディレクトリの中の、その他の部分からは独立し
ている１つの独立部分を使用して、ＴＯＰ，ＧＥＴ，Ｐ
ＵＴ，並びｋ：ＢＯＴＴＯＭの夫々のアドレス、即ち、
入力メッセージのための循環バッファの機能に関するポ
インタと、それに完了出力メッセージのポインタとが、
格納されている。こらのポインタは、夫々、入力メッセ
ージの管理と出力メッセージの管理とにあてられてぃる
Ｈ．Ｓ．ＲＡＭ２６’の夫々の専用セクタと協働して機
能を果たすようになっている。入力メッセージのために
は循環バッファ方式が用いられており、この場合、Ｈ．
Ｓ．ＲＡＭ２６”のディレクトリ・セクションに格納さ
れているｒＴＯＰＪが、入力メッセージのための上限ア
ドレス位置を指定する可変アドレスとなっている。同じ
ディレクトリ・セクションに格納されているＰＵＴアド
レスは、次に受信するメッセージを回路がどこに格納す
べきかというアドレス位置を指定するものである。ＧＥ
Ｔアドレスは、ソフトウエアがバッファの空白化を行な
っているアドレス位置をハードウエアで認識できるよう
にするために、ソフトウエアによって設定され且つ更新
され続けるものである。

入力メッセージ・バッファの管理は、ＰＵＴをバッファ
の下限（　ｂｏｔｔｏｍ）のアドレスにセットし、そし
てＧＥＴアドレスがＴＯＰに等しくなっている状態から
開始するという方法で、行なわれる。ソフトウエアによ
って定められている動作上のルールは、ＧＥＴがＰＵＴ
と等しい値にセットされてはならないということであり
、もしそのようにセットされたならば、不定状態（アン
ビギュアス・コンディション）が生じてしまうことにな
る。人力メッセージがＨ．Ｓ．ＲＡＭ２６″の中の人力
メッセージ・バッファへ人力されると、メッセージそれ
自体の中に含まれているメッセージ長さ値が、次に入力
して来るメッセージの始点を決定し、続いて、ディレク
トリに格納されているＰＵＴアドレスに対し、次に人力
して来るメッセージを受入れるべきバッファ内の格納ロ
ケーションを表示させるための変更が加えられる。以上
のようにしたため、マイクロプロセッサ・システム１０
３は、自らの作業能力が許すときに、人力メッセージの
取り出しを行なうことができるようになっている。

Ｈ．Ｓ．ＲＡＭ２６”内の出力メッセージ格納空間に格
納されているデータは、他の部分からは独立した循環バ
ッファの内部に保持されている出カメッセージ完了ベク
トル、並びにＨ．Ｓ．ＲＡＭ２６”内のネクスト・メッ
セージ・ベクタと共に用いられる。個々のメッセージの
編集（アセンブル）並びに格納は、任意のロケーション
において行なうことができ、また、互いに関連する複数
のメッセージについては、それらをネットワーク上へ送
出するためのつなぎ合わせ（チェーン）を行なうことが
できるようになっている。Ｈ．Ｓ．ＲＡＭ２６″のディ
レクトリ・セクシミンでは、ＴＯＰ．ＢＯＴＴＯＭ％Ｐ
ＵＴ，並びにＧＥＴ（７）夫々のアドレスが既に説明し
たようにして入力され且つ更新されており、それによっ
て、出力メッセージ完了バッファ内のロケーションにつ
いての勅的な現在指標が維持されている。メッセージ完
了ベクタは、出力メッセージ格納゛゛空間内に格納され
ているメッセージであってしかも既に適切に転送がなさ
れたことが受信した応答によって示されているメッセー
ジを指し示すための、指標となるアドレスを構成してい
る。後に説明するように、このシステムは、マイクロプ
ロセッサ・システム１０３が出力メッセージの入力を容
易に行なえるようにしている一方で、このマイクロプロ
セッサ・システム１０３が複雑な連結ベクタ・シーケン
スを整然とした方式で扱えるようにしており、それによ
って、出力メッセージ格納空間が効率的に使用され、メ
ッセージ・チェーンの転送ができるようにしている。

応答に関連して先に説明した第１１図のプロトコルは、
応答に続けてプライマリ・メッセージについても規定さ
れている。複数種類の応答メッセージが互いに連続して
並べられており、１６進数のコマンド・コードが昇順に
図示されている。ブライマリ・メッセージのグループの
中では、マージ停止メッセージ（このメッセージは、基
本的制御メッセージであるノン・マージ制御メッセージ
でもある）が、そのデータ内容が最小値となっており、
従って最高の優先順位にある。このメッセージは、ネッ
トワーク内並びにプロセッサ・モジュールにおけるマー
ジ・モードを終了させる、制御通信を構成している。

極めて多くの異なったタイプのプライマリ・データ・メ
ッセージを昇順の優先順位を定めて利用することができ
、またそれらには、応用上の要求事項とシステム的な要
求事項とに基づいて、優先順位に関する分頚を加えるこ
とができる。先に述べたように、他のメッセージの後に
続けられる継続メッセージに対しては、それに関する先
行メッセージ・パケットからの連続性を維持できるよう
にするために、高い優先順位をもたせるようにすること
ができる。

４種類のプライマリ・メッセージから成る、第１１図中
の最下段のグループは、優先順位の高い方から低い方へ
向かって、ステータス応答を得ることを必要とする唯一
のタイプのステータス・メッセージであるステータス・
リクエスト・メッセージ、ｒＴＮ放棄」とｒＴＮ割当て
」とを要求する夫々の制御メッセージ、そして、更に優
先順位の低い「マージ開始」制御メッセージを含んでい
る。

以上の構成は、後に説明する更に詳細な具体例から明ら
かなように、多くの用途に用い得る動作を可能とするも
のである。プロセッサ・モジュールは、現在トランザク
ション・ナンパ（　ｐｒｅｓｅｎｔｔｒａｎｓａｃｔｉ
ｏｎ　ｎｕｍｂｅｒ　：　Ｐ　Ｔ　Ｎ　）に基づいて動
作するようになっており、この場合、そのＰＴＮが外部
的に、ネットワークからの命令によって指定されたもの
であろうとも、また、連続した動作を実行している間に
内部的に発生されたものであろうとも、同じことである
。マージ動作が実行されているときには、プロセッサ・
モジュールは、大域的レファレンス、即ちトランザクシ
ョン・アイデンティティ（＝トランザクション識別する
ための情報）を利用してその動作を実行しているのであ
り、このトランザクション・アイデンティティはＴＨに
よって定められている。マージ動作の開始、停止、及び
再開は、簡単なメッセージの変更だけを利用して行なわ
れる。サブタスクが、メッセージをマージす゛ることを
必要としていない場合や、他のメッセージとの間に特に
関係をもっていないメッセージ・パケットが発生された
ような場合には、それらのメッセージはｒＴＮＯＪに対
して出力するための待ち行列（キュー）を成すように並
べられ、そして、現在トランザクション・ナンパによっ
て定められた、基本状態即ちディフォルト状態（０であ
る）が真状態を維持している間に転送が行なわれる。こ
のｒＴＮＯＪ状態は、マージ・モードが用いられていな
いときには、メッセージを転送のための待ち行列を成す
ように並べることを可能にしている。

（ネットワーク・インターフェイス・システム）これよ
り第１３図に関して説明するが、同図は、本発明のシス
テムに用いるのに適したインターフェイス回路の一具体
例を更に詳細に示すものである。この「ネットワーク・
インターフェイス・システム」の章の説明には本発明を
理解する上では必ずしも必要ではない多数の詳細な特徴
が含まれているが、それらの特徴は、実機のシステムに
は組み込まれているものであり、それゆえ本発明の要旨
に対する種々の具体例の位置付けを明確にするために説
明中に含めることにした。具体的なゲーティングのため
の構成並びに詳細構造であって、本発明の主題ではなく
、しかも周知の手段に関するものについては、多種多様
な代替構成を採用することも可能であるので、説明を省
略ないし簡略化することにした。第１３図は、第８図に
示されている第２のネットワーク・インターフエイス１
２０“並びにＨ．Ｓ．ＲＡＭ２６”の詳細図である。２
つのネットワークのための夫々のインターフエイス１２
０、１２０゛は互いに同様の方式で機能しており、それ
ゆえ、一方のみについて説明すれば十分である。

第１３Ａ図において、同図のインターフエイスに接続さ
れている方の能動ロジック・ネットワーク５０からの入
力は、マルチブレクサ１４２と公知のバリティ・チェッ
ク回路１４４とを介して、ネットワーク・メッセージ管
理回路１４０へ供給されている。マルチブレクサ１４２
は更にマイクロプロセッサ・システムのデータ・バスに
接続されており、これによって、このデータ・バスを介
してメッセージ管理回路１４０ヘアクセスすることが可
能となフている。この特徴により、マイクロプロセッサ
・システムが、インターフェイスをステップ・パイ・ス
テップ・テスト・モードで動作させることが可能となっ
ており、そして、このインターフエイスがネットワーク
とあたかもオン・ライン状態で接続されているかのよう
に、データの転送が行なわれるようになっている。ネッ
トワークからの人力は受信用ネットワーク・データ・レ
ジスタ１４６へ供給されるが、その際、直接このレジス
タ１４６の第１のセクションへ入力されるバイト・デー
タと、受信用バイト・バッファ１４８を介してこのレジ
スタ１４６へ入力されるバイト・データとがあり、受信
用バイト・バッファ１４８は、第１のセクションへのバ
イト・データの人力が行なわれた後に、自らのバイト・
データをこのレジスタ１４６の別のセクションへ入力す
る。これによって、受信した各々のワードを構成してい
る２つのバイトの両方が、受信用ネットワーク・データ
・レジスタ１４６に人力ざれ、そしてそこに、利用可能
な状態で保持されることになる。

これから伝送される出力メッセージは、送信用ネットワ
ーク・データ・レジスタ１５０へ入力され、また、通常
のバリテイ発生回路１３２の内部においてパリティ・ビ
ットが付加される。メッセージは、ネットワーク・メッ
セージ管理回路１４０からそれに接続されているネット
ワークへ送出されるか、或いは、（テスト・モードが用
いられる場合には）マイクロプロセッサ・システム・デ
ータ・バスへ送出される。このインターフエイスの内部
におけるメッセージ管理を行う目的で、ランダム・アク
セス・メモリ１６８に格納されている送信メッセージの
フォーマットは、メッセージ・データと共に識別用デー
タをも含むものとされている。第２１Ａ図から分るよう
に、コマンド、タグ、キー、並びにＤＳＷのいずれをも
、これから伝送されるブライマリ・データに組合わ一せ
ておくことができる。

第１３Ａ図に示されている構成は、本質的に第８図に示
されている構成と同一であるが、ただし第８図では、イ
ンターフエイス・データ・バス並びにインターフェイス
・アドレス・バスが、Ｈ．Ｓ．ＲＡＭ２６”の入力ボー
トＡと入力ボートＢとに別々に接続され、また、マイク
ロプロセッサ・システム１０３のアドレス・バス並びに
データ・バスが、独立したＣボートに接続されているよ
うに図示されている。しかしながら実際には、第１３Ａ
図から分るように、このような互いに独立した２方向か
らのアクセスは、このインターフェイスの内部において
行なわれるＨ．Ｓ．ＲＡＭ２６“における入力アドレス
機能及び出力アドレス機能の時分割マルチプレクシング
によって達成されている。マイクロプロセッサのデータ
・バスとアドレス・バスとは、夫々ゲート１４５と１４
９とを介してインターフエイスの夫々のバスに接続され
ており、それによってマイクロプロセッサが非同期的に
、それ自身の内部クロツクに基づいて動作できるように
なっている。

採用されているタイミング体系は、クロック・パルスと
、位相制御波形と、位相細分波形とに基づいたものとな
っており、この位相細分波形は、インターフェイス・ク
ロツク回路１５６（第１３図）によって発生され、また
第１４図に示すタイミング関係をもつものとなっている
（第１４図についても後に説明する）．インターフェイ
ス・クロツク回路１５６は最も近くのノードからネット
ワーク・ワード・クロツクを受取っており、またフェイ
ズ・ロック・クロツク・ソース１５７は、第４図に関連
して先に説明した如きゼロ・タイム・スキューを維持す
るための手段を含んでいる。

２４０ｎｓのネットワーク内の公称ネットワーク・ワー
ド・クロツク速度が、インターフェイス・クロック回路
１５６の内部において時間的に細分され、これが行なわ
れるのは、フェイズ・ロックされた状態に保持されてい
る倍周器（詳細には示さない）が、持続時間が４０ｎｓ
の基準周期を定める高速クロツク（第１４図にＰＬＣＬ
Ｋとして示されている）を提供しているからである。基
本的なワード周期を定めているのは、全周期が２４０ｎ
ｓで半サイクルごとに反転する、図中にＣＬＫＳＲＡと
記されている周期信号である。このＣＬＫＳＲＡと同一
の周波数と持続時間とをもつ信号が他に２つ、ＰＬＣＬ
Ｋ，に基づいて分周器１５８によって発生されており、
これらの信号は夫々がＣＬＫＳＲＡからＰＬＣＬＫの１
サイクル分及び２サイクル分だけ遅延した時刻に発生さ
れており、また、夫々がＣＬＫＳＲＢ及びＣＬＫＳＲＣ
という名称を与えられている。

以上の諸々の信号に基づいて、制御ロジック１５９が、
ｒＩｏ　　ＧＡＴＥＪ、ｒＲＥＣＶ　　（，ＡＴＥＪ　
，並びにｒｓＥＮＤ　　ＧＡＴＥＪと称されるタイミン
グ波形（以下、ゲート信号ともいう）を作り出しており
、これらのタイミング波形は、ワート周期の互いに連続
する３等分されたインタバルの夫々を表示するものであ
る。これらのインタバルには、「ＩＯフェイズ」、「受
信フェイズ」、「送信フェイズ」という該当する名称が
つけられている。上記ゲート信号によって定められたこ
れらのフェイズは、その各々が更に、［■Ｏ　　ＣＬＫ
Ｊ信号、ｒＲＥＣＶ　　ＣＬＫノ信号５並びにｒＳＥＮ
Ｄ　　ＣＬＫＪ侶号によって、２つの等分された半イン
タバルへと細分されており、これらの細分信号は、各々
のフェイズの後半部分を定めている。バイト・クロッキ
ング機能は、ｒＢＹＴＥ　　ＣＴＲＬＪ信号とｒＢＹＴ
Ｅ　　ＣＬＫ」信号とによって管理されている。

以上の■０フエイズ、ＲＥＣＶフェイズ（受信フエイズ
）、及びＳＥＮＤフェイズ（送信フエイズ）は、ランダ
ム・アクセス・メモリ１６８とマイクロプロセッサ・シ
ステムのバスが、時分割多重化（タイム・マルチブレク
シング）された動作を行なえるようにするための、基礎
を提供するものである。インターフェイスは、高速ネッ
トワークとの間で、１回のワード周期あたり１個のワー
トしか受信ないし送信することができず、しかも明らか
に、受信と送信とは決して同時には行なわれない。マイ
クロプロセッサ・システムとの間で行なわれる転送の．
転送速度は、このネットワークとの間の転送速度よりか
なり低くなフているが、たとえ両者が等しい速度であっ
たとしても、インターフエイス回路の能力にとって過大
な負担となることはない。このインターフエイスのシス
テムの構成は、ランダム・アクセス・メモリ１６８への
ダイレクト・アクセスによって大部分の動作が実行され
るようになっており、従って内部的な処理つまりソフト
ウェアが、殆んど必要とされないようになっている。従
って、このシステムが各々のワード周期の中の連続する
複数のフェイズを周期的に経過していくにつれて、複数
のワードが次々に、しかも互いに衝突することなく、そ
れらのワードのための所定の複数の信号経路に沿って進
められて行き、それによって種々の機能が実行されるよ
うになっている。例を挙げれば、バスへのメッセージの
送出が、マイクロプロセッサからのメッセージの受取り
の合間に行なわれるようにし、しかもそれらの各々がメ
モリ１６８の異なった部分を用いて交互に行なわれるよ
うにすることができる。

マイクロプロセッサ・システムのデータ・バスとネット
ワーク・インターフエイスとの間の相互通信は、■０管
理回路１６０（このＩＯのことを読出し／書込み（　Ｒ
ｅａｄ／Ｗｒｉｔｅ）と言うこともある）の中で行われ
る。マイクロプロセッサ・システムから送られてくるワ
ードをゲーティングするための書込みゲート１６２と、
マイクロプロセッサ・システムへワードを送り出すため
のシステム読出しレジスタ１６４とによって、マイクロ
プロセッサのバスと、ネットワーク・インターフエイス
へのバス・インターフエイスとの間が接続されている。

更にメモリ・アドレス・レジスタ１６５とバリティ発生
器／チェック回路１６６とが、ネットワーク・インター
フェイス・サブシステムに組込まれている。この具体例
では、前記高速メモリ（＝Ｈ．Ｓ．ＲＡＭ）は４Ｋワー
ド×１７ビットのランダム・アクセス・メモリ１６８か
ら成り、このメモリの内部的な再区分のしかたと、この
メモリの内部に設けられている複数の専用メモリ領域部
分の使用法とについては、既に説明したとおりである。

このランダム・アクセス・メモリの大きさ（＝容量）は
、具体的な個々の用途における必要に合わせて、縮小し
たり拡張したりすることが容易にできる。

受信メッセージ・バッファ管理回路１７０が、マイクロ
プロセッサのデータ・バスに接続されており、更にはメ
モリ１６８のアドレス・バスにも接続されている。「受
信メッセージ（ｒｅｃｅｉｖｅｄｍｅｓｓａｇｅｓ）　
　Ｊという用語は、ネットワークから人力してきて循環
バッファの中のｒＰＵＴＪという格納ロケーションへ人
力されるメッセージを指し示すためにに用いられること
もあり、また、この人力の後に、そのようにして循環バ
ッファ内へ人力されたメッセージをマイクロプロセッサ
へ転送するが、その転送のことを指し示すために用いら
れるこどもある。このマイクロプロセッサへの転送が行
なわれるときには、ｒＧＥＴＪの値が、マイクロプロセ
ッサ・システムへ転送すべぎ受信メッセージの取出しを
実行するに際しシステムがどのロケーションから連続し
た取出し動作を行なうべきかを指定する。ランダム・ア
クセス・メモリ１６８のアクセスに用いられる複数のア
ドレス値が、ＧＥＴレジスタ１７２、ＴＯＰＬ／ジ，１
１７４、ＰＵＴカウンタ１７５、及びＢＯＴＴＭレジス
タ１７６に夫々人力されている。ＰＵＴカウンタ１７５
は、ＢＯＴＴＯＭレジスタ１７６によって指定されてい
る初期位置から１づつインクリメントされることによっ
て更新される。ＴＯＰレジスタ１７４は、もう一方の側
の境界の指標を与えるものである。ＴＯＰの値とＢＯＴ
ＴＭの値とはいずれも、ソフトウエア制御によって操作
することができ、それによって、受信メッセーシ・バッ
ファの大きさとＨ．Ｓ．ＲＡＭにおける絶対格納ロケー
ションとの両方を変更することが可能となっている。Ｐ
ＵＴレジスタの内容がＴＯＰレジスタの内容に等しくな
ったならばＰＵＴレジスタはリセットされてＢＯＴＴＯ
Ｍレジスタの内容と等しくされ、それによって、このバ
ッファを循環バッファとして利用できるようになってい
る。

以上のＧＥＴレジスタ、ＴＯＰレジスタ、ＢＯＴＴＯＭ
レジスタ、並びにＰＵＴカウンタは、入力メッセージ用
循環バッファと出力メッセージ完了循環バッファとの両
方を管理するのに用いられている。

ＧＥＴレジスタ１７２への入力はソフトウェアの制御下
において行なわれるが、それは、バッファ中においてそ
のとき取扱われているメッセージの長さに応じて、次の
アドレス（ネクスト・アドレス）が決定されるからであ
る。ＧＥＴレジスタ１７２、ＰＵＴカウンタ１７５、並
びにＴｏＰレジスタ１７４の夫々の出力に接続された比
較回路１７８と１７９は、オーバラン状態を検出及び表
示するために使用されている。オーバラン状態はＧＥＴ
の値とＰＵＴの値とが等しい値に設定された場合や、Ｇ
ＥＴの値をＴＯＰの値より大きな値に設定しようとする
試みがなされた場合に生じる状態である。これらのいず
れの場合にも、オーバランのステータス表示が送出され
ることになり、しかもこのステータス表示はオーパラン
状態が訂正されるまで送出され続けることになる。

「受信メッセージ」循環バッファを構成し動作させる際
の、以上のような連続的な方式は、このシステムに特に
適した方式である。衝突（コンフリクト）を回避するた
めの相互チェックを可能としておくことによって、ｒＰ
ＵＴＪをハードウェアで管理し、且つｒＧＥＴＪを動的
に管理することができるようになっている。しかしなが
ら、これ以外の方式のバッファ・システムを採用するこ
とも可能である。ただしその場合には、おそらく回路並
びにソフトウェアに関して、ある程度の余分な負担が加
わることになろう。ここで第２１Ｂ図について触れてお
くと、メモリ１６８の内部に格納されている受信メッセ
ージのフォーマットは更に、マップ結果、データ長さ、
並びにキー長さの形の識別データを含んでおり、それら
のデータかどのようにして得られるかについては後に説
明する。

このインターフェイスの内部のＤＳＷ管理セクション１
９０は、転送先選択ワード・レジスタ１９２を含んでお
り、この転送先選択ワード・レジスタ１９２へは、これ
からアドレス・バスへ転送される転送先選択ワード（Ｄ
ＳＷ）が人力される。ＤＳＷを使用してメモリ１６８の
専用ＤＳＷセクションをアドレスすると、このメモリ１
６８からデータ・バス上へ送出された出力がデータを返
し、このデータに基づいてＤＳＷ管理セクション１９０
が、そのメッセージパケットが当該プロセッサを転送先
としたものであるか否かを判定することができるように
なっている。第１３Ａ図から分るように、転送先選択ワ
ードは、２ビットのマップ・ニブル（ｎｙｂｌ）アドレ
スと、１０ビットのマップ・ワード・アドレスと、マッ
プ選択のための４ビットとから成っている。これらのう
ちの「ニブル」アドレスは、メモリ１６８からのワード
のサブセクションを記述するのに用いられている。マッ
プ選択のための４ビットは、マップ結果比較器１９４へ
供給され、この比較器１９４はマルチブレクサ１９６を
介してメモリ１６８から関連したマップ・データを受取
っている。マルチブレクサ１９６は１６ビットのデータ
を受取っており、この１６個のビットは、ＤＳＷの中に
含まれているマップ・ワード・アドレスの１０ビットに
よって指定されるアドレスに格納されている４つの異な
ったマップ・データ・ニブルを表わしている。メモリ１
６８は、ここで行なわれる比較が容易なように、その専
用マップ・セクションが特に比較に適した形態に構成さ
れている。マルチブレクサ１９６へその制御のために供
給されている、ＤＳＷの中の残りの２ビットによって、
４つのマップ・ニブルのうちの該当する１つのマップ・
ニプルが選択される。比較が行なわれ、その比較の結果
得られたマップ・コードが、マップ結果レジスタ１９７
へ入力され、そしてメモリ１６８へ人力されている入力
メッセージの中へ挿入される。

もし、この比較の結果、選択されたマップのいずれの中
にも「１」のビットが存在していないことが判明した場
合には、「拒絶」信号が発生されて、当該プロセッサ・
モジュールはそのメッセージ・パケットを受取るものと
して意図されてはいないことが表示される。

第１５図について説明すると、同図には、メモリ１６８
の専用の転送先選択セクションを細分するための好適な
方法であってしかもマップ結果の比較を行うための好適
な方法が、概略的に図示されている。各々のマップは４
０９６ワード×１ビットで構成されており、更に、個別
プロセッサＩＤ用セクタ、クラスＩＤ用セクタ、及びバ
ッシング用セクタに細分されている（第８図参照）。

１２個のアドレス・ビット（１０ビットのマップ・アド
レスと２ビットのニブル）を用いて、共通マップ・アド
レスが選択されると、それによって各々のマップから１
ビット出力が得られる。

（第１３図のマルチプレクサとそのニブルは、図を簡明
にするために第１５図には示してない）。

それら４つのパラレルなビット出力は、４つのＡＮＤゲ
ートから成るＡＮＤゲート群１９８において、マップ選
択のための４ビットと比較することができるようになっ
ており、その結果、１つ以上の一致が得られた場合には
、ＯＲゲート１９９の出力が「真」状態になる。このマ
ップ結果は、第１３Ａ図のマップ結果レジスタ１９７へ
人力することができ、それによって、そのメッセージが
メモリ１６８に受入れられるようになる。以上とは異な
る場合には、そのメッセージは拒絶され、ＮＡＫが送信
されることになる。

コマンド・ワード管理セクション２００は、コマンド・
ワードを受取るコマンド・レジスタ２０２を含んでいる
。コマンド・ワードのＴＮフィールドは、それを用いて
アドレス・バスをアクセスすることができ、そのアクセ
スによって、指標とされている受信ＴＮが調べられて適
当な応答メッセージが決定される（第１８図参照）。更
には、「マージ開始」コマンドが実行されているときに
は、ＴＮフィールドからＰＴＮＲ　（現在トランザクシ
ョン・ナンパ・レジスタ）２０６へのデ一夕転送経路が
確保されており、これは、「マージ開始」コマンドに合
わせてＰＴＮ　（現在トランザクション・ナンバ）の値
を変更できるようにするためである。

メモリ１６８へ人力された人カメッセージは、第２１図
に関して説明すると、アドレス・ベクタを利用できるよ
うにするために、データ・フィールドやキー・フィール
ドが用いられている場合にはそれらのフィールドの長さ
値をも含むものとなっている。それらの長さ値は、受信
データ長さカウンタ２１０と受信キー長さカウンタ２１
１とによって求められ、これらのカウンタの各々は、人
力ソースから夫々のカウンタに該当するフィールドが提
供される際に、それらのフィールドに含まれている一連
のワードの個数を数えるようになクている。

更には、送信メッセージ管理セクション２２０が用いら
れており、このセクションは、処理済のパケットをメモ
リ１６８に格納するための受入れ機能と、それらの格納
されたパケットを後刻ネットワークへ送出する機能とを
包含している。このセクション２２０は、送信トランザ
クション・ベクタ・カウンタ２２２、送信データ長さカ
ウンタ２２４、及び送信キー長さカウンタ２２６を含ん
でおり、これらのカウンタはデータ・バスに、双方向的
に接続されている。送信トランザクション・ベクタ・カ
ウンタ２２２はアドレス・バスに接続されており、一方
、送信データ長さカウンタ２２４はアドレス発生器２２
８に接続されていて、このアドレス発生器２２８が更に
アドレス・バスに接続されている。出力バッファ・セク
ションと第８図の出力メッセージ完了ベクタ・セクショ
ンを構成する循環バッファとの両方を用いてメッセージ
の送出が行なわれる。ただしこの具体例では、複数のメ
ッセージ・パケットが逐次人力された後に、それらが今
度はベクタによって定められた順序で取出されるように
なっている。

このインターフェイスの内部においては、独立した夫々
の動作フェイズが、互いに排他的な時間に実行されるよ
うになっており、このような時分割方式を採用したこと
によって、メモリ１６８は、ネットワークのクロツク速
度でネットワークからのメッセージ・パケットを受取っ
て供給することと、内部的な動作を効率的な高い速度で
実行することと、それ自身の遅いクロック速度で非同期
的に動作しているマイクロプロセッサ・システムとの間
で通信を行なうこととが、可能とされている。様々なカ
ウンタやレジスタへ向けたメッセージのゲーティング動
作を制御するために、位相制御回路が制御ビットに応答
して動作しており、制御ビットは、コマンド、ＤＳＷ，
データ、それにメッセージ内の個々のフィールドを示す
その他の信号を発生するものである。送信状態制御回路
２５０、受信状態制御回路２６０、並びにＲ／Ｗ（読出
し／書込み）状態制御回路２７０は、クロック・パルス
を受取り、データ内のフィールドを識別し、そして、送
信、受信、それにプロセッサのクロック動作が行なわれ
ている間の、データの流れのシーケンシングを制御する
ものである。

このインターフェイスの制御は３つの有限状態マシン（
ＦＳＭ）によって行われ、それらのＦＳＭは、その各々
が送信フエイズ、受信フェイズ、及びプロセッサ（Ｒ／
Ｗ）フェイズのためのものである。それらのＦＳＭは、
プログラマブル・ロジック・アレイ（ＰＬＡ）、状態レ
ジスタ、並びにアクションＲＯＭを使用して、一般的な
方式で構成されている。各々のＦＳＭは、ネットワーク
のクロツク・サイクルの１回ごとに１つ次の状態へ進め
られる。発生すべき制御信号の数が多いため、ＰＬＡの
出力はさらにアクションＲＯＭによって符号化される．
当業者には容易に理解されるように、ネットワークの動
作のために必然的に必要となる、ＦＳＭモード用に書か
れ、それゆえ一般的な細部横造と動作とをもつ制御シー
ケンスの翻訳は、仕事量こそ多いものの単純なタスクで
ある。

第１７図及び第１９図の状態ダイアグラムと第１８図の
マトリクス・ダイアグラムとを添付図面中に含めてある
のは、かなり複雑なシステムに採用することので籾る内
部構造設計上の特徴に関する、包括的な細目を提示する
ためである。

第１７図は受信フェイズに関する図、第１９図は送信フ
エイズに関する図であり、これらの図において用いられ
ている表記法は、この明細書及び図面の他の場所で用い
られている表記法に対応している。例えば次の用語がそ
うである。

ＲＫＬ（：　　＝　　Ｒｅｃｅｉｖｅ　　Ｋｅｙ　　Ｌ
ｅｎｇｔｈ　　Ｃｏｕｎｔｅｒ（受信キー長さカウンタ
） ＲＤＬ八　＝　　　Ｒｅｃｅｉｖｅ　　Ｄａｔａ　　Ｌ
ｅｎｇｔｈ　　Ｃｏｕｎｔｅｒ（受信データ長さカウン
タ） ＲＮＤＲ　＝　Ｒｅｃｅｉｖｅ　Ｎｅｔｗｏｒｋ　Ｄａ
ｔａ　Ｗｏｒｄ　Ｒｅｇｉｓｔｅｒ（受信ネットワーク
・データ・ワード・レジスタ） ＰＵＴＣ　＝Ｐｕｔ　Ｃｏｕｎｔｅｒ （ＰＵＴカウンタ） ＧＥＴＲ　＝Ｇｅｔ　Ｒｅｇｉｓｔｅｒ（ＧＥＴレジス
タ） 従って状態ダイアグラムは、第１３図及び明細書と対照
させて参照すれば、略々説明なしでも理解することがで
きる。それらの状態ダイアダラムは、複雑なメッセージ
管理並びにプロセッサ相互間通信に関わる、様々なシー
ケンスと条件文とを詳細に示している。第１７図（第１
７Ａ図）において、「応答を発生せよ」と「応答を復号
せよ」とのラベルが書込まれている夫々の状態、並びに
破線の長方形で示されている夫々の条件文は、第１８図
のマトリクス・ダイアグラムに記載されている、指定さ
れた応答及び動作に従うものである。第１８図は、所与
のＴＨに関するブライマリ・メッセージとレディネス状
態との任意の組み合わせに対し、発生される応答と実行
される動作との両方を示すものである。当然のことであ
るが、正常なシステ・ムの動作がなされているときには
、ある程度のメッセージの拒絶はあるものの、エラー状
態はまれにしか発生しない。

第１７図と第１９図のいずれにおいても、条件判断に関
しては、その多くのものが複数の判断を同時に実行する
ことができるようになっているが、これに対して状態ス
テップの方は、１つづつ変更されていくようになってい
る。いずれの場合においても、送信動作と受信動作とは
外部からの制御を必要せずに定められた進行速度で進め
られて行く動作であり、それは、メッセージの構成とネ
ットワークの動作方式とが既に説明したようになってい
るためである。

典型的なプロセッサ・システムやマルチプロセッサ・シ
ステムにおいて採用されている多くの特徴には、本発明
に密接な関係を持フてはいないものがあり、従ってそれ
らについては特に記載しない。それらの特徴の中には、
パリティ・エラー回路、割込み回路、それに、ワッチド
ッグ・タイマや極めて多様な記験機能等の活動をモニタ
するための種々の手段等がある。

（システムの動作の具体例） 以下に説明するのは、第１図、第８図、及び第１３図を
総合したシステムが、ネットワーク及びＨ．Ｓ．ＲＡＭ
と協働しつつ種々の動作モードで内部的にどのように働
くかを示す幾つかの具体例である。それらの具体例は、
優先順位規定と、ここで採用されているアドレッシング
方式と、トランザクション・アイデンティティとの間の
相互関係が、どのようにして局所的制御と大域的相互通
信との両方の機能を提供するのかを示すものである。

ブライマリ・データ・メッセージの送受信ここでは、そ
の他の図に加えて更に第１６図についても説明するが、
第１６図は、ブライマリ・メッセージの最終的な受入れ
に関わる諸状態の、簡略化した状態ダイアグラムである
。メッセージがバッファ或いはメモリに受信されても、
図示の論理的状態が満たされないうちは、受入れ（アク
セブタンス）が達成されたことにはならない。図ではイ
ベント（事象）のシリアルな列として示されているが、
木来は複数の判定がパラレルに、即ち同時に行なわれる
ようになっており、それは、夫々の条件が互いに関与し
ないものであったり、或いは、ある動作段階へ達するた
めの中間段階の飛越しが、回路によって行なわれたりす
るためである。

第１図のネットワークの上のメッセージは、第１３Ａ図
の受信ネットワーク・データ・レジスタ１４６の中を、
’Ｅ　Ｏ　Ｍ状態が識別されるまでの間通過させられ、
その状態が識別されたときに、メッセージが完了したこ
とが認識される。「ロツタ（ＬＯＣκ）」状態が存在し
ている場合には、システムは第８図のＨ．Ｓ．ＲＡＭ２
Ｂ”の中の応答ディレクトリを参照して、ＮＡＫ／ＬＯ
ＣＫ拒絶メッセージを送出する。

そうでない場合、即ち「ロツク」状態が存在していない
場合には、システムはマップ比較チェックへ移り、この
チェックは第１３Ａ図に示したインターフェイスの中の
ＤＳＷ管理セクション１９０の内部で実行される。「マ
ップ出力＝１」で表わされる、適切な比較結果が存在し
ている場合には、システムはそのメッセージを受信し続
けることができる。そのような比較結果が存在していな
い場合には、そのメッセージは拒絶され、ＮＡＰが送出
される。

該当するマップが判定されたならば、それによってシス
テムはＴＮステータスを検査する準備が整ったことにな
り、このＴＮステータスの検査は第８図に示されている
ＴＮのディレクトリを参照することによって行なわれる
（ここでＴＮステータスとは厳密には所与のＴＮに関す
るプロセッサのステータスのことであり、従ってＨ．Ｓ
．ＲＡＭ内のＴＮアドレスに格納されているエントリに
よって表わされているレデイネス状態のことである）。

更に詳しく説明すると、このＴＮステータスの検査は、
局所的ステータス（＝個々のプロセッサ・モジュールの
ステータス）が「受信準備完了」であるか否かを判定す
るために行なわれる。

ここでは、先行するあるブライマリ・メッセージによっ
てＴＮの割当てが既になされているものと仮定している
。

この検査の結果、ＴＮが「実行終了（ｄｏｎｅ）　Ｊ状
態、『非関与プロセッサ」状態、または「イニシャル』
状態のいずれかのステータスであることが判明した場合
には、ｒＮＡＰＪ拒絶メッセージが送出される（ここで
ＴＮといっているのは、厳密にはＨ．Ｓ．ＲＡＭ内のＴ
Ｎアドレスに格納されているエントリのことであるが、
以下、混同のおそれのない限りこのエントリのことも単
にＴＮと称することにする）。もしこの判明したステー
タスが、他の規定外の状態であフたならば、送出される
拒絶メッセージはｒＮＡＫ／ＴＮエラー」であり、以上
の２つのタイプの拒絶メッセージもまた、第８図の応答
ディレクトリから取り出される。ステータスが「受信準
備完了」であったならば、更にもう１つの別の判定が行
なわれることになる。

このもう１つの別の判定とは、「入カオーバラン」に関
するものであり、この判定は、既に説明したように、第
１３Ａ図の入出力管理バツファ・セクション１７０の内
部において，ＧＥＴアドレスとＰＵＴアドレスとを比較
することによって行なわれる。更にはトランザクション
・ナンパも、受信メッセージ・カウントの値がゼロでな
いかどうかについて検査され、このカウント値がゼロで
あれば、それは、同じく人カオーバランを表示している
のである。オーバラン状態が存在している場合には、ｒ
ＮＡＫ／人カオーバラン」が送出されてそのメッセージ
は拒絶される。

以上のすべて条件が満足されていたならば、Ｈ．Ｓ．Ｒ
ＡＭ２６”内の応答ディレクトリからｒＡＣＫＪメッセ
ージ（肯定応答メッセージ）が取り出されてネットワー
ク上へ送出され、他のプロセッサ・モジュールとの間で
優先権が争われることになる。それらの他のプロセッサ
・モジュールのうちには、同じように受信メッセージに
対する肯定応答を送出したものもあるかもしてない。

この時点で、もしネットワークから受取る共通応答メッ
セージ（この「共通」とはマージされたという意味であ
る）がｒＡＣＫＪメッセージであって、従って、受信プ
ロセッサ・モジュールとして選択された「全ての」プロ
セッサ・モジュールが、先に受信したメッセージの受入
れが可能であることが明示されている場合には、その受
信メッセージの受入れがなされる。もしこの応答がｒＡ
ＣＫＪ以外のいずれかの形であれば、先の受信メッセー
ジは「全ての」プロセッサから拒絶される。

受信並びに応答゛についてのこの具体例においては、ブ
ライマリ・メッセージが受信された後には、全てのプロ
セッサが、ＡＣＫ応答、ＮＡＫ応答、及びＮＡＰ応答の
うちのいずれか１つを発生することに冫主目されたい。

プロセッサは、これらの応答メッセージのうちのいずれ
か１つを受取ったならば、その直後にプライマリ・メッ
セージの伝送を試みることができる。（プロセッサは、
この伝送の試みを、ネットワークを通り抜けるための合
計待ち時間相当の遅延に等しいかまたはそれより大きい
遅延の後に行なうこともでぎ、それについては既に「能
動ロジック・ノード」の章で説明したとおりである）。

もう１つ注目して頂きたいことは、もし、幾つかのプロ
セッサが互いに「同一の」メッセージを送信したならば
、結果的にそれらのメッセージの全てがネットワーク上
の競合を勝ち抜いたことになることも、あり得るという
ことである。その場合には、それらの送信プロセッサの
「全て」がＡＣＫ応答を受取ることになる。このことは
、後出の具体例で詳細に説明する、ブロードカスト（一
斉伝送）及び大域的セマフォ・モードの動作に関して重
要である。

実際に使用されている本発明の実機例は、これまでに説
明したものに加えて更により多くの種類の応答を含むと
共に様々な動作を実行するようになっている。第１８図
はそれらの応答と動作とを、ＬＯＣＫ，ＴＮエラー、及
びオーバランの各割込み状態、予め識別されている９つ
の異なったステータス・レベル、それに肯定応答（ＡＣ
Ｋ）及び非該当プロセッサ応答に対するものとして、縦
列に並べた各項目で示している。

あるプロセッサ・モジュールがメッセージの送信準備を
完了したときには、第１３図のＰＴＮレジスタ２０６に
格納されているＰＴＮ値は使用可能状態となっており、
従クて必要とされるのはＴＮステータスが「送信準備完
了」状態にあることの確認だけである。第１２図から分
るように、「送信準備完了」のエントリ（記述項）は、
出力メッセージのためのネクスト・メッセージ・ベクタ
・アドレスを含んでいる。アセンブルが完了した出力メ
ッセージはネットワーク上へ送出され、そしてもし競合
に敗退したならば、ＰＴＮが途中で変更されない限り、
伝送が成功するまでこの送出勅作か反復され、そして成
功したなら応答を受取ることになる。伝送が成功して肯
定応答を受取ったならば、アドレス・ベクタが変更され
る。ネクスト・メッセージ・ベクタが、現在メッセージ
の中の第２番目のワード（第２１Ａ図）から取り出され
、このワードは送信トランザクション・ベクタ・カウン
タ２２２からランダム・アクセス・メモリ１６８へ転送
される。出力メッセージ・セクションが才一バラン状態
になければ、ＰＵＴカウンタ１７５が「１」だけ進めら
れ、このオーバラン状態は、ＰＵＴがＧＥＴに等しくな
ることによって表示される。尚、送信トランザクション
・ヘクタ・カウンタ２２２から転送されるネクスト・メ
ッセージ・ベクタは，Ｈ．Ｓ．ＲＡＭの中の？在トラン
ザクション・ナンパ・レジスタ２０６によって指定され
ているトランザクション・ナンパ・アドレスへ人力され
る■。もし、この新たなＴＮが「送イ３準備完了」状態
のものであれば、この入力されたベクタの値は、再び、
このトランザクション・アイデンティティに関係してい
る次のメッセージ（ネクスト・メッセージ）の格納位置
を指し示している。Ｈ．Ｓ．ＲＡＭの中に格納されてい
る出力メッセージのフォーマットについては、第２１図
を参照されたい。

ただし、メッセージを送出する際のメッセージ管理には
、ＰＴＮの内部的な、或いは外部からの変更をはじめと
する、多くの異なった形態の動作を含ませておくことが
できる。エラー状態、オーバラン状態、ないしロック状
態によって、システムがトランザクション・ナンパをｒ
ＴＮＯＪにシフトするようにしておくことができ、この
シフトによって、システムはノン・マージ・モードに復
帰し、そしてｒＴＮＯＪにおけるステータスの検査を、
「送信準備完了」状態が識別されるか或いは新たなＴＨ
の割当てがなされるまで、続けることになる。かなり複
雑な具体例に採用することのできる状態並びに条件を示
したものとして、第１９Ｍ（第１９Ａ図）のフローチャ
ートを参照されたい。

出力メッセージ完了バッファの例 メッセージの伝送の完了が「ロック（ＬＯＣＫ）　Ｊを
除いたその他の任意の応答メッセージによって明示され
たならば、新たに完了した出力メッセージ・バッファを
指し示すポインタが、Ｈ．Ｓ．ＲＡＭの出力メッセージ
完了循環バッファ・セクションく第８図参照）に格納さ
れる。このポインタは、上記出力メッセージ・バッファ
のアドレスを表わす単なる１６ビット・ワートである。

（出力メッセージ・バッファのフォーマットは第２１図
に示されている。出力メッセージ・バッファには、ネッ
トワークから受取った応答メッセージを記録する場所か
含まれていることに注目されたい）。

出力メッセージ完了循環バッファは、ネットワ−ク・イ
ンタフェースのハートウェア１２０と、マイクロプロセ
ッサ１０５の上に置かれた監視プログラムとの間の、通
信の機能を果たすものである。このマイクロプロセッサ
の中に備えられているプログラムは、これから出力され
るメッセージをＨ．Ｓ．ＲＡＭの中に格納する。これに
続く次の例で詳細に説明するが、複数の出力メッセーシ
を一緒に鎮状に連結し（チェーンし）、シかもその際、
ＴＮがとの絵（チェーン）の先頭のポインタとして働く
ようにすることができ、これによって作業の複雑なシー
ケンスを形成することができる。その他の特徴としては
、ネットワークを複数のＴＨの間で多重化即ち時分割（
マルチブレクシング）することができるため（これにつ
いても後に詳述する）、ネットワーク内の諸処に存在す
る様々な事象に応じた種々の順序でメッセージを出力す
ることができる。

更にまた、伝送に成功したパケットによって占められて
いたＨ．Ｓ．ＲＡＭ内の格納空間を迅速に回復し、そわ
によフてその格納空間を、これから出力される別の出力
パケットのために再使用できるようにすることが重要で
ある。出力メッセージ完了循環バッファが、この機能を
果たしている。

あるデータ・メッセージの送信が成功裏に終了して「ロ
ツタ」応答以外の応答を受信したならば、ネットワーク
・インターフエイスは、Ｈ．Ｓ．ＲＡＭ内のｒ０５１０
（１６進数）」に格納されているＰＵＴポインタ（第１
０図参照）を「１」だけ進め、また、この送信が完了し
たばかりの出力メッセージの先頭のワードのアドレスを
ＰＵＴレジスタ内のアドレスへ格納する。（ＰＵＴポイ
ンタの値がｒ０５１２（１６進数）」に格納されている
ＴＯＰポインタの値より太き《なると、ＰＵＴポインタ
はｒ０５１３（１６進数）」に格納されているＢＯＴポ
インタ（＝ＢＯＴＴＯＭポインタ）と同じになるように
最初にリセットざれる）。ＰＵＴポインタがＧＥＴポイ
ンタ（格納位置ｒ０５１１（１６進数）」）より大きく
なるようならば、循環バッファが、オーバランしている
のであり、そのため「エラー割込み」がマイクロプロセ
ッサへ向けて発生される。

マイクロプロセッサの内部で実行されているソフトウエ
アによって、ＧＥＴポインタが指示している出力メッセ
ージ・バッファが非同期的に調べられる。プロセッサは
、実行を要求された何らかの処理を完了したならば、Ｇ
ＥＴポインタを「１」だけ進める（このＧＥＴの値は、
ＴＯＰの値より大きくなるとＢＯＴの値にリセットされ
る）。ＧＥＴ＝ＰＵＴとなっている場合には、処理せね
ばならない出力メッセージはもはや存在していない。そ
うでない場合には、更に別の出力メッセージが成功裏に
送信を完了した状態にあるので、それらの出力メッセー
ジを処理せねばならない。この処理には，Ｈ．Ｓ．ＲＡ
Ｍの出力バッファの格納空間を空きスペースに戻すこと
が含まれており、従ってこのスペースを他のパケットの
ために再使用することできる。

ここで注目しておくべき重要なことは、出力メッセージ
完了循環バッファと人力メッセージ循環バッファとは互
いに別個のものであり、そのためこれら２つの循環バッ
ファは、夫々が別々のＰＵＴ．ＧＥＴ，ＴＯＰ，及びＢ
ＯＴ（７）各ポインタニよって管理されているというこ
とである。構成のしかたによっては、第１３図に示され
ているように、これら両方の循環バツファが、循環バツ
ファ管理ハードウエア１７０を共用するようにもでぎる
が、そのような構成が必須なわけではない。

初期設定の手順 各プロセッサ・モジュールは、そのプロセッサ・モジュ
ール自身の高速ランダム・アクセス・メモリ１６８（第
１３図）の内部のＴＮをアクセスする機能を備えており
、このメモリ１６８には、潜在的に使用可能な複数のＴ
Ｎの、そのディレクトリが含まれている。ただし、割当
てられていないＴＮは、そのＴＨに関連付けられている
格納位置に格納されているトランザクション・ナンパ値
によって、割当てられていない旨が明確に表示されてい
る。従って、マイクロプロセッサ・システム１０３は、
割当てられていないトランザクション・ナンパを識別し
、そしてそれらのうちの１つを、所与のトランザクショ
ン・アイデンティティに関して他のプロセッサ・モジュ
ールとの間の通信を開始するのに使用するために選択す
ることかでぎる。

トランザクション・ナンパは、ローカル・マイクロプロ
セッサ（＝プロセッサ・モジュール内のマイクロプロセ
ッサ）の制御の下に、局所的に割当てられ且つ更新され
るが、ネットワーク内の全域における大域的制御は、ｒ
ＴＮ放棄命令」及びｒＴＮ割当命令」というブライマリ
制御メッセージを用いて行なわれる。同一のＴＮを要求
する可能性のある互いに競合する複数のプロセッサ・モ
ジュールの間にデッドロツク状態が発生することは決し
てなく、そのわけは、ネットワークが、より小さな番号
を付けられているプロセッサの方に優先権を与えるから
である。そのＴＮを得ようとしたプロセッサのうちで優
先権を得られなかった残りのプロセッサはｒＮＡＫ／Ｔ
Ｎエラー」応答を受取ることになり、この応答は、それ
らのプロセッサが別のＴＮを確保することを試みなけれ
ばならないということを表示するものである。従って、
それらのトランザクション・アイデンティティの確保並
びに照合を、システムの内部で及び局所的に行なう際の
、完全なフレキシビリティが得られている。

更に注目して頂きたいことは、丁Ｎの反復使用は、ｒＴ
ＮＯＪである基本伝送モードと、ＴＮがゼロより大きい
マージ・モードとの間の、シフトによって行なわれてい
るということである。従ってこのシステムは、ただ１回
のＴＮのブロードカスト式の伝送によって、その動作の
焦点だけでなくその動作の性質をも変えることができる
。

大域的ステータスの変化を伝達するための更に別の、そ
して特に有用な方式は、第４図に関して既に説明した強
制バリティ・エラーの伝播である。この独特の表示方式
は、その他の伝送の間にはさみ込まれて伝送されると、
中止されたシステム資源が調査され、そして適切な動作
が実行されることになる。

プロセッサ対プロセッサ通信 プロセッサ通信として、２種類の特別の形態のものがあ
り、その一方は特定の１つの転送先プロセッサへ向けて
行なわれる通信であり、他方は、１つのクラスに属する
複数のプロセッサを転送先として行なわれる通信である
。これらの両タイフの伝送はいずれもＤＳＷを利用して
おり、また、これらの伝送はいずれも、ノン・マージ・
モードのブロードカストによって実行される。

特に１つの発信元プロセッサと１つの転送先プロセッサ
との間での通信を行なう際には、ＤＳＷの中に転送先プ
ロセッサ識別情報（ｄｅｓｔｊｎａｔｉｏｎｐｒｏｃｅ
ｓｓｏｒ　ｉｄｅｎｔｉｆｉｃａｔｉｏｎ　：　Ｄ　Ｐ
　Ｉ　Ｄ　）を入れて使用する。第８図を参照しつつ説
明すると、このＤＰＩＤの値を用いて各々の受信プロセ
ッサ・モジュールのＨ．Ｓ．ＲＡＭ２６“の選択マップ
部分がアドレスされると、転送先として意図された特定
のプロセッサ・モジュールだけが、肯定的な応答を発生
してそのメッセージを受入れる。肯定応答が送信され、
しかもそれが最終的に成功裏に受信されたならば、両名
のプロセッサは、要求されている将来の動作のいずれで
も実行できる状態になる。

ある１つのメッセージを、ある１つの制御プロセスに関
係する、１つのクラスに属する複数のプロセッサが受信
すべぎ場合には、ＤＳＷ内のマップ・ニブルとマップ・
アドレスとによって、Ｈ．Ｓ．ＲＡＭの遭択マップ部分
の中の対応するセクションが指定される。そして、全て
の受信プロセッサが夫々に肯定応答を送出し、それらの
肯定応答は、発信元プロセッサ・モジュールへ到達する
ための競合を、この通信のための往復送受信が最終的に
完了するまで続けることになる。

全域ブロードカスト・モードのプロセッサ通信は、ブラ
イマリ・データ・メッセージ、ステータス・メッセージ
、制御メッセージ、並びに応答メッセージの、各メッセ
ージの通信に用いることができる。優先順位プロトコル
と、優先権を付与する機能を備えたネットワークとの、
両者の固有の能力によって、その種のメッセージをその
他の種類のメッセージのシーケンスの中に容易に挿入で
きるようになっている。

ハッシング・モードのプロセッサ選択は、リレーショナ
ル・データベース・システムにおけるデータ処理のタス
クを実行する際には、他から飛び抜けて多用されるプロ
セッサ選択方式である。

一次的データ（＝バックアップ用ではないメインのデー
タ）についての互いに素の（＝同一の要素を共有しない
）複数のデータ部分集合と、バックアップ用データにつ
いての互いに素の複数のデータ部分集合とが、適当なア
ルゴリズムに従って、異った複数の二次記憶装置の中に
分配されている。１つのプロセッサが一次的データの部
分集合を分担し別の１つのプロセッサがバックアップ用
データの部分集合を分担しているためにそれら２つのプ
ロセッサが同時に応答した場合には、次的データについ
てのメッセージの方に１量先権が与えられる。この条件
が補償されるようにするためには、優先順位のより高い
コマンド・コード（第１２図参照）を選択するようにす
れば良い。

データベースの信頼性及び完全性の維持も、以上の様々
なマルチプロセッサ・モードを利用することによって達
成され、その場合、発生した個々の状況に対して最も有
利なようにそれらのモードが適用される。例を挙げるな
らば、一次的データのある部分集合を分担している二次
記憶装置が故障した場合には、特別のプロセッサ対プロ
セッサ通信を利用してそれを更新することができる。ま
たエラーの訂正やデータベースの一部分のロールバック
は、これと同様の方式で、或いはクラス・モードで動作
させることによフて、行なうことができる。

トランザクション・ナンパの例 トランザクション・ナンパという概念により、マルチプ
ロセッサ・システムの制御のための新規にして強力なハ
ードウェア機構が得られている。

本システムにおいては、トランザクション・ナンパは「
犬域的セマフ才」を構成しており、また、ネットワーク
に対するメッセージの送受信と、複数のプロセッサに分
配ざれたある１つの所与のタスクのレディネス状態の確
誌との夫々において、重要な役割りを果たしている。

トランザクション・ナンパ（ＴＮ）は、Ｈ．Ｓ．ＲＡＭ
２６の中の１６ビット・ワードとして物理的に実現ざれ
ている。このワードは、線々な機能を果たせるように、
第１２図に示すようなフォーマットとされている。ＴＮ
はＨ．Ｓ．ＲＡＭに格納されるため、マイクロプロセッ
サ１０５とネットワーク・インターフェイス１２０との
いずれからもアクセスすることができる。

大域的セマフ才 「セマフォ」という用語は、コンピュータ科学関係の文
献において、互いに非同期的に実行される複数の処理の
制御に用いられる変数を指し示すための用語として、一
般的に使用されるようになっている。セマフ才は、中断
されることのない１回の操作でそれを「テスト・アンド
・セット」することができるという性質をもっている。

一例として、「アンアサインド（ＩＩＮＡｓｓＩＧＮＥ
Ｄ　：割当てがなされていない状態）Ｊと、ｒアサイン
ド（ＡＳＳＩＧＮＥＤ　：割当てがなされている状態）
」との２つの状態を取り得るセマフォ変数について考察
することにする。この場合には、テスト・アンド・セッ
ト動作は次のように定義される：もしセマフォが「アン
アサインド」状態にあったならば、そのセマフォを「ア
サインド」状態にセットして成功を表示すること；反対
にセマフ才が既に「アサインド」状態にあったならば、
そのセマフ才を「アサインド」状態のままにしておいて
「失敗Ｊを表示すること。従って、このセマフォに拠れ
ば、セマフォのテスト・アンド・セットに成功した処理
は自らのタスクを糸売行することができ、一方、それに
失敗した処理は、そのセマフォが「アンアサインドＪ状
憇にリセットされるのを待つか、或いは、等価の別の資
源を制御している別のセマフ才をテスト・アンド・セッ
トすることを試みるかの、いずれかを余儀なくされる。

容易に理解できることであるが、仮にテスト・アンド・
セット動作が中断されるようなことがあり得るとするな
らば、２つの処理が同時に同じ資源にアクセスしてしま
う可能性が生じ、それによって予測することのできない
誤った結果が生じてしまうおそれがある。

いかなるマルチプロセッサ・システムも、システムの資
源へのアクセスを制御するために、セマフォと同一視す
ることのできる概念を、ハードウェアによって実際に具
体化している。しかしながら、従来のシステムは、１コ
ピーのセマフォ（＝部数が１部のセマフォ、即ち１箇所
だけに設けられるセマフ才）しか維持することができな
い。そこで、複数コピーのセマフ才（＝部数が複数のセ
マフ才、即ち複数箇所に設けられるセマフォ）を、各プ
ロセッサに１コピーづつ設けて維持するようにすれば、
単にテストするだけのセマフ才のアクセスのために競合
が発生する回数を低減するという目的と、後に説明する
その他の用途に多価のセマフ才変数を利用するという目
的との、双方のために望ましい。問題は、セマフ才の多
数のコピーに対し、完全に同期した操作を加えねばなら
ないということであり、もしこのことが守られなかった
ならば、それを強化するためにセマフォが設けられてい
るところの、資源へのアクセスの完全性が失われてしま
うことになる。

複数コピーのセマフ才、即ち「犬域的」セマフォは、本
システムによクて提供される。次に示す表は、大域的セ
マフォに関する動作を、単一セマフォ（１コピーのセマ
フォ）と対比したものである。

本実施例のシステムにおいては、「ＴＮ割当（ＡＳＳＩ
ＧＮ　ＴＮ　）　ＪコマンドとｒＴＮ放棄（ＲＥＬＩＮ
−ＱＵＩＳＨ　ＴＮ）Ｊコマンドとが、大域的セマフ才
として利用ざれているトランザクション・ナンパに対す
るテスト・アンド・セット機能とリセット機能とを夫々
に担っている。第１２図について説明すると、ｒＮＡＫ
／ＴＮエラー」応答が失敗を表示し、一方、ｒＳＡＣＫ
／アサインド」応答が成功を表示する。

複数のノードを同期してクロッキングするために用いら
れている同期クロッキング方式や、全てのプロセッサへ
同時に最優先パケットを伝送するブロードカスト動作を
はじめとする、このネットワークの特質は、大域的セマ
フオという概念を実際に具体化する上での基礎を成すも
のである。この概念が実施されているために、このシス
テムは所望のシステム資源の複数のコピーの、その割付
け（アロケーション）、割付け解除（デアロケーション
）、並びにアクセスの制御を、単にその資源にＴＮを付
与することによって行なえるようになっている。ここで
注目すべき重要なことは、分散された資源の制御を、単
一セマフ才の場合と略々同程度の小規模なソウトウェア
・オーバヘッドで、実行できるようになっているという
ことである。このことは従来のシステムに対する非常な
進歩であり、なぜならば、従来のシステムは、分散型の
資源を管理できないか、或いは、複雑なソフトウエアに
よるプロトコルが必要とされ且つハードウエア的なネッ
クを生じてしまうかの、いずれかだからである。

レディネス状態 「ビズイ　（ＢＵＳＹ）　Ｊ、「ウェイティング（ＷＡ
ＴＴＩＮＧ　）　Ｊ、「準備完了（ＲＥＡＤＹ　）　Ｊ
　　（送信と受信の夫々の準備完了）、「終了（ＤＯＮ
Ｅ）　Ｊ、及び「非関与プロセッサ（ＮＯＮ−ＰＡＲＴ
ＩＣＩＰＡＮＴ　）　Ｊから成る１組の値（第１２図参
照）が、あるＴＮを付与されたタスクの、そのレディネ
ス状態を速やかに確認する能力をｔＭ供している。この
システムでは、以上の各状態の意味するところは、次の
表が示すようになっている。

ｒＴＮ割当」コマンドを用いて、タスクへのＴＨの付与
が勅的に行なわれるようになっている。成功表示（ｒＴ
Ｎ割当」メッセージに対するｒＳＡＣＫ／アサインド」
応答）は、すべての動作可能なプロセッサが成功裏にＴ
Ｎのタスクへの割当てを完了したことを示す。第１１図
に関して注目すべきことは、ｒＮＡＫ／ＴＮエラー」応
答は高い優先順位（小さな値）をもっているため、いず
れかのプロセッサのネットワーク・インターフェイス１
２０がＴＮの使用に関する衝突を検出したならば、全て
のプロセッサが失敗応答を受取るということである。更
に、ネットワーク上を伝送されるこの失敗応答のＯＰＩ
Ｄ（発信元プロセッサＩＤ）フィールドは、衝突のあっ
たプロセッサのうちの第１番目の（付された番号が最小
の）プロセッサを表示することになる。この事実は、診
断ルーチンに利用される。

各々のプロセッサは、ソフトウエアの働きにより、タス
クを処理し、そしてＴＮを「ビズイ」、ｒウェイティン
グ」、「送信準備完了」、「受信準備完了」、「終了Ｊ
または「非関与プロセッサ」のうちの該当するものにセ
ットする。最初のｒＴＮ割当」を発令したプロセッサを
含めどのプロセッサも、任意の時刻に、「ステータス・
リクエスト」コマンド或いは「マージ開始」コマンドを
発令することによって、タスク（ＴＮ）がどの程度に完
了しているかという状態を容易に確認することができる
。

「ステータス・リクエスト」は、多価の（＝多種の値を
取り得る）大域的セマフオの１回のテストと同じことで
ある。第１１図から分るように、優先順位が最も高いス
テータス応答（ＳＡＣＫ）メッセージかネットワーク上
の競合を勝ち抜き、その結果、最も低いレディネス状態
が表示されることになる。更に、そのＯＰＩＤフィール
ドは、その最低のレデ２ｃネス状態にあるプロセッサの
うちの第１番目のく付された番号が最小の）プロセッサ
のアイデンティティ（素性）を表示することになる。

この後者の特性を用いて、複数のプロセッサに分配され
たタスクの完了を「待機」するための、「ノン・ビズイ
（ｎｏｒｒｂｙｓｙ）　Ｊの形態が定められている。最
初にｒＴＮ割当」を発令したプロセッサは初代の「ウェ
イト・マスク」であるとされる。このプロセッサは次に
、任意の基準に基づいて、他のいずれかのプロセッサを
新たな「ウェイト・マスタ」に指定する。この新たな「
ウェイト・マスク」は、それ自身が所望のレディネス状
態に到達したならば、「マージ開始」或いは「ステータ
ス・リクエスト」のいずれかを発令することによって、
全てのプロセッサに対する問合せを行なう。もし他のプ
ロセッサの全てが準備完了状態となっていたならば、Ｓ
ＡＣＫがその旨を表示することになる。もし幾つかのプ
ロセッサが尚、準備完了状態にはなかったならば、ＳＡ
ＣＫ応答のＯＰＩＤフィールドが、レディネス状態が最
低のプロセッサのうちの第１番目のものを表示すること
になる。「ウェイト・マスク」はそのプロセッサに対し
、新しい「ウェイト・マスタ」になるように命令する。

結局最後には全てのプロセッサが準備完了状態となるの
であるが、それまでの間、このシステムは、少なくとも
一つのプロセッサが準備完了状態に到達したことを知ら
される都度、ステータスの間合寸を試みるだけである。

従ってこのシステムは、結果を出さずに資源を消費する
周期的なステータス間合せという負担を負わされること
がない。更にこの方式によれば、最後に完了する処理が
終了した丁度その時刻に、全てのプロセッサが仕事を完
了したということをシステムが確実に知ることになる。

当業者には理解されるように、本発明の概念の範囲内で
その他の多種多様な「待機」の形態を採用することがで
きる。

「マージ開始」コマンドは、１つの特殊な種類のテスト
・アンド・セット命令である。大域的セマフオのステー
タスが「送信準備完了」または「受信準備完了」である
場合には、現在トランザクション・ナンパ・レジスタ（
ＰＴＮＲ）２０６（第１３図参照）が「マージ開始」メ
ッセージ（ｍ　３　図６照）内のトランザクション・ナ
ンパの値にセットされ、これによってＰＴＮＲレジスタ
の設定が行なわれる。動作中のプロセッサのいずれかが
、より低位のレディネス状態にある場合には、ＰＴＮＲ
の値は変更されない。

ｒマージ停止」コマンドは、以上の動作に対応するリセ
ット動作であって、すべての動作中のプロセッサのＰＴ
ＮＲを無条件にｒＴＮＯＪにリセットするものである。

後に説明するように、ＰＴＮＲによって指定されている
現在大域的タスク（ｃｕｒｒｅｎｔ　ｇｌｏｂａｌｔａ
ｓｋ　）に関係するメッセージだけが、ネットワーク・
インターフェイス１２０から出力されるようになってい
る。従って、「マージ開始」コマンド及び「マージ停止
」コマンドは、複数のタスクの間でネットワークを時間
多重化、即ち時分割（タイム・マルチブレクシング）す
ることのでとる能力を提供しており、従ってそれら複数
のタスクは、任意に中止、及び／または再開することが
できるようになっている。

本発明の細部の特徴で重要なものに、ネットワーク・イ
ンターフェイス１２０が、ネットワークからのコマンド
によるＴＮのアクセスと、マイクロプロセッサ１０５に
よるＴＨのアクセスとが、決して同時に行なわれないよ
うにしているということがある。本実施例においては、
これは、受信状態制御回路２６０から読出し／書込み状
態制御回路２７０へ送られている信号によって達成され
ており、この信号は、ＴＮを変更する可能性のあるネッ
トワークからのコマンドの処理が行なわれているときに
は必ず「肯定」状態とされている。

この信号が「肯定」状態にある短い時間の間は、プロセ
ッサは、Ｈ．Ｓ．ＲＡＭへのアクセスを、制御回路２７
０によって禁止されている。当業者には理解されるよう
に、本発明の範囲内で、以上の構成の代りになる多種多
様な代替構成を採用することができる。

受信制御 ＴＨの更に別の機能に、入力メッセージの制御がある。

ｒＴＮ割当」コマンドを用いることによって、所与のタ
スクに対して、複数のプロセッサにおける人力メッセー
ジ・ストリームを関連付けることができる。所与のプロ
セッサの中の当該タスクに割当てられているＴＮが「受
信準備完了」にセットされているときには、そのＴＮは
更に、そのプロセッサが受入れる用意のあるパケットの
個数を表わすカウント値を併せて表示している（第１２
図）。ネットワーク・インターフェイス１２０は、個々
のパケットを成功裏に受信するたび毎にこのカウント値
をデクリメントし（このデクリメントはＴＮのワードか
ら算術的に「１」を減じることによって行なわれる）、
このデクリメントはこのカウント値がゼロに達するまで
続けられる。カウント値がゼロに達したときにはｒＮＡ
ＣＫ／オーバラン」応答が発生され、それによって、パ
ケットを送出しているプロセッサに対し、このＮＡＣＫ
応答を発しているプロセッサがより多くの入力パケット
を受入れる用意ができるまで待機しなければならないこ
とが知らされる。更にまた、第１８図から分るように、
このときにはＰＴＮＲのｒＴＮＯＪへのリセットも併せ
て行なわれる。

以上の動作メカニズムにより、ネットワークを流通する
パケットの流れの制御を直截的に行なえるようになって
いる。またそれによって、１つのプロセッサに未処．埋
のパケットが多量に詰め込まれることがないように、そ
してそのプロセッサがシステムにとってのネックになっ
てしまうことがないように、保証されている。

送信制御 第２１Ａ図について説明すると、同図から分るように、
Ｈ．Ｓ．ＲＡＭに格納されている各メッセージは、新Ｔ
Ｎベクタ（＝ネクスト・メッセージ・ベクタ）の値を収
容するためのフィールドを含んでいる。メッセージを送
信してそれに対する応答を成功裏に受信したならば、こ
の送信したばかりのメッセージに含まれていた新ＴＮベ
クタが、Ｈ．Ｓ．ＲＡＭの中の現在トランザクション・
ナンパを格納するためのアドレスへ（ＰＴＮＲから転送
されて）格納される。従って、ＴＮは個々のメッセージ
が送出されるたび毎に更新され、また、メッセージの伝
送に成功した際にはＴＮが自動的に所望の状態にセット
されるようにすることが可能となっている。

第１２図について説明すると、「送信準備完了」のＴＮ
のフォーマットは、１４ヒ゛ットのＨ．Ｓ．ＲＡＭ内の
アドレスを含んでおり、このアドレスは、所与のタスク
（ＴＮ）に関して次に出力すべきパケットを指し示すの
に用いられている。

従って，Ｈ．Ｓ．ＲＡＭの中に格納されているＴＮは、
種々のタスクに関するメッセージの、先入先出式（Ｆ　
Ｉ　ＦＯ）待ち行列の、その先頭を指し示すヘッド・ポ
インタとしての機能も果たしている。従って、所与の１
つのタスク（ＴＮ）に関する限りにおいては、各プロセ
ッサは、新ＴＮベクタのチェーンによって定められた順
序で、パケットの送出を試みることになる。

先に説明した、複数のＴＮ（タスク）の間でネットワー
クを高速で多重化（マルチブレクシング）するための機
構と組合わせることによって、多くのプロセッサの間に
分配された何組もの複雑な組合せのタスクを、極めて小
規模なソフトウェア・オーバヘッドで管理できるように
なることは明らかである。ネットワークと、インターフ
ェイスと、プロセッサとの共同動作によって提供されて
いる構成は、そのコピーを数百個のプロセッサの間に分
配することができ、更には数千個のプロセッサの間にす
ら分配することのできる資源及びタスクに対して、資源
の割付けと割付け解除、タスクの中止と再開、それにそ
の他の制御を行なうための好適な構成である。

ＤＳＷ（転送先選択ワード）の例 転送先選択ワード（第３図）は、ＤＳＷロジック１９０
（第１３図）及びＨ．Ｓ．ＲＡＭ２６（第８図）のＤＳ
Ｗセクションと協働することによって、以下のことを可
能とする複数のモードを提供するものである。即ち、そ
れらのモードとは、各々の受信プロセッサのネットワー
ク・インターフェイス１２０が、受信中のメッセージは
当該ネットワーク・インターフェイスに組合わされてい
るマイクロプロセッサ１０５によって処理されることを
意図したものか否かの判定を、迅速に下せるようにする
ための複数のモードである。既に説明したように、受信
メッセージの中に含まれているＤＳＷは、Ｈ．Ｓ．ＲＡ
ＭのＤＳＷセクションに格納されているニブルを選択す
ると共に、そのニブルと比較ざれる。

プロセッサ・アドレス 第８図に示されているように、Ｈ．Ｓ．ＲＡＭのＤＳＷ
セクションの１つの部分がプロセッサ・アドレス遭択ニ
ブルの格納にあてられている。本システムにおいては、
搭載可能な１０２４個のプロセッサの各々に対して、Ｈ
．Ｓ．ＲＡＭのこの部分に含まれているビット・アドレ
スのうちの１つが゛関連付けられている。当該プロセッ
サのＩＤ（アイデンティティ）に関連付けられたビット
・アドレスのビットは「１」にセットされており、一方
、このセクション内のその他の全てのビットは「０」に
されている。従って各々のプロセッサは、このセクショ
ンの中の１つのビットだけが「１」にセットされている
。

Ｈ．Ｓ．ＲＡＭのｐｓｗセクションの別の１つの部分が
、ハッシュ・マップ（複数）の格納にあてられている。

本システムにおいては、マツブ遭択ビットのうちの２つ
のビットがそれらのハツシュ・マップにあてられており
、それによって、４０９６個の可能な値を全て含む完全
な集合が２組得られている。ハッシュト・モード（　ｈ
ａｓｈｅｄｍｏｄｅ　）においては、二次記憶装置に格
納されているレコードのためのキーが、ハッシング・ア
ルゴリズムに従って設定され、それによってＯから４０
９５までの間の「パケット」の割当てが行なわれる。所
与の「パケット」に収容されているレコードを担当して
いるプロセッサは、そのアドレスが当該パケットのパケ
ット・ナンパに対応しているマップ・ビットの中に「１
」のビットがセットされている。その他のビットはｒＱ
Ｊにされている。複数個のマップ・ビットをセットする
だけで、所与のプロセッサに複数のパケットを担当させ
ることができる。

この実施例の構成においては、容易に理解されるように
、マップ・ビットのセッティングを以下の方式で行なえ
るようになっている。即ち、その方式とは、所与の１つ
のマップ選択ビットについては、各ビッ［一・アドレス
がただ一つのプロセッサにおいてのみ「１」にセットさ
れており、しかも、いかなるビット・アドレスも必ずい
ずれかのプロセッサにおいて［１ノにセットされている
という方式である。この方式を採用したことの直接の結
果として、各々のプロセッサ（ＡＭＰ）が、データベー
スのレコードの互いに別個で互いに素の部分集合を分担
し、しかも、システムの全体としては、レコードの全て
を含む完全な集合が存在するようになフている。

以上の具体例はリレーショナル・データベースの課題を
例に引いて説明されているが、当業者には容易に埋解さ
れるように、課題の互いに素の部分集合をマルチプロセ
ッサ復合体の中の個々のプロセッサに分担させることが
できる課題領域であればどのような課題領域にでも、こ
れと同じ方式を適用することができる。

更にもう１つ注目に値することは、完全なマップを２つ
備えることによって、以上に説明した方式を、一方のマ
ップによれば所与のあるプロセッサに割当てられている
パケットを、他方のマップにおいてはそれとは異なった
プロセッサに割当て得るように、構成することができる
ということである。ここで、一方のマップを「一次的」
なものとし、他方のマップを「バックアップ用」のもの
とすれば、直接の帰結として、所与のあるプロセッサ上
では一次的なものであるレコードが、別のプロセッサ上
では確実にバックアップされるようにすることができる
。更に、所与の１つのブロセッ快をバックアップするプ
ロセッサの個数については、いかなる制約もない。

当業者には理解されるように、本発明の範囲内で実現で
きる互いに別個のマップの数は３以上にすることもでき
、また、パケットの数も任意の個数とすることができる
。

クラス 先に説明したプロセッサ・アドレスとハツシュ・マップ
のいずれの場合にも、全てのプロセッサについてその所
与の１つのビット・アドレスを調べれば、そのビット・
アドレスが１つのプロセッサにおいてだけ「１」にセッ
トされており、その他の全てのプロセッサ内の対応する
ビット・アドレスは「Ｏ」にセットされていることが分
かる。

しかしながら、複数のプロセッサ内において対応するビ
ット・アドレスが「１」にセットされているような方式
も可能であるし、有用でもある。この方式は「クラス・
アドレス」モードといわれる方式である。

クラス・アドレスは、そのコピーが複数のプロセッサ内
に存在する処理手順ないし機能の名称と考えることがで
きる。該当する処理手順ないし機能を備えているプロセ
ッサは、いずれも対応するビット・アドレスに「１」ビ
ットがセットされている。

クラス・アドレスへ宛ててメッセージを送出するために
は、ＤＳＷ（第３図）内の該当するクラス・アドレスが
セットされる。Ｈ．Ｓ．ＲＡＭの中の該当する位置のビ
ットが「１」にセットされていることによって当該クラ
スに「所属」していることが示されている全ての動作可
能なプロセッサは、その送出されたメッセージ・パケッ
トに対してｒＡＣＫＪで応答することになる。当該クラ
スに所属していないプロセッサはＮＡＰで応答する。

従ってＤＳＷは、マルチプロセッサ・システム内のメッ
セージの流れを制御するのに必要な経路指定計算がハー
ドウェアによって行なわれるようにしている。また、プ
ログラムを、システムの様々な機能がいずれのプロセッ
サの中に備えられているのかという知識とは、無関係な
ものとすることができる。更には、マップはＨ．Ｓ．Ｒ
ＡＭの一部であり、従ってマイクロプロセッサ１０５か
らアクセスできるため、ある機能を１つのプロセッサか
ら別のプロセッサへ勅的に再配置することが可能である
。

マージの例 複雑なマルチプロセッサ・システムにおいては、一連の
相互に関連した複数の動作の実行が、タスクによって必
要とされることがある。これは特に、複雑な問合せを取
扱うリレーショナル・データベース・システムについて
言えることであり、そのようなデータベース・システム
においては、データをアセンブルしてファイルを形成し
、しかもアセンブルされた後には特定の方式で複数のプ
ロセッサへ再分配できるようなファイルを形成するため
に、複数の二次記憶装置を参照することが必要とされる
ことがある。以下に示す例は、第１、第８、及び１３図
のシステムが、ＴＮと、ＤＳＷと、それに大域的セマフ
才とに対して操作を加えることによって之そのような機
能をいかに容易に実行でぎるようになっているかを、手
短に説明するものである。

まず第１に、マージ・コーディネータ（典型的な例とし
てはマージ・コーディネータはＩＦＰ１４ないし１６で
あるが、必ずしもそれに限られるものではない）が、あ
る１つのファイルをマージして形成することになる（即
ちデータ・ソースとして機能する）１つのクラスに属す
る複数のＡＭＰを、（ＡＭＰ１８〜２３の中から）識別
する。割当てがなされていない１つのＴＮが遭択され、
そしてデータ・ソース機能を識別するために割当てられ
る。このファイルを別の１組のＡＭＰ（それらは元のデ
ータ・ソースのプロセッサであってもよい）ぺ分配ない
しハッシングするするという第２の主要機能に対しては
、そのときまで割当てをされていなかった別のＴＮが割
当てられる。

このマージ機能のためのコーデイネー夕は、第１のＴＮ
に関係するファイルの、マー・ジングの作業を行なうこ
とになるクラスに属する複数のプロセッサを、ＤＳＷを
用いて識別する。このマーンングの作業に関与する関与
プロセッサは、そのＴＨのステータスのレベルを上昇さ
せて「ビズイ」または「ウェイティング」ステータスと
し、その後に、マージ動作の制御が、マージ動作に関学
している関与プロセッサのうちの１つへ渡される（即ち
コーディネータの仕事が委任される）．以上の複数の関
与プロセッサ（それら以外の全てのプロセッサ・モジュ
ールはそのトランザクション・ナンパに関しては非関与
プロセッサである）の各々は、このＪ：うに規定された
マージのタスクに関するメッセージ・パケットを受信し
てそれに対する肯定応答を送出した後には、そのブロセ
ッザ自身のサブタスクの実行を、そのステータス・レベ
ルを適宜更新しながら進行させて行く。そして、マージ
・コーディネータの仕事を委任されているプロセッサが
それ自身のタスクを終了したならば、そのプロセッサは
、その他の全ての関与プロセッサに対して、当該トラン
ザクション・ナンパに関するステータスを知らせるよう
、ステータス・リクエストを送出し、それによって、関
与プロセッサのうちでレディネス状態が最低のプロセッ
サを表示している応答を受取ることができる。

マージ動作の制御は、このレディネス状態が最低のプロ
セッサへ渡され、この後には、このプロセッサが、自身
の作業が終了した際にその他全ての関与プロセッサをポ
ーリングすることができるようになる。以上のプロセス
は、必要とあらば、関与プロセッサの全てが卓備完了状
態となっていることを示す応答が受信されるまで、続け
させることができる。そのような応答が受信された時点
においてコーディネータとして働いていたプロセッサは
、続いて、ＤＳＷを利用して当該クラスに属している関
与プロセッサを識別しつつ、Ｈ．Ｓ．ＲＡＭ２６へのメ
ッセージの転送を開始し、このメッセージの転送に伴な
って、ステータス・レベルが該当する出力メッセージ・
ベクタ情報により「送信準備完了」へと更新される。こ
れに続いて実行されるポーリングの結果、全ての関与Ａ
ＭＰが送信準備完了状態にあることが判明したならば、
コーディネータは、その特定のＴＨについてのマージ開
始コマントを発令する。

マージ動作が実行されている間に、処理済のデータ・パ
ケットは、結果をリレーショナル・データヘースに従っ
て二次記憶装置へ分配するための１つのクラスに属する
複数のプロセッサ・モジュールへ宛てて、転送されるこ
とになる。それらの複数の受信プロセッサが、このとき
発信元となっている複数のプロセッサと同じものである
と否とにかかわらず、この分配に関与するクラスに所属
する関与プロセッサ（即ち上記受信プロセッサ）は、Ｄ
ＳＷによって識別され、またそのトランザクションは新
たなＴＨによって識別される。この新しいトランザクシ
ョンに関わる関与プロセッサの全てに対して、この新た
なＴＮが割当てられることになり、また、それらの関与
プロセッサは、それらのレディネス状態のレベルを上昇
させて「受侶準備完了」とすることになる。このＤ　Ｓ
　Ｗは、クラス指定ではなく、ハッシング選択指定のも
のとすることもできるが、いずれの場合においても、マ
ージが実行されている間は、関与プロセッサの全てが、
ブロードカストされるメッセージを受信できる状態にお
かれている。「マージ開始」が発令されたならば、送出
勤作に関与すべき送出関与プロセッサの各々から複数の
メッセージ・パケットが、しかも夫々のプロセッサから
互いに同時に、ネットワーク上へ送出され、それらのメ
ッセージ・パケットに対しては動的に（＝伝送中に）優
先権の判定が行なわれる。各々の送出関与プロセッサが
、それ自身の１組のメッセージを送信完了したならば、
それらの各々の送出閏与プロセッサは、一定の形に定め
られている「エンド・オブ・ファイル（Ｅｎｄ　ｏｆ　
Ｆｉｌｅ　）　Ｊメッセージの送信を試み、この「エン
ド・オブ・ファイル」メッセージは種々のデータメッセ
ージより優先順位が低い。関与プロセッサの全てが「エ
ンド・オブ・ファイル」メッセージを送出するようにな
るまでは、この「エンド・オブ・ファイル」メッセージ
はデータ・メッセージとの競合に敗退し続け、そして全
ての関与プロセッサから送出されるようになったならば
、ようやく、「エンド・オブ・ファイル」メッセージの
転送が達成される。この転送が達成されると、コーディ
ネータは「エンド・オブ・マージ（Ｅｎｄ　ｏｆ　Ｍｅ
ｒｇｅ）　Ｊメッセージを送出し、また、それに続いて
ｒＴＮ放棄」を実行することができ、このｒＴＮ放棄」
によってこのトランザクションは終了する。オーバラン
状態、エラー状態、ないしはロック状態に対しては、マ
ージ即ち送信を始めからやり直すことによって適切に対
処することができる。

ある１つのＴＮに関するマージ動作が終了したならば、
このシステムは、ＴＨのシーケンスの中の、続く次のＴ
Ｎへとシフトすることができる。

この新たなＴＨに該当する複数のメッセージ・パケット
の待ち行列を、各々のプロセッサ・モジュールが作り終
ったならば、それらのプロセッサ・モジュールは、マー
ジ動作を実行させるためのネットワークに対する働きか
けを再び開始することが可能となる。個別に実行される
プロセッサ内マージ動作に加え、更に以上のようにネッ
トワーク内マージ動作が効率的に利用されるために、こ
のシステムは、従来のシステムに対して著しく優れた、
極めて大規模なソート／マージ・タスクを実行すること
ができるようになっている。本発明を採用した場合に、
システム内のある１つのファイルをソートするために必
要な時間は、レコードの信数をｎ個、プロセッサの個数
をｍ個とするとき、以下の式で表わすことができる。

Ｃ　．　　−　１０ｇ２　　−　　＋　　　Ｃ２　　ｎ
ｍ　　　　　　　　ｍ この式において、Ｃ２は定数であり、この実施例に関し
ては、１００バイト・メッセージが用いられている場合
には約１０マイクロ秒と見積られ、またＣ１は、典型的
な１６ビット・マイクロプロセッサが使用されている場
合に、約１ミリ秒と見積られる定数である。様々に組み
合わせたｎとｍとの組合せに対する、概略のソート／マ
ージ時間が、秒を単位として次の表に示されており、そ
れらの値は１００バイト・レコードが用いられている場
合の値である。

以上の表に示されている具体例の数字を従来のシステム
と比較して評価するのは容易なことではない。その理由
は、相互に関連を有する２種類のソート処理シーケンス
（プロセッサによるソートとネットワークによるソート
）が関与しているからであり、また、そもそも、かかる
能力を有するシステムが殆んど存在していないからであ
る。更に、本システムではその長さが長大でしかも可変
なメッセージがソート及びマージされるのに対して、一
般的な多《のソート能力は、数バイトないし数ワードに
ついて能力評価がなされている。

更に別の重要な要因として、本システムはマルチプロセ
ッサそのものであって、ソート／マージ処理の専用シス
テムではないということがある。

本システムは、局所的にも大域的にも、マージ動作とノ
ン・マージ動作との間を完全なフレキシビリティをもっ
てシフトすることができ、しかもこのシフトを、ソフト
ウェア的な不利益を生じることなく、また、システム効
率に損失を生じさせることもな《、行なえるようになっ
ている。

タスク・リクエスト／タスク応　のサイクルの１ 第１図に関し、ネットワーク５０に接続されて一いるプ
ロセッサ１．４、１６、ないし１８〜２３はいずれも、
他の１個または複数涸のプロセッサにタスクを実行させ
るためのタスク・リクエストを、メッセージ・パケット
の形態の然るべきフォーマットで形成する機能を有して
いる。リレーショナル・データベース・システムにおい
ては、これらのタスクの殆んどはホスト・コンピュータ
１０、１２をその発生源とし、インターフェイス・プロ
セッサ１４、１６を介してシステム内へ入力されるもの
であるが、ただし、このことは必要条件ではない。然る
べきフォーマットで形成されたこのメッセージ・パケッ
トは、他のプロセッサからのパケットとの間で争われる
ネットワーク上の競合の中へ投入され、そして、他のタ
スクの優先順位のレベル並びにこのプロセッサにおける
動作状態のレベル次第で、時には優先権を得ることにな
る。タスクは、１つのメッセージ・パケットによってそ
の内容を指定されていることもあり、また、複数の継続
パケットによって指定されていることもあるが、後に続
《継続パケットは、データ・メッセージのグループ（第
１１図参照）の中では比較的高い優先順位レベルを割当
てられ、それによって、後に続く部分を受信するに際し
ての遅延ができるだけ短くなるようにしている。

メッセージ・パケットには、トランザクション・アイデ
ンティティ　（＝トランザクション偲別情報）が、トラ
ンザクション・ナンパの形で含まれている。このトラン
ザクション・ナンパは、処理結果を引き出す上での方式
に関するモードであるノン・マージ・モード即ちディフ
ォルト・モード（　ｒＴＮＯＪ　）と、マージ・モード
（　ｒＴＮＯＪ以外の全てのＴＮ）とを、選択に応じて
区別するという性質を本来的に備えている。更に、メッ
セージ・パケットにはＤＳＷが含まれている。このＤＳ
Ｗは、実質的に、転送先プロセッサとマルチプロセッサ
動作のモードとを指定するものであり、この指定は、特
定のプロセッサの指定、複数のプロセッサから成るクラ
スの指定、或いはハッシングの指定によって行なわれ、
本実施例においては、バッシングは、リレーショナル・
データベースの一部分へのハッシングである。ネットワ
ーク５０を介してターゲット・プロセッサ（指定転送先
プロセッサ）へブロードカストされるメッセージ・パケ
ットは、そのプロセッサにおいて局所的に受入れられて
（＝そのプロセッサ自身への受入れが適当であるとの判
断がそのプロセッサ自身によってなされて）、そして、
受信した旨の認証が肯定応答（ＡＣＫ）によって行なわ
れる。プロセッサ１４、１６及び１８〜２３の全てが、
ＥＯＭ（エンド・オブ・メッセージ）のあとに続いてネ
ットワーク５ｏへ互いに同時に応答を送出するが、しか
しながら、指定転送先プロセッサから送出されたＡＣＫ
が優先権を獲得し、そして発信元プロセッサに受信され
ることになる。

続いて指定転送先プロセッサは、送られてきたメッセー
ジが、局所Ｈ．Ｓ．ＲＡＭ　（＝個々のプロセッサ・モ
ジュールに備えられているＨ．Ｓ．ＲＡＭ）とインター
フェイス１２０と（第８図及び第１３図）を介して局所
マイクロプロセッサに転送されるときに、このリクエス
ト・パケット（＝送られてきたメッセージ）が要求して
いる処理を非同期的に（＝当該プロセッサ・モジュール
以外の要素とは同期せずに）実行する。リレーショナル
・データベースに関するタスクが実行される場合には、
ＤＳＷは互いに素のデータ部分集合（この部分集合はそ
の部分集合のためのディスク・ドライブに格納されてい
る）のある部分を指定するのが通常の例であるが、ただ
し、時には、格納されているデータベースを参照するこ
とを必要としないタスクが実行されることもある。特定
の演算やアルゴリズムを個々のプロセッサによって実行
するようにしても良く、また指定転送先プロセッサとし
て複数のプロセッサが指定された場合には、それらのプ
ロセッサの各々が、タスク全体の互いに素の部分集合に
ついての仕事を実行するようにすることができる。可変
長のメッセージ・パケットは、リクエスト・メッセージ
によって、実行すべき動作とデータベース・システム内
の参照すべきファイルとの指定が行なえるように構成さ
れている。ここで注意すべきことは、所与の１つのタス
クに関するメッセージ・パケットが大量に存在している
場合もあるということであり、その場合には、ネットワ
ークの内部で行なわれるソートのための弁別基準となる
適当な特徴を付与するために、任意採用可能なキー・フ
ィールド（第３図）が重要になってくるということであ
る。

応答を行なおうとしている各プロセッサによって発生さ
れるタスク応答パケットは、マイクロプロセッサから、
第１図の制御ロジック２８を介して局所Ｈ．Ｓ．ＲＡＭ
２６へと転送され、そこでは、タスク応答パケットは第
２１Ａ図の送出メッセージ・フォーマットの形で格納さ
れる。タスク応答が、継続パケットの使用を必要とする
ものである場合には、そのような継続パケットは先頭パ
ケットの後に続いて、ただし継続のためのより高い優先
順位を与えられた上で、送出される。システムがマージ
・モードで動作しており、且つ、各々のプロセッサがあ
る１つのトランザクション・ナンパに関する多数のパケ
ットを発生している場合には、それらのパケットを先ず
局所的に（＝個々のプロセッサの内部において）ソート
順でチェーンし、その後に、ネットワーク５０上でマー
ジを行なうことによって大域的なソート順に並べるよう
にすることができる。

タスク結果パケットは、プロセッサ１４、ｌ６及び１８
〜２３からネットワーク５ｏへ、同時送出パケット群を
成すように送出され、そして１つの最優先メッセージ・
パケットが、所定のネットワーク遅延ののちに、全ての
プロセッサへブロード力ストにより送り返される。それ
らのタスク結果パケットの転送は、そのタスクの性質に
応じて、最初にリクエスト・メッセージを発信した発信
元プロセッサをその転送先として行なわれることもあり
、また、１個ないし複数個の他のプロセッサを転送先と
して行なわれることもあり、更には、既に説明した複数
のマルチプロセッサ・モードのうちのいずれのモードで
転送を行なうこともできる。リレーショナル・データベ
ース・システムにおいて最も一般的に行なわれる事例は
、バッシングを利用して転送先の選択を行ないつつ、マ
ージと再分配とを同時に実行するというものである。従
ってそのことからも理解されるように、［タスク・リク
エスト／クスク応答」のサイクルの中では、各々のプロ
セッサが、発信元プロセッサとしても、コーディネータ
・プロセッサとしても、また、応答側プロセッサとして
も動作することができ、更には、それらの３つの全てと
して動作することもできるようになっている。多くの「
タスク・リクエスト／タスク応答」サイクルが関与して
《るため、プロセッサｌ４、１６及び１８〜２３、並び
にネットワーク５０は、それらのタスクの間で多重化（
マルチプレクシング）されるが、ただしこの多重化は、
時間を基準にすると共に更に優先順位をも基準にして行
なわれる。

リレーショナル・データベース・システムにおいては、
ホスト・コンピュータ１０、１２を利用して、また更に
、ダブル（　ｔｕｐｌｅｓ）と一次的データ及びバック
アップ用データの互いに素のデータ部分集合とを規定す
るアルゴリズムに従ってリレーショナル・データベース
を複数のディスク・ドライブ３８〜４３の間に分配する
ようにした分配法を利用して、複雑な問合せがホスト・
コンピュタ１０または１２から、ＩＦＰ１４または１６
を介してシステムへ入力される。この入力された問合せ
のメッセージ・パケットは、先ず最初にＩＦＰ１４また
は１６によって詳細に解析され、この解析は、ホスト・
コンピュータからのメッセージを、ＡＭＰ　１　８〜２
３に対してタスクの実行を要求するための複数のタスク
・リクエストへと変換するために行なわれるものである
。ＩＦＰ１４ないし１６は、その動作を開始するに際し
て、１個ないし複数個の特定のＡＭＰから情報を引き出
すためのリクエスト・パケットを送出し、それによって
、ホスト・コンピュータからのメッセージの詳細な解析
に必要なシステム内データを得ることが必要な場合もあ
る。ホスト・コンピュータからのリクエストの処理に必
要なデータを得たならば、ＩＦＰ１４ないし１６は、Ａ
ＭＰ　１　８〜２３との間で何回かの「タスク・リクエ
スト／タスク応答」サイクルを実行することができ、ま
た、データを実際に処理して、ホスト・コンピュータか
らのリクエストを満足させることができる。以上の処理
シーケンスにおいては、上に挙げたタスク・リクエスト
とタスク応答とから成るサイクルが用いられ、また、そ
のサイクルは任意の長さに亙って継続することができる
。続いて、ＩＦＰ１４ないし１６は、ＩＦＰインターフ
ェイスを介してホスト・コンピュータと通信する。ホス
ト・コンピュータへのこの応答は、単に、ホスト・コン
ピュータ１０または１２が次の複雑な問合せを発生する
ために必要とするデータを提供するためのものであるこ
ともある。

（独立型マルチプロセッサシステム） 第１図に関連して先に説明した本発明に係るシステムの
基本的実施例は、ホスト・コンピュータ並びに現在使用
されているホスト・コンピュータ用のソフトウェア・パ
ッケージと組み合わせて使用することのできる、後置プ
ロセッサ（バックエンド・プロセッサ）の例を示すもの
である。しかしながら、既に言及したように、本発明は
広範な種々の処理用途において、また特に、大容量の中
央処理能力を必要とすることなく処理タスクを容易に細
分及び分配できるようなｆｆｆｉ　ｉＩの処理用途にお
いて、格別の利点を有するものである。第２０図は、本
発明に係る独立型（スタンド・アローン型）マルチプロ
セッサ・システムの簡単な構成の一実施例を図示してい
る。第２０図において、複数のプロセッサ３００はいず
れもインターフエイス３０２を介して能動ロジック・ネ
ットワーク３０４へ接続されており、このネットワーク
は既に説明したものと同様のネットワークである。デー
タの完全性を強化するために、冗長性を有する能動ロジ
ック・ネットワーク３０４を採用するようにしても良い
。この実施例においても、プロセッサ３００には１６ビ
ット・マイクロプロセッサ・チップを使用することがで
き、また、充分な容量のメインＲＡＭメモリを組込むこ
とができるようになっている。この図には９つのプロセ
ッサ３００のみが示されており、また、それらのプロセ
ッサの各々には異なった種類の周辺機器が接続されてい
るが、これは、このシステムの多用途性を示すためであ
る。実際には、このシステムは更に多《のプロセッサを
ネットワークに備えることによりはるかに効率的になる
のであるが、しかしながら、比較的少数のプロセッサし
か備えていない場合であっても、システムの信頼性とデ
ータの完全性と関して格別の利点が得られるものである
。

この実施例においては、複数のプロセッサ３００を不便
のない充分な距離をとって互いから物理的に離隔させる
ことができ、それは、データ転送速度が先の実施例につ
いて述べた速度である場合にノード間の最大間隔が２８
フィート（５．５ｍ）にもなるため、大規模なアレイを
成す複数のブロセッサを、建物の１つのフロア、ないし
は隣接する幾つかのフロアの上に、むやみに込み合うこ
とのないように設置して、利用することができるからで
ある。

独立型システムでは、先に説明した後置プロセッサの実
施例の場合と比較して、周辺機器コントローラ並びに周
辺機器それ自体に、はるかに多くの種類のものが用いら
れる。ここでは便宜的に、個々の入出力デバイスは、夫
々が別個のプロセッサに接続されているものとする。例
えば、キーボード３１２とディスプレイ３１４とを備え
た入出力端末装置３１０は、端末コントローラ３２０を
介して、同端末装置３１０のためのプロセッサ３００に
接続されている。ただし、比較的動作速度が遅い端末装
置の場合には、かなりの規模の端末装置ネットワークを
１個の１６ビット・プロセッサで制御することも不可能
ではない。この図示の入出力端末装置は、手動操作キー
ボード等の手動操作入力処理装置がどのようにしてシス
テムに接続されるのかについての一例を示しているにす
ぎない。プロセッサ３００の処理能力を利用してこの端
末装置３１０をワードプロセッサとして構成することも
でき、そしてこのワードプロセッサが、ネットワーク３
０４を介してデータベースや他のワードプロセッサ、或
いは種々の出力装置と通信できるようにすることもでき
る。例えばリジッド・ディスク・ドライブ３２２等の大
容量二次記憶装置を、ディスクコントローラ３２４を介
して、その記憶装置のためのプロセッサに接続すること
ができる。また、容易に理解されるように、大規模シス
テムには、より多数のディスク・ドライブを用いたり、
或いは異なった形態の大容量記憶装置を用いるようにす
れば良い。プリンタ３２６並びにブロツタ３３０等の出
力装置は、夫々、プリンタ・コントローラ３２８とブロ
ック・コントローラ３３２とを介して、それらの出力装
置のためのプロセッサ３００にインターフエイスしてい
る。不図示の他のシステムとの間の対話は通信コントロ
ーラ３３８を介して、そして通信システム３３６を経由
して行なわれ、通信システム３３６としては例えば、テ
レタイプ・ネットワーク（ＴＴＹ）や、更に大規模なネ
ットワークのうちの１つ（例えばエサーネット（Ｅｔｈ
ｅｒｎｅｔｌ　）等が用いられる。プロセッサ３００の
うちの幾つかが、周辺装置を接続することなく単にネッ
トワーク３０４に接続されることもある（不図示）。

双方向のデータ転送が行なわれる可能性があるのは、テ
ープ・ドライブ（テープ駆動機構）３４０及びテープ・
ドライブ・コントローラ３４２が用いられている場合、
それに、コントローラ３４６が接続されたフロツピ・デ
ィスク・ドライブ３４４が用いられている場合等である
。

一般にテープ・ドライブは、オン・ライン接続して使用
する際の大きな記憶容量を提供するばかりでなく、ディ
スク・ドライブのパックアップにも利用可能である。こ
のバックアップの目的には、密閉式リジッド・ディスク
装置に、ある時点までに格納されたデータを保存するた
めにテープが用いられる。このようなバックアップ動作
は、通常、低負荷の時間帯（例えば夜間または週末等）
に行なわれるため、ネットワーク３０４を用いて長い「
ストリーミング」転送を行なうことができる。更には、
システムの初期設定の際のプログラ〜ムの入力のために
は、フロツビ・ディスク・ドライブ３４４がイ重用され
ることがあるため、ネットワークの使用時間のうちの幾
分かをこの「ストリーミングＪのモードにあてて、かな
りの量のデータを転送することもできる。光学文字読取
器３５０は、更に別の人力データのソースとして機能す
るものであり、その入力データは、そのコントローラ３
５２を介してシステムへ入力される。

尚、単に「他の装置３５４」とだけ記されている周辺装
置は、コントローラ３５６を介してシステムに接続する
ことによって、必要に応じたその他の機能を発揮するよ
うにすることができるものである。

別々のプロセッサ・モジュールから夫々のメッセージ・
パケットを互いに同時に送出し、そしてそれらのメッセ
ージ・パケットに対して優先権の判定を行なって、１つ
の、或いは共通の最価先メッセージ・パケットが所定の
一定の時間内に全てのプロセッサ・モジュールへ同時に
ブロードカストされるようにするという方式を使用して
いるため、オン・ライン状態にある個々のプロセッサの
いずれもが、このシステム内の他のプロセッサ・モジュ
ールに等しくアクセスできるようになっている。優先順
位を付与されたトランザクション・ナンパ並びにレディ
ネス状態表示と、メッセージ内に含まれた転送先選択エ
ントリとを利用しているこの大域的セマフォ・システム
によって、どのプロセッサもコントローラとして働くこ
とが可能となっているため、このシステムは、階層的な
方式でも、また非階層的な方式でも動作可能となってい
る。本システムが、ソフトウェアの精査や変更を必要と
することなく拡張或いは縮小することができるというこ
とも、非常に重要である。

既に説明したメッセージ長さよりかなり長いが、なお比
較的長さの限られているメッセージに対するアクセスが
必要な場合であっても、そのようなアクセスを実行する
ことができる。例を挙げれば、複雑なコンピュータ・グ
ラフィクス装置（不図示）に関して、精巧な２次元図形
及び３次図形を作成するために、膨大なデータベースの
特定の部分にだけアクセスすることが必要とされる場合
がある。また、ワード・プロセッサ・システムに関して
、オペレータ（操作者）の操作速度が遅いために、デー
タベースのうちから、一度に僅かなデータのシーケンス
のみが必要とされる場合もある。これらの状況、並びに
それに類似した状況においては、本システムの、可変長
のメッセージを取扱うことのできる能力、並びに継続メ
ッセージに優先権を付与することのできる能力が有益な
ものとなる。処理能力を集中させることを必要とする状
況や、甚だしく長いメッセージの転送を必要とする状況
は、このシステムの使用に限界を与えるが、それ以外の
状況においては、本システムは非常に有利に機能する。

種々の異なったデータ形式の操作とそれに伴なうのソー
ト機能ないしマージ機能に関わる動的な状況は、いずれ
も本発明が有利に機能する状況に該当する。複雑なデー
夕を収集し、照合し、そして解析することを含む経営意
志決定はその種の状況の一例であり、また、定期刊行物
のための、映像入力や図形入力の作成及び編集も、その
一例である。

（結論） 当業者には明らかなように、第１図のシステムは、ソフ
トウェアを変更することを必要とせずにそこに含まれる
プロセッサのＷＡ数を任意の個数に（ただしデータ転送
容量によって決定される実際上の限界の個数までに）拡
張することが可能である。更にこれも明らかなことであ
るが、同図のシステムは、夫々の処理装置のステータス
の確認、タクス並びにプロセッサの優先順位の設定、そ
れにプロセッサの処理能力の効率的な利用の確保のため
の、管理及びオーバーヘットのソフトウエアの必要量を
大幅に減少させている。

明白な利益が得られるのは、データベース・システムや
、その他の、データベース・システムと同様に１つのタ
スクの全体を、互いに独立して処理することのできる複
数のサブタスクへ細分することが適当なシステム等の場
合である。例えばリレーショナル・データベースに関し
て言えば、二次記憶装置の容量が格段に増大した場合に
も、更なるデータベースを一次的データとバックアップ
・データとからなるデータ構造の中に適切に統合するだ
けで良いのである。換言すれば、ネットワークを限りな
《拡張することが可能であり、それが可能であるのは、
標準化された交点装置即ちノードを２進数的に発展して
行く接続方式で連結しているために、それらの個々のノ
ードにおいて実行される機能が拡張によって変化するこ
とがないからである。更には、ノードの動作についての
設定処理シーケンスや外部制御も不要である。従って本
発明に係るシステムが、第１図に示されているように、
１台ないし複数台のホスト・コンピュータのバックエン
ド・プロセッサとして機能するように接続されている場
合には、システムのユーザはオペレーティング・システ
ムのソフトウェアも、応用ソフトウエアも変更すること
なしに、データペースを任意に拡張（或いは縮小）する
ことができる。ホスト・プロセッサ・システム（＝ホス
ト・コンピュータ）の側から見れば、このハックエンド
・プロセッサはその構成の如何にかかわらず「透明な」
ものとなっており、なぜならばその構成が変化してもこ
のバックエンド・プロセッサとホスト・プロセッサ・シ
ステムとの間の対話の態様には変化は生じないからであ
る。このバックエンド・プロセッサに別のホスト・プロ
セッサ・システムの仕事をさせるように切り換えるため
には、単にＩＦＰがその新たなホスト・プロセッサ・シ
ステムのチャネルないしバスとの間で適切に会話するよ
うにするだけで良い。

ある実機の具体例におけるネットワークの構成に拠れば
、ネットワーク内のメッセージ転送に甚だしい遅延を生
じることなく、またプロセッサ間の競合に起因する不適
当な程の遅延も生じることなしに、１つのアレイに１０
２４個までのマイクロプロセッサを包含して使用するこ
とができるようになっている。本明細書で説明した実施
例を、１０２４個を超えるプロセッサを含むように拡張
するにはどのようにすれば良いかは、当業者には明白で
あろう。１つのシステムに１０２４個のプロセッサを用
いる場合、実機の具体例では能動ノード間の最大ライン
長さは２８フィートになることが分っており、このライ
ン長さであればアレイを構成する上で問題が生じること
はない。ネットワークに起因する遅延時間は、いかなる
メッセージについても一定の時間２１：Ｎであり、ここ
でてはバイト・クロックの間隔、Ｎは階層構造の中の階
層の数である。明らかに、階層を更に１つ増すことによ
ってプロセッサの個数を倍にしても、遅延時間は僅かに
増加するに過ぎない。データ・メッセージであれば略々
必然的に長いメッセージとなるため（約２００バイト程
度の長さとなる）、また、競合するメッセージの全てに
ついての優先権の判定が、データをネットワークに沿っ
て転送している間に行なわれるため、このネットワーク
は従来のシステムと比較して、はるかに高い利用効率で
データ・メッセージの転送を行なえるものとなっている
。

本システムの重要な経済上の特徴並びに動作上の特徴の
なかには、標準化された能動ロジック回路がソフトウェ
アの替わりに、そして更にはネットワーク・システムに
おけるファームウェアの替わりにも用いられているとい
う事実によって得られている特徴がある。即ちこの事実
によって、近代的なＬＳＩ並びにＶＬＳＩの技術を利用
してプロセッサのコストと周辺装置のコストとを含めた
全体のコストに対して相対的に低コストで、信頼性の高
い回路を組込むことができるようになっているのである
。

ソフトウエアに時間と経費とを費やさねばならないのは
、データベース管理等の問題領域のタスクに関係するよ
うな、重要な部分についてだけに限定されている。例を
挙げれば、本システムの構成に拠れば、データベースの
完全性を維持するために必要な諸機能の全てを、メッセ
ージ・パケットの構成並びにネットワークの構成に基づ
く範囲内で実行し得るようになっている。ポーリング、
ステータスの変更、並びにデータの復旧等の機能はシス
テムの内部において実行される。

更に別の重要な考慮すべき点として、本発明のネットワ
ークは、その高速データ転送の性能が、従来のオーミッ
クな配線バスに充分匹敵する程に優れたものであるとい
うことがある。複数のメッセージ・パケットが互いに同
時に送出され、それらが伝送されている間に優先権の判
定がなされるため、従来の方式においてステータス・リ
クエストとそれに対する応答の送出、並びに優先権の判
定に伴なっていた遅延が、回避されているからである。

更には、プロセッサの個数が莫大な個数であってもノー
ド間の接続構造の長さを所定の長さ以下に抑えることが
可能であるため、バス内の伝播時間がデータ転送速度に
対する制約となることがない。

本システムは、マイクロプロセッサ及びネットワークの
使用効率という点において最適状態に迫るものであるこ
とが判明している。これらの点に関して重要なことは、
全てのマイクロプロセッサがビズイ状態に保たれるよう
にすることと、ネットワークが一杯に有効利用されるよ
うにすることとである。ｒＩ　ＦＰ−ネットワーク−Ａ
ＭＰＪの構成は、事実上それらのことを可能にしており
、その理由は、自らが送出したメッセージ・パケットが
優先権を獲得するための競合において敗退したマイクロ
プロセッサは、なるたけ早い適当な時刻に再度送信を試
みるだけで良《、そのためバスのデューティ・サイクル
が高いレベルに維持されるからである。高速ランダム・
アクセス・メモリもまたこの効果を得るために寄与して
おり、なぜならば、高速ランダム・アクセス・メモリは
処理すべき入力メッセージ・パケットと送出すべき出力
メッセージ・パケットとの両方をその内部に集積してい
るため、各々のプロセッサが作業のバックログを常時入
手できると共に、ネットワークもまたメッセージパケッ
トのバックログを入手できるようになっているからであ
る。全ての入カバッファが満杯になったならば、プロセ
ッサがその事実を知らせる表示をネットワーク上へ送出
する。

また、ＩＦＰに用いられている、ホスト・コンビ二一夕
からのメッセージを受取るための大カバッファが満杯に
なったならば、そのことを知らせる表示がチャネル上に
送出される。従って本システムは、内部的にも・また外
部的にも自己調歩式となっている。

本システムは、以上に説明したようなアーキテクチャと
メッセージの構成とを利用することによって、汎用マル
チプロセッサ・システムに必要とされるその他の多くの
機能をも実行できるように構成されている。例えば従来
技術においては、大域的資源のステータスの変化を評価
及び監視するための方式に関して非常な注意が払われて
いた。

これに対して本発明に拠れば、パリティ・エラーの発生
とプロセッサの使用可能性の変化という事実との両方を
伝達するための手段として、パリティ・チャネルのみが
備えられ使用されている。

１個ないし複数個のプロセッサがシャット・ダウンした
場合には、そのシャット・ダウンが、その発生と略々同
時にシステム中に伝達され、それによって割込みシーケ
ンスの実行を開始することができるようになっている。

複数の応答を優先順位に従ってソートするという方式が
採用されているため、大域的な能力の変化が生じた場合
にその変化がどのような性質のものであるかを、従来と
比較してはるかに小規模の回路とシステム・オーバヘッ
ドとによって特定することが可能となっている。

大域的セマフォと能動ロジック・ネットワークとを採用
したことによって達成されている、１回の間合せにより
優先権の判定を経て得られる大域的応答は、非常に深い
システム的な意味を持っている。この方式により問合せ
をブロードカストすることによって曖昧性のない一義的
な大域的結果が得られるため、複雑なソフトウエア並び
にオーバヘッドが不要とされている。分散型更新等のス
テータス設定動作は、多数の同時動作が複数の異なった
プロセッサで実行されている際にも実行可能となってい
る。

本システムは更に、以上のようなネットワークとトラン
ザクション・ナンパと転送先選択ワードとを用いること
によって、マルチプロセッサ・システムにおける仕事の
分配並びに処理結果の収集に関する優れた能力を発揮し
ている。種々のマルチプロセッサ・モードと制御メッセ
ージとを利用することができ、また、優先順位プロトコ
ルを操作するだけで、優先順位の種々のレベルを容易に
設定しまた変更することができるようになっている。全
てのプロセッサへ同時にブロードカストすることのでき
る能力と、ネットワーク中でメッセージのソートを行な
える能力とが組み合わさることによって、いかなるプロ
セッサ・グループ或いはいかなる個々のプロセッサを転
送先とすることも可能となっていると共に、処理結果を
適切な順序で引き出すことも可能となっている。従って
、リレーショナル・データベース・システムに対する複
雑な問合せが人力されたならば、そのことによってデー
タベース動作に必要なあらゆる処理シーケンスが開始さ
れるようになっている。

本システムの更に別の利点は、リレーショナル・データ
ベース・システム等のマルチプロセッサ・システムに、
容易に冗長性を導入できることにある。二重ネットワー
クと二重インターフエイスとを備えているため、一方の
ネットワークが何らかの原因で故障した場合にもシステ
ムが動作し続けられるようにする冗長性が得られている
。データベースを互いに素の一時的部分集合とバックア
ップ用部分集合という形で分配してあるため、データ喪
失の確率が最小のレベルにまで低減されている。故障が
発生したり変更が加えられたりした場合にも、用途の広
い種々の制御機能が利用可能であるためにデータベース
の完全性を維持し得るようになっている。

【図面の簡単な説明】

第１図は、新規な双方向ネットワークを含む、本発明に
係るシステムのブロック図である。 第２図および第２Ａ図〜第２Ｊ図は、第１図に示された
簡単な構造の実施例のネットワークにおけるデータ信号
並びに制御信号の伝送の態様を示す、時間の経過に沿っ
た連続する一連の説明図であり、第２図は信号伝送の開
始前の時点における状態を示す図、また、第２Ａ図〜第
２Ｊ図は、夫々、１＝０からｔ＝９までの連続する１０
箇所の時点における時間標本の一つに対応している図で
ある。 第３図は、第１図に示されたシステムに採用されている
メッセージ・パケットの構成を図示する説明図である。 第４図は、第１図に示された新規な双方向ネットワーク
用いられている能動ロジック・ノード並びにクロツク回
路に関する、同ネットワークの更なる細部構造を示すブ
ロック図である。 第５図は、前記能動ロジック・ノードの内部の様々な動
作状態を示す、状態図である。 第６図は、前記能動ロジック・ノードの内部において行
なわれるエンド・才ブ・メッセージの検出動作を説明す
るためのタイミング・ダイアグラムである。 第７図は、第４図に示したクロツク回路の動作を説明す
るための、タイミング波形のダイアグラムである。 第８図は、第１図に示したシステムに使用することので
きる、高速ランダム・アクセス・メモリを含むプロセッ
サ・モジュールのブロック図である。 第９図は、第８図に示したマイクロプロセッサ・システ
ムのメインＲＡＭの内部のアドレスの割当て状況を示す
図である。 第１０図は、第８図に示された高速ランダム・アクセス
・メモリの、１つの＠照部分の内部におけるデータの配
置態様のブロック図である。 第１１図は、前記システムに用いられているメッセージ
の優先順位プロトコルを示すチャートである。 第１２図は、トランザクション・ナンパのワード・フォ
ーマットを図示する説明図である。 第１３図および第１３Ａ図は、第１図及び第８図に示し
たシステムの、その内部に備えられている各プロセッサ
モジュールに用いられているインターフェイス回路のブ
ロック図であり、第１３図の右側に第１３Ａ図を置くこ
とによって１枚にっながる図である。 第１４図は、第１３図のインターフェイス回路において
用いられている様々なクロック波形及びフェイズ波形を
図示するタイミング・ダイアグラムである。 第１５図は、転送先選択ワードに基づいてマッピングを
行なうための、メモリ構成の更なる詳細とマッピングの
一方式とを図示するブロック図である。 第１６図は、入力データ・メッセージを受信した際のス
テータスの変化を示す、簡略化したフローチャートであ
る。 第１７図および第１７Ａ図は、メッセージの受信が行な
われているときのステータスの変化を示すフローチャー
トであり、第１７図を第１７Ａ図の上縁部に接して並べ
ることにより１枚につながる図である。 第１８図は、様々なブライマリ・メッセージとそれらに
対して発生される種々の応答との間の関係、並びに、様
々なプライマリ・メッセージとそれらに応答して実行さ
れる動作との間の関係を示す表である。 第１９図および第１９Ａ図は、メッセージの送信が行な
われているときのステータスの変化を示すフローチャー
トであり、第１９図を第１９Ａ図の上縁部に接して並べ
ることにより１枚につながる図である。 第２０図は、本発明に係るスタンド・アローン型システ
ムのブロック図である。 第２１図は第２１Ａ図及び第２１Ｂ図から成り、前記高
速ランダム・アクセス・メモリに格納されているメッセ
ージを示す図である。 第２２図は、データベース・システム内の複数の異なっ
たプロセッサの間にデータベースの夫々の部分を分配す
るための、分配方式の可能な一例を示す簡略化した模式
図である。 １８〜２３一一アクセス・モジュール・プロセッサ、 ２４−一マイクロプロセッサ、 ２６一一高速ランダム・アクセス・メモリ、２８−一制
御ロジック、 ３２−−ディスク・コントローラ、 ３８〜４３−−ディスク・ドライブ、 ５０−一能動ロジック・ネットワーク構造、５４−一ノ
ード、 ５６一一クロック・ソース、 １２０，１２０　　−−ネットワーク・インターフェイ
ス、 １０３−一マイクロプロセッサ・システム。

Claims (1)

1. 【特許請求の範囲】 （１）格納されているリレーショナル・データベースに
   関するトランザクションを処理するためのリレーショナ
   ル・データベース・マシンであって、 夫々に二次記憶装置を含んでいる複数のプロセッサ・モ
   ジュールを備え、 前記プロセッサ・モジュールの各々に接続され、それら
   のプロセッサ・モジュールからメッセージ・パケットを
   受取り、且つ、それらのプロセッサ・モジュールへメッ
   セージ・パケットをブロードカストする、マルチ・ター
   ミナルの能動ネットワーク手段を備え、 前記リレーショナル・データベースは、互いに素の複数
   のデータ部分集合であってそれら全体として完全なデー
   タベースを構成する一次的データ部分集合と、互いに素
   の複数のデータ部分集合であってそれら全体としてもう
   １つの別の完全なデータを構成するバックアップ用デー
   タベース部分集合とを含んでおり、前記複数の一次的デ
   ータ部分集合と前記複数のバックアップ用データ部分集
   合とは、所定のパタンに従って複数の前記二次記憶装置
   の間に分配されており、 各々の前記プロセッサ・モジュールの前記二次記憶装置
   は、前記複数の一次的データ部分集合のうちの１つの部
   分集合と、前記複数のバックアップ用データ部分集合の
   うちの１つの部分集合とを収容しており、且つ、 前記複数のプロセッサ・モジュールはその各々が、ある
   トランザクションが当該プロセッサ・モジュールのデー
   タ部分集合のうちの１つに関係しているか否かを判定す
   るための判定手段を含んでいる、 リレーショナル・データベース・マシン。 （２）前記ネットワーク手段が互いにパラレルな一対の
   ネットワーク・ツリーを含んでおり、それらのネットワ
   ーク・ツリーの各々が前記複数のプロセッサ・モジュー
   ルの全てに接続されていることによってネットワークの
   冗長性が得られており、このネットワークの冗長性と、
   前記一次的データ部分集合と前記バックアップ用データ
   部分集合とによって得られているデータベースの冗長性
   と、それらのデータ部分集合がデータベース・マシン内
   に分散されていることとによって、システム内の個々の
   装置部分の故障に起因するデータの喪失とシステムのダ
   ウンタイムとに対する保障が得られている、請求項１記
   載のリレーショナル・データベース・マシン。 （３）前記複数のプロセッサ・モジュールが、所与の１
   つのサブタスクに関する様々なデータ内容の複数の処理
   済みメッセージ・バケットを発生するよう構成されてお
   り、且つ、前記ネットワーク手段が、一次的部分集合に
   関するメッセージ・バケットとバックアップ用部分集合
   に関するメッセージ・バケットとの両方が該ネットワー
   ク手段上に送出された場合には、それらのデータ内容に
   応答して、一次的部分集合に関するメッセージ・バケッ
   トに対して、バックアップ用部分集合に関するメッセー
   ジ・バケットよりも優先する優先権を付与するように構
   成されている、請求項１記載のリレーショナル・データ
   ベース・マシン。 （４）前記一次的部分集合と前記バックアップ用部分集
   合とはハッシング・アルゴリズムに従って複数の前記二
   次記憶装置の間に分配されており、且つ、前記メッセー
   ジ・バケットが、ハッシュ・マップ・データに対するバ
   ケット割当て情報を含んでおり、且つ、前記プロセッサ
   ・モジュールには、当該メッセージが当該プロセッサ・
   モジュールのデータベース部分集合のうちの１つに関係
   するものであるか否かを判定するハッシュ・バケットが
   含まれている、請求項１記載のリレーショナル・データ
   ベース・マシン。 （５）前記プロセッサ・モジュールが、高速メモリを含
   み且つ前記ネットワーク手段と通信するインターフェイ
   ス・ロジックを含んでおり、前記高速メモリにはハッシ
   ュ・バケットが格納されており、且つ、前記プロセッサ
   ・モジュールは、リレーショナル・データベースのシス
   テム内のキーに関して定められたハッシング・アルゴリ
   ズムを使用してバケットの割当てを発生させる手段を含
   んでいる、請求項４記載のリレーショナル・データベー
   ス・マシン。 （６）前記プロセッサ・モジュールが、当該プロセッサ
   ・モジュールに割当てられているデータベースの前記一
   次的データ部分集合と前記バックアップ用データ部分集
   合とに関わる処理済み情報バケットを発生するよう構成
   されており、同一の二次記憶装置においてはバックアッ
   プ用データ部分集合は一次的データ部分集合と共通のデ
   ータ要素を持つておらず、前記処理済み情報バケットは
   、互いに競合する一次的データとバックアップ用データ
   との間では一次的データの方に前記ネットワーク手段か
   ら優先権が付与されるようにしたマージ動作規約を含ん
   でいる、請求項１記載のリレーショナル・データベース
   ・マシン。（７）データ・ファイルに関する複数のリク
   エストを発生することのできるデジタル・コンピュータ
   ・システムのためのデータベース管理システムであって
   、 複数のプロセッサを備え、該プロセッサの各々はリレー
   ショナル・データ格納装置を含んでおり、該リレーショ
   ナル・データ格納装置は前記データ・ファイルの一部を
   保持しており、 インターフェイス手段を備え、該インターフェイス手段
   は前記デジタル・コンピュータ・システムに接続され、
   該デジタル・コンピュータ・システムからのリクエスト
   に対し、該リクエストに関するリレーショナル・キャラ
   クタライゼーション（リレーションの属性）を含む情報
   バケットを発生することによって応答するものであり、 前記複数のプロセッサの各々は、前記リレーショナル・
   キャラクタライゼーションに応答して、データベースの
   当該プロセッサに関係している部分に関する情報バケッ
   トのみを処理して応答バケットを発生するものであり、 ネットワーク手段を備え、該ネット・ワーク手段は、前
   記インターフェイス手段を前記プロセッサへ接続してお
   り、同形式の情報バケットを同時にそれらのプロセッサ
   へ送達し、それによって、データベース操作が各々のプ
   ロセッサによって他のプロセッサのステータスとは無関
   係に行なわれるように構成されている、 データベース管理システム。 （８）前記複数のプロセッサの各々が、データベースの
   一次的部分を保持していると共に、その他のプロセッサ
   の夫々の一次的部分の各々の一部分から成るバックアッ
   プ用部分を保持している、請求項７記載のデータベース
   管理システム。 （９）前記ネットワーク手段が前記複数のプロセッサの
   全てを相互に連結しており、且つ、該ネットワーク手段
   が、いずれのインターフェイス手段ないしプロセッサか
   らの情報バケットをも、全てのインターフェイス手段及
   びプロセッサへ発信元の位置と転送先の位置とに無関係
   に所定の遅延時間で送達する送達手段を含んでいる、請
   求項８記載のデータベース管理システム。 （１０）前記複数のプロセッサが、受信した情報バケッ
   トに応答してデータベースの局所的な部分を変更し、そ
   れによって、前記ネットワーク手段を介したプロセッサ
   間通信を利用してデータ・ファイルの完全性が保持され
   ている、請求項９記載のデータベース管理システム。 （１１）データベース・コンピュータ・システムであっ
   て、 データベース・タスクの発生源である少なくとも１つの
   データベース・タスク・ソースを備え、各々が媒体式記
   憶装置を含む複数のマイクロプロセッサを備え、それら
   の媒体式記憶装置は個々に、互いに素のデータ部分集合
   を収容しており、それらのデータ部分集合には一次的部
   分集合とバックアップ用部分集合とがあり、それらの部
   分集合が共同して冗長性を有するデータベース・ファイ
   ルを構成しており、 前記データベース・タスク・ソースと前記複数のマイク
   ロプロセッサとを相互接続している高速バス手段を備え
   、該高速バス手段は、前記データベース・タスク・ソー
   スからのメッセージを前記複数のマイクロプロセッサへ
   同時に、また、ある１つのマイクロプロセッサからのメ
   ッセージをそのマイクロプロセッサに接続されている複
   数のマイクロプロセッサと前記データベース・タスク・
   ソースとへ同時に、分配するための回路手段を含んでお
   り、更に該高速バス手段は、互いに競合する複数のメッ
   セージの間の優先権の判定を行うための優先権判定手段
   を含んでおり、 メッセージ認識／処理手段を備え、該メッセージ認識／
   処理手段は、前記マイクロプロセッサの各々に設けられ
   、テーブル・ルックアップ手段を含み、当該マイクロプ
   ロセッサに格納されているデータベース・ファイルに関
   連するメッセージを識別して処理するための手段である
   、 データベース・コンピュータ・システム。 （１２）前記データベースが、前記複数の媒体式記憶装
   置の間に複数の一次的部分集合として分配されており、
   該媒体式記憶装置の各々は更に、異なった複数の一次的
   部分集合の複数の部分から成るバックアップ用部分集合
   を含んでおり、それによってデータベースが前記複数の
   媒体式記憶装置の間に分散されており、且つ、前記バス
   手段が優先権付与手段を含んでおり、該優先権付与手段
   は、前記マイクロプロセッサからのメッセージに応答し
   て、そのメッセージに関する一次的部分集合を有するマ
   イクロプロセッサからのメッセージに対して優先権を付
   与する手段であって、バックアップ用メッセージを使用
   するのは一次的責任を有するマイクロプロセッサに関す
   る故障が生じている場合だけとする手段である、請求項
   １１記載のデータベース・コンピュータ・システム。 （１３）前記複数のマイクロプロセッサが、前記バス手
   段へのメッセージの送出を同時に再度試みるための手段
   を含み、それらのメッセージは、前記テーブル・ルック
   アップ手段において受信側マイクロプロセッサの識別を
   行なうためのデータベース・キャラクタライゼーション
   （データベースの属性）を含んでおり、それによってデ
   ータベース・タスクの割当てと関連付けとが、メッセー
   ジの優先順位を利用することにより、複数のマイクロプ
   ロセッサのタスク分担のためのグルーピングを変更する
   こともなくそのグルーピングを外部から制御することも
   なしに行なえるようになっている、請求項１２記載のデ
   ータベース・コンピュータ・システム。 （１４）前記メッセージが、夫々のリレーション（関係
   ）の中の固有のダブル（組）を識別するための固有のキ
   ャラクタライゼーション（属性）を含んでおり、且つ、
   前記テーブル・ルックアップ手段が、複数のダブル・ア
   イデンティフィケーションを格納するための格納手段と
   、前記キャラクタライゼーションに応答ししかも前記テ
   ーブル・ルックアップ手段に接続されており当該マイク
   ロプロセッサに関係するリレーションを識別する、識別
   手段とを含んでいる、請求項１３記載のデータベース・
   コンピュータ・システム。 （１５）各々がデータベースの一部分を割当てられてい
   る複数の小型プロセッサの間に１つの処理タスクを分配
   するようにしたデータベース管理の方法であって、 夫々が独立したデータベース・タスクの割当てを指示す
   る複数の情報バケットを発生する、情報バケット発生ス
   テップと、 １つないし共通の最優先バケットをブロードカストする
   ことによって、前記複数のプロセッサの全てへ同時に送
   達するステップと、 前記複数のプロセッサの夫々において、前記最優先バケ
   ットに基づいて、該最優先バケットに関係する特定のタ
   スクが個々のプロセッサに割当てられたデータベース部
   分に該当するものであるか否かを判定するステップと、 前記最優先バケットを、該最優先バケットに該当するプ
   ロセッサにおいて処理して処理済みバケットを発生する
   ステップと、 前記処理済みバケットを前記複数のプロセッサの全てへ
   ブロードカストするステップと、を含む方法。 （１６）前記複数のプロセッサはｎ個のプロセッサから
   成り、それらの各プロセッサがデータベースの互いに排
   他的なｎ分の１の部分を一次的ファイルとして格納する
   ようにした、請求項１５記載の方法。 （１７）前記一次的ファイルはデータベースの互いに素
   の部分集合であり、前記複数のプロセッサの各々は更に
   、データベースの互いに排他的なｎ分の１の部分をバッ
   クアップ用ファイルとして格納しており、それらのバッ
   クアップ用ファイルは互いに素の部分集合であり、しか
   も同一のプロセッサにおいては一次的ファイルに対して
   冗長部分を持たない、請求項１６記載の方法。 （１８）前記情報バケットがデータベース部分を識別す
   るためのハッシュ値を含み、前記方法が更に、前記ハッ
   シュ値をハッシングすることにより当該データベース部
   分が特定のプロセッサに割当てられているか否かを確認
   するステップを含んでいる、請求項１７記載の方法。 （１９）処理すべきタスクを送出する少なくとも１つの
   ホスト・コンピュータがシステムに含まれており、前記
   方法が更に、前記複数のプロセッサのうちの１つを用い
   て個別のデータベース・タスクの割当てを発生するステ
   ップと、処理済みバケットをアセンブルするステップと
   、アセンブルされた処理済みバケットを前記ホスト・コ
   ンピュータへ転送するステップとを含んでいる、請求項
   １８記載の方法。