JPH02118762A - マルチプロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） マルチプロセッサ・システムに関するものである。

（従来の技術） 高い信頼性を備えた形式の電子計算機（エレクトロニッ
ク・コンピュータ）が出現して以来、この技術分野に従
事する者が考察を重ねてきたシステムに、複数のコンピ
ュータを使用するシステムであってそれらのコンピュー
タが相互に関連性を保ちつつ動作することによって、所
与の１つのタスクの全体が実行されるようにしたシステ
ムがある。そのようなマルチプロセッサ・システムのう
ちのあるシステムでは、１つの大型コンピュータが、そ
れ自身の優れた速度と容量とを利用してプログラムの複
雑な部分を実行すると共に、複雑さの程度の低いタスク
や緊急度の低いタスクについては、それを小型で速度の
遅い衛星プロセッサに委任しく割当て）、それによって
、この大型コンピュータの負担やこの大型コンピュータ
に対するリクエストの量が減少するようにしたものがあ
る。この場合、大型コンピュータは、サブタスクの割当
てを行なうこと、小型プロセッサ（！上記衛星プロセッ
サ）を常に作動状態に保つこと、それらの小型プロセッ
サの使用可能性と動作効率とを確認すること、それに統
一された結果が得られるようにすることを担当しなけれ
ばならない。

以上とは別の方式を採用している別種のマルチプロセッ
サ・システムのなかには、多数のプロセッサと１つの共
通バス・システムとを使用するシステムであってそれら
の複数のプロセッサには本質的に互いに等しい機能が付
与されているシステムがある。この種のシステムにおい
ては、しばしば、他の部分からは独立した副扉用コンピ
ュータないし制御システムを用いて、所与のサブタスク
に関する個々のプロセッサの使用可能性並びに処理能力
を監視することと、プロセッサ間のタスク及び情報の転
送経路を制御することとが行なわれている。また、プロ
セッサそれ自体が、他のプロセッサのステータス並びに
利用可能性の監視と、メツセージ及びプログラムの転送
経路の決定とを行なえるように、夫々のプロセッサの構
成及び動作が設定されているものもある０以上の種々の
システムに共通する重大な欠点は、オーバーヘッド機能
及び保守機能を実行するために、ソフトウェアが必要と
され且つ動作時間が消費されるということにあり、そし
てそれによって、本来の目的の実行に影響が及ぶことに
なる。転送経路の決定及び監視に関する仕事量が、それ
らの仕事に関与するプロセッサの総数の２次の関数で増
加して、ついにはオーバーヘッド機能のために不適当な
迄の努力が費やされるようになることもある。

以下の数件の特許公報は従来技術の例を示すものである
。

米国特許公報第３，９６２，６８５号 −ベル　イール（Ｂｅｌｌｅ　ｌ５ｌｅ）同第３．９６
２，７０６号　−デニス（Ｄｅｎｎｉｓ）地間第４，０
９６，５６６号　−ボーリー（Ｂｏｒｉｅ）地間第４．
０９６．５６７号　−ミラード（Ｍｉ　ｌ　１ａｒｄ）
他同第４，１３０，８６５号　−ハート（Ｈｅａｒｔ）
地間第４，１３６，３８６号 一アヌーンチアータ（Ａｎｎｕｎｚｉａｔａ）地間第４
４４５．７３９号　−ダニング（Ｄｕｎｎｉｎｇ）地間
第４，１５１，５９２号　−スズキ（Ｓｕｚｕｋｉ）他
初期のバイナック（”Ｂｉｎａｃ　　：　２個の互いに
パラレルに接続されたプロセッサを用いる）や、それに
類似した種々のシステムが使用されていた頃から既に、
マルチプロセッサ方式は冗長性を備えた実行能力を提供
するものであって、そのため動作するシステムの全体の
信顆性を著しく向上させ得るものであるということが認
識されていた。実際にマルチプロセッサ・システムを構
成するということに対しては、これまでのところ、かな
りの制約が存在しているが、その制約は主としてソフト
ウェアが膨大なものとなってしまうことに起因する制約
である。にもかかわらず、例えばリアルタイムの用途等
のように、システムのダウンタイム（運転休止時間）が
容認され得ないような種々の状況においては、マルチプ
ロセッサ動作が特に有利であるため、これまでに様々な
マルチプロセッサ・システムが開発されてきたが、ただ
し、それらのシステムは動作自体は良好であるが、オー
バーヘッドのためにソフトウェアと動作時間のかなりの
分量を割かなければならないものであった。そのような
従来のシステムは、米国特許公報第３，４４５．８２２
号、同第３，５６６．３６３号、及び同第３，５９３，
３００号にその具体例が示されている。これらの特許公
報はいずれも、複数のコンピュータがそれらの間で共用
される１つのメイン・メモリをアクセスするようにした
システムに関するものであり、このシステムにおいては
更に、タスクを個々のプロセッサに好適に割当てるため
に、処理能力と処理要求量とが比較されるようになって
いる。

従来技術の更に別の例としては、米国特許公報第４，０
９９，２３３号がある。この公報のシステムでは、複数
のプロセッサが１つのバスを共用しており、また、バッ
ファ・レジスタを内蔵している制御ユニットを用いて送
信側ミニプロセッサと受信側ミニプロセッサとの間のデ
ータ・ブロックの転送が行なわれる。このシステムのコ
ンセプトは、欧州において分散型の郵便物分類システム
に利用されている。

米国特許公報第４，２２８，４９６号は、商業的に成功
したマルチプロセッサ・システムに関するものであり、
このシステムでは、複数のプロセッサの間に設けられた
複数のバスがバス・コントローラに接続されており、こ
のバス・コントローラが、データ送出状況の監視と、プ
ロセッサ間で行なわれる複数のデータ転送に対する優先
順位の判定を行なっている。また、各々のプロセッサは
、複数の周辺装置のうちのある１つの装置を制御するよ
うに接続可能となっている。

ゼロックス、ヒユーレット・パラカード、及びインテル
によって共同で推進されている「イーサネット」システ
ムじＥｔｈｅｒｎｅｔ″ｓｙｓｔｅｍ　）　　（米国特
許公報第４．０８３．２２０号及び同第４，０９９，０
２４号）は、複数のプロセッサ並びに周辺装置の間の相
互通信の問題に対処するための、更に別の方式を提示し
ている。全てのユニット（冨プロセッサや周辺装置等）
はそれらのユニットの間で共用される多重アクセス・ネ
ットワークに接続されており、そしてそれらのユニット
は優先権を獲得すべく互いに競合することになる。衝突
検出は時刻優先方式で行なわれており、そのために、大
域的な処理能力を制御することと、コーデイネートする
ことと、明確に把握することとが、容易でなくなってい
る。

以上に説明した種々のシステムをそれらの細部まで完全
に理解するためには、以上に言及した特許公報やその他
の関連参考文献を詳細に分析する必要がある。しかしな
がら、タスクの分担が行なわれる場合にはそれらのシス
テムはいずれも、データ転送に関する優先権の判定やプ
ロセッサの選択を行なうために膨大な量の相互通信と管
理制御とが必要とされるということだけは、簡単に概観
するだけでも理解されよう。システムを拡張して更に多
くのプロセッサを含むようにする場合にどのような問題
が発生するかは異なったシステムの夫々ごとに違ってく
るため一様ではないが、しかしながら以上のシステムは
いずれも、そのような拡張を行なえばシステム・ソフト
ウェアや応用プログラミング、ハードウェア、或いはそ
れら３つの全てが複雑化することになる。また、若干の
考察により理解されることであるが、１組ないし２組の
論理的に受動的なオーミック・パスが採用されているた
めに、それに固有の制約がマルチプロセッサ・システム
の規模と能力とに対して課せられている。相互通信をよ
り容易に行なえるようにするために採用可能な技法には
様々なものがあり、その−例としては、最近発行された
米国特許公報第４，２４０，１４３号に示されていると
ころの、サブシステムを大域的資源にグループ分けする
という技法等があるが、しかしながら、非常に多くのプ
ロセッサが用いられている場合には当然のことながら利
用できるトラフィックの量はその限界に達してしまい、
また、遅延時間が様々な値を取るということによって、
克服し難い問題が生じている。１個ないし複数個のプロ
セッサがロック・アウト状態ないしデッドロック状態に
なるという状況が発生することもあり、そのような状況
に対処するには、問題を解決するための更なる回路とソ
フトウェアとが必要とされる。以上から、プロセッサの
個数を、例えば１０２４個というような個数にまで大幅
に拡張することは、従来は実際的でなかったことが明ら
かである。

多くの様々な応用用途において、以上に説明した既存の
諸技法の制約から逃れて、最新の技法を最大源に利用す
ることが望まれている。現在採用可能な技法のうちで最
も低コストの技法は、大量生産されているマイクロプロ
セッサと、大容量の回転ディスク型の記憶装置とを基礎
とした技法であり、そのような記憶装置の例としては、
密閉式ケースの内部においてヘッドとディスクとの間の
間隔を非常に小さいものとした、ウィンチエスタ・テク
ノロジー製の装置等がある。マルチプロセッサ・システ
ムを拡張するに際しては、ソフトウェアが不適当な迄に
複雑化することなくシステムを拡張できることが要望さ
れており、更には、ソフトウェアがその拡張に伴なって
複雑化することが全くないようにして拡張できることす
ら要望されている。また更に、機能の全体を、限定され
たないしは反復して実行される複数の処理タスクへと動
的に細分できる分散型構造をもつような特徴を有する計
算機問題を処理できる能力が要望されている。略々全て
のデータベース・マシンが、そのような問題分野に属し
ており、また、この問題分野には更に、ソート処理、パ
ターンの認識及び相関算出処理、デジタル・フィルタリ
ング処理、大規模マトリクスの計算処理、物理的な系の
シュミレーション、等々のその他の典型的な問題例も含
まれる。これらのいずれの処理が行なわれる状況におい
ても、侶々に処理される複数のタスクを比較的簡明なも
のとし、しかもそれらのタスクを広範に分散することが
要求され、そのため、瞬間的タスク負荷が大きなものと
なる。そのような状況が、従来のマルチプロセッサ・シ
ステムに非常な困難を伴なわせていたのであり、その理
由は、そのような状況はオー＜＜−ヘッドに費やされる
時間とオーバーヘッドのためのソフトウェアの量とを増
大させる傾向を有していること、並びに、システムを構
成する上で実際上の支障が生じてくることにある。例え
ば受動的な共用パスが採用されている場合には、伝播速
度並びにデータ転送所要時間が、トランザクションを処
理する上での可能処理速度に対する絶対的な障壁を成し
ている。

従ってデータベース・マシンは、マルチプロセッサ・シ
ステムの改良が必要とされていることの好い例である。

大規模データベース・マシンを構成する上での基本的な
方式にはこれまでに３種類の方式が提案されており、そ
れらは、階層方式、ネットワーク方式、それにリレーシ
ョナル方式である。これらのうちでリレーショナル方式
のデータベース・マシンは、関係（リレーション）を示
す表を用いることによって、ユーザが複雑な系の中の所
与のデータに容易にアクセスできるようにするものであ
り、この方式のマシンは、強力な潜在能力を有するもの
であると認識されている。この従来技術について説明し
ている代表的な刊行物には、例えばＩ　ＥＥＥコンピュ
ータ・マガジンの１９７９年３月号の第２８頁に掲載さ
れている、Ｄ、Ｃ，Ｐ、スミス並びにＪ、Ｍ、スミスに
よる「リレーショナル・データベース・マシン」という
表題の論文（ａｒｔｉｃｌｅ　ｅｎｔｉｔｌｅｄ　”Ｒ
ｅ１ａｔｉｏｎａｌＤａｔａ　Ｂａ５ｅ　Ｍａｃｈｉｎ
ｅ　、　ｐｕｂｌｉｓｈｅｄ　ｂｙ　Ｄ、Ｃ，Ｐ。

Ｓｍ１ｔｈ　ａｎｄ　Ｊ、Ｍ、　Ｓｍ１ｔｈ、　ｉｎ　
ｔｈｅ　Ｍａｒｃｈ　１９７９ｉｓｓｕｅ　ｏｆ　ＩＥ
ＥＥ　Ｃｏｍｐｕｔｅｒ　ｍａｇａｚｉｎｅ、　ｐ、　
２８　）、米国特許公報第４．２２１，００３号、並び
に同公報中に引用されている諸論文等がある。

また、ソーティング・マシンは、コンピユーテイング・
アーキテクチャの改良が必要とされていることの好い例
である。ソーティング・マシン理論の概説は、Ｄ、Ｅ、
クヌース（にｎｕｔｈ）著「サーチング及びソーティン
グ」の第２２０〜第２４６頁（Ｓｅａｒｃｈｉｎｇａｎ
ｄ　Ｓｏｒｔｉｎｇ″ｌ）ｙ　Ｄ、Ｅ、にｎｕｔｈ。

ｐｐ、２２０−２４６．　ｐｕｂｌｉｓｈｅｄ　（１９
７３）　ｂｙ　Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ　Ｐｕｂ
ｌｉｓｈｉｎｇ　Ｃｏ、、　Ｒｅａｄｉｎｇ、　１Ａａ
ｓｓａｃｈｕ−ｓｅｔｔｓ）に記載されている。この文
献には様々なネットワーク並びにアルゴリズムが開示さ
れており、それらの各々に付随する制約を理解するため
にはそれらを詳細に考察しなけらばならないが、ただし
それらについて−数的に言えることは、それらはいずれ
も、ソーティングという特定の目的だけを指向した、特
徴的に複雑な方式であるということである。更に別の例
として、Ｌ、Ａ、モラー　（Ｌ、Ａ、Ｍｏ１ｌａａｒ　
）によって提示されテイルモノがあり、これは、ｒＩＥ
ＥＥ・トランザクション・オン・コンピュータＪ、Ｃ−
２８巻、第６号（１９７９年６月）、第４０６〜４１３
頁に掲載されている「リスト・マージング・ネットワー
クの構造」という表題の論文（ａｒｔｉｃｌｅ　ｅｎｔ
ｉｔｌｅｄ″Ａ　Ｄｅｓｉｇｎ　ｆｏｒ　ａ　Ｌｉ５ｔ
　Ｍｅｒｇｉｎｇ　Ｎｅｔｗｏｒｋ”、　１ｎｔｈｅ　
ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐ
ｕｔｅｒｓ、　Ｖｏｌ。

（ニー２８　Ｎｏ、　６．　Ｊｕｎｅ　１９７９　ａｔ
　ｐｐ、　４０６−４１３　）に記載されている。この
論文に提案されているネットワークにおいては、ネット
ワークのマージ・エレメントを外部から制御するという
方式が採用されており、また、このネットワークは、特
殊な機能を実行するためのプログラミングを必要として
いる。

汎用のマルチプロセッサ・システムが実行することがで
きなければならない諸機能には、種々の方式でサブタス
クを分配する機能、サブタスクを実行しているプロセッ
サのステータスを確認する機能、メツセージのマージと
ソートを行なう機能、データを訂正及び変更する機能、
それに、いつ及びどのように資源が変化したかを（例え
ば、あるプロセッサがいつオンラインから外れ、いつオ
ンラインに復帰したかを）確認する機能等がある。以上
のような機能を実行するために、これまでは、オーバー
ヘッドのための過大なソフトウェアとハードウェアとを
用いる必要があった。

−例を挙げるならば、例えばデータベース・マシン等の
マルチプロセッサ・システムにおいては、プロセッサ間
のメツセージの転送経路を指定するに際して、特定の１
つのプロセッサを転送先として選択したり、或いは１つ
のクラスに属する複数のプロセッサを選択したり、また
更には、プロセッサそのものを指定するのではなく、ハ
ツシュ方式等によってプロセッサに分配されているデー
タベースの部分を指定するという方法で、転送先プロセ
ッサを選択するということが、しばしば必要となる。公
知のシステムの中には前置通信シーケンスを利用してい
るものがあり、それによって送信側プロセッサと、１個
或いは複数の特定の受信側プロセッサとの間のリンケー
ジを確立するようにしている。このリンケージを確立す
るためにはリクエストや肯定応答を何回も反復して送出
しなければならず、また起こり得るデッドロック状態を
克服するために、更なるハードウェア並びにソフトウェ
アを使用しなければならない。前置通信シーケンスを利
用していないシステムでは、１つのプロセッサによって
、或いはバス・コントローラによって管制が行なわれて
おり、この管制は、送信側プロセッサが送信準備完了状
態にあること、受信側プロセッサが受信準備完了状態に
あること、これらのプロセッサの間のリンケージからそ
の他のプロセッサが締め出されていること、並びに無関
係な送信が行なわれていないことを、確認するためのも
のである。この場合にもまた、オーバーヘッドに依存す
ることと、デッドロックを回避するために複雑とならざ
るを得ないこととによって、システムを拡張する（例え
ばプロセッサの個数を１６個以上にする）につれて保守
機能が不適当な迄に膨張してしまうのである。

最近のマルチプロセッサ・システムに要求されている要
件の更に別の例として、１個或いは複数個のプロセッサ
によって実行されているサブタスクのステータスを、シ
ステムが確実に判定するための方法に関係するものがあ
る。基本的に要求されている点は、所与のプロセッサに
対してそのプロセッサのステータスについての問合せを
行なう能力を備えていなければならないということであ
り、しかも、そのステータスがその間合せよって影響を
及ぼされることがないように、且つ、応答の内容に多義
性が生じることがないように、その問合せが行なわれな
ければならな゛いということである。ステータス表示の
テストとセットとを中断のない一連の操作として行なう
機能を特徴的に表わすための用語として、現在当業界に
おいては「セマフォ（ｓｅｍａｐｈｏｒｅ）　Ｊという
用語が使用されている。このセマフォという特徴を備え
ていることは望ましいことであるが、ただし、この特徴
を組込むに際しては、実行効率の低下やオーバーヘッド
の負荷の増加を伴なわないようにしなければならない。

このようなステータスの判定は、更にマルチプロセッサ
・システムにおいてソート／マージ動作を実行する際に
極めて重要なものとなるが、それは、大きなタスクの中
に含まれている複数のサブタスクの夫々の処理結果を組
み合わせるためには、それらのサブタスクが適切に処理
完了された後でなければ１つに組み合わせることができ
ないからである。更に別の要件として、プロセッサがそ
のと現在」ステータスを報告できなければならないこと
、そしてサブタスクの実行は、マルチプロセッサの動作
シーケンスに対して割込みと変更とが繰返されても、た
だ１回だけ行なわれるようにしなければならないという
ことがある。

殆どの既存のシステムでは、プロセッサの実行ルーチン
が中断可能とされているためにこの点に関して重大な問
題が生じている。即ち、容易に理解されることであるが
、複数のプロセッサが互いに関連を有する複数のサブタ
スクを実行しているような場合には、それらの個々のプ
ロセッサのレディネス状態の程度にどのような動作が可
能な状態にあるかの程度）についての間合せとそれに対
する応答とに関わる動作シーケンスが膨大なオーバーヘ
ッドを必要とすることがあり、しかも、そのための専用
のオーバーヘッドは、プロセッサの個数が増大するに従
っていよいよ不適当なまでに増大する。

（発明が解決しようとする問題点） 以上に述べたところの例を示す従来のマルチプロセッサ
・システムにおける典型的な短所は、いわゆる「分散更
新」の問題に関するものであり、この問題は即ち、複数
個の処理装置の各々にそのコピーが格納されている情報
を更新する必要があるということである。ここで言う情
報とは、データ・レコードから成る情報の場合もあり、
また、システムの動作を制御するために用いられる情報
の場合もある。このシステムの動作の制御とは、例えば
、必要なステップが誤って重複実行されたり全く実行さ
れなかったりすることのないようにして、処理が開始さ
れ、停止され、再開され、−時中断され、或いはロール
・バックないしロール・フォワードされるようにするこ
と等の制御のことである。従来のシステムにおいては、
分散更新の問題の種々の解決法はいずれもかなりの制約
を伴なうものであった。それらの解決法の中には、−度
に２個のプロセッサだけを対象としているに過ぎないも
のもある。また更に別の解決法として相互通信プロトコ
ルを利用しているものも幾つかあるが、それらのプロト
コルは非常に複雑なため、現在でも、それらのプロトコ
ルが適切なものであることを数学的厳密さをもって証明
することには非常な困難が伴なっている。

それらのプロトコルが複雑になっている原因は、ｒ大域
的セマフォ」を構成している、中断されるごとのない１
回の動作により全てのプロセッサにおいて「テスト・ア
ンド・セット」されるという外面的性質を持つ制御ビッ
トを、備える必要があるということにある。斯かる制御
ビットが複数の別々のプロセッサの内部に夫々に設けら
れ、しかもそれらのプロセッサの間の通信に付随する遅
延時間がまちまちであるため、不可避的に不完全なもの
となり得る通信チャネルによってノイズが発生され、ま
た更にエラーの発生率も増大することになる。従って「
中断されることのない１回の動作」という特徴を備える
ことは、その１つの動作を構成している複数の部分々々
が、夫々に多種多様で、しかも中断可能であり、そして
それらを同時にはアクセスすることができず、更にはそ
れらがアクセスとアクセスとの間に不調を生じがちであ
る場合には、困難を伴なうものであるということが、当
業者には容易に理解されよう。

（問題点を解決するための手段） 本発明は、要約すれば、ネットワークを介して相互接続
された複数のプロセッサの各々におけるインターフェー
スであって、タスクを同定するメツセージを受取るため
の複数の専用セクションを備えたメモリを含むインター
フェイスの、アーキテクチャを提供するものである。こ
のインターフェイスは、メモリと、このインターフェイ
スに組み合わされたプロセッサ並びにネットワークとの
間で、直接的にメツセージの送受が行なえるようにメモ
リを制御している。更にこのメモリは、応答ディレクト
リと、トランザクション識別セクションとを含むように
構成されており、またインターフェイスは、このメモリ
をネットワークとプロセッサとの間で時分割制御してい
る。

（作用） 以上によって、多くのトランザクションが互いに同時に
、このマルチプロセッサ・システムによって実行される
ようになっている。

（以下余白） （実施例） 以下、この発明の実施例を図面を参照して説明する。

（データベース管理システム） 第１図に総括的に示されているシステムは、本発明の概
念をデータベース管理に応用したものを具体例として示
すものである。更に詳細に説明すると、このシステムは
一つまたは複数のホスト・コンピュータ・システム１０
．１２と協働するように構成されており、それらのホス
ト・コンピュータ・システムは、例えばＩＢＭ３７０フ
ァミリーまたはＤＥＣ−ＰＤＰ−１１フアミリーに屈す
るコンピュータ・システム等であって、この具体例の目
的に沿うように既存の一般的なオペレーティング・シス
テム及び応用ソフトウェアで動作するようになっている
。ＩＢＭの用語法に拠れば、ホスト・コンピュータ・と
データベース・コンピュータとの間の主要相互通信回線
網はチャネルと呼ばれており、また同じものがＤＥＣの
用語法に）処れば「ユニバス」または「マスバス」或い
はそれらの用語を多少変形した用語で呼ばれている。

以上のコンピュータ・システムのうちのいずれかが用い
られるにせよ、或いは他のメーカーのメインフレーム・
コンピュータが用いられるにせよ、このチャネル、即ち
パスは、そこへデータベース・タスク及びサブタスクが
送出されるところのオーミックな転送経路、即ち論理的
に受動的な転送経路である。

第１図の具体例は、ホスト・システム１０゜１２に組み
合わされたバックエンド・プロセッサ複合体を示してい
る。この図のシステムは、タスク及びサブタスクをホス
ト・システムから受入れ、美大なデータベース記憶情報
のうちの該当する部分を参照し、そして適切な処理済メ
ツセージ或いは応答メツセージを返すというものであり
、それらの動作は、このバックエンド・プロセッサ複合
体の構成の如何にかかわらず、それ程高度ではないソフ
トウェアによる管理以外は、ホスト・システムには要求
されない方式で実行されるようになっている。従って、
ユーザのデータベースを新たな方式のマルチプロセッサ
・システムとして構成することが可能とされており、こ
のマルチプロセッサ・システムにおいては、データを、
容量を大幅に拡張することのできるリレーショナル・デ
ータベース・ファイルとして組織することができ、しか
もこの拡張は、ユーザのホスト・システムの内部に備え
られているオペレーティング・システムや既存の応用ソ
フトウェアを変更する必要なしに行なうことができるよ
うになっている。独立システム（スタンド・アローン・
システム）として構成した具体例について、以下に第２
０図を参照しつつ説明する。

当業者には理解されるように、リレーショナル・データ
ベース管理に関する動作機能は、１つの動作機能の全体
を、少なくとも一時的には他から独立して処理可能な複
数の処理タスクへと分割することができるような動作機
能である。その理由は、リレーショナル・データベース
では記憶されている複数のデータ・エントリがアドレス
・ポインタによって相互依存的に連結されていないから
・である。更に当業者には理解されるように、リレーシ
ョナル・データベース管理以外にも、限定されたタスク
ないし反復実行されるタスクを動的に小区分して独立的
に処理するこという方法を用い得るようなの多くのデー
タ処理環境が存在している。従って、本発明の詳細な説
明するに際しては、特に要望が強くまた頻繁に聞かれる
ところの、データベース管理における処理の問題に関連
させて説明するが、しかしながら本明細書に開示する新
規な方法並びに構成は、それ以外にも広範な用途を持つ
ものである。

大規模なデータ管理システムは、複数のプロセッサ（マ
ルチプル・プロセッサ）を使用する場合には潜在的な利
点と不可避的に付随する困難との両方を備えることにな
る。何億個にも及ぶ美大な数のエントリ（記述項）を、
記憶装置の中に、容易にかつ迅速にアクセスできる状態
で保持しなければならない。一方、リレーショナル・デ
ータベースのフォーマットとしておけば、広範なデータ
・エントリ及び情報の取り出し動作を同時並行的に実行
することができる。

ただし、圧倒的大多数のデータベース・システムにおい
ては、データベースの完全性（インテグリテイ）を維持
することが、トランザクション・データを迅速に処理す
ることと同様に重要となっている。データの完全性は、
ハードウェアの故障や停電、それにその他のシステム動
作に関わる災害の、その前後においても維持されていな
ければならない。更には、データベース・システムは、
応用ソフトウェア・コードの中のバグ（ｂｕｇ）をはじ
めとするユーザ側のエラーの後始末を行なうために、デ
ータベースを以前の既知の状態に復元できる能力を備え
ていなければならない。しかも、データが誤って失われ
たり入力されたりすることがあってはならず、また、イ
ベントが新たなデータに関係するものであるのか、或い
は過去のエラーの訂正に関係するものであるのか、それ
ともデータベースの一部分の校正に関係するものである
のかに応じて、ある特定のエントリに関係しているデー
タベース部分の全てが変更されるようになっていなけれ
ばならない。

従って、完全性のためには、データのロールバック及び
回復の動作、誤りの検出及び修正の動作、並びにシステ
ムの個々の部分のステータスの変化の検出及びその補償
の動作に加えて、更に、ある程度の冗長度もデータベー
スシステムには必要である。これらの目的を達成するた
めには、システムが多くの異なった特殊なモードで用い
られなければならないこともあり得る。

さらに、最近のシステムでは、その形式が複雑なものに
なりがちな任意内容の間合せ（ｄｉｓｃｒｅ−ｔｔｏｎ
ａｒｙ　ｑｕｅｒｙ）を受入れる能力と、必要とあらば
相互作用的な方式で応答する能力とを持っていることが
要求される。たとえその問合せが複雑なものであったと
しても、システムにアクセスしようとする人達がそのシ
ステムの熟練者であることを要求されるようなことがあ
ってはならない。

大規模生産の業務に関連して生じるかも知れない任意内
容の問合せの例には、次のようなものがある。

Ａ、生産管理を行なう管理者が、在庫品のうちの１品目
についてのリストを要求するのみならず、生産高が前年
同月比で少なくとも１０％以上低下している部品の、そ
の月間生産高を超えているような全ての部品在庫を明記
した在庫品リストを、要求するかもしれない。

Ｂ、マーケティング・マネージャーが、ある特定の勘定
が９０日延滞を生じているか否かを間合せるばかりでな
く、特に不景気な地域に在住している過去に１２０日を
超過したことのある顧客に関して、−律に９０日の受取
債権を要求するかもしれない。

０９人事担当の重役が、所与の１年間に２週間を超える
病欠のあった従業員の全てを一覧表にすることを求める
のみならず、直前の５年間のうちの２年以上について、
その釣のシーズンの間に１週間以上の病欠をした１０年
勤続以上の長期勤続従業員の全てを一覧表にすることを
求めるかもしれない。

以上の例のいずれにおいても、ユーザは、コンピュータ
に格納されている情報をそれまでにはなされなかった方
法で関連付けることによって、事業において直面してい
る本当の問題を見極めようとするわけである。その問題
を生じている分野に関してユーザが経験を積んでいれば
、従ってユーザに直感力と想像力とがあれば、コンピュ
ータの訓練を受けたことのない専門家が、複雑な問合せ
を処理できるデータベースシステムを自由自在に使用で
きるのである。

最近のマルチプロセッサ・システムは、これらのように
多くの、そしてしばしば互いに相反する要求事項に対し
ては、含入りに作成されたオーバーヘッド用ソフトウェ
ア・システム並びに保守用ソフトウェア・システムを用
いることによって対応しようと努めているのであるが、
それらのソフトウェア・システムは木質的にシステムを
容易に拡張することの妨げとなるものである。しかしな
がら、拡張性という概念は強く求められている概念であ
り、その理由は、業務ないし事業が成長すると、それに
付随して既存のデータベース管理システムを拡張して使
用をＷ！続することが望まれるようになり、この場合、
新しいシステムとソフトウェアの採用を余儀なくされる
ことは好まれないからである。

マルチプロセッサ・アレイ 第１図について説明すると、本発明に係る典型的な一具
体例のシステムは多数のマイクロプロセッサを含んでお
り、それらのマイクロプロセッサには重要な２つの重要
な種類があり、それらは本明細書では夫々、インターフ
ェイス・プロセッサ（ＩＦＰ）とアクセス・モジュール
・プロセッサ（ＡＭＰ）と称することにする。図中には
２個のＩＦＰ１４．１６が示されており、それらの各々
は別々のホスト・コンピュータ１０ないし１２の入出力
装置に接続されている。多数のアクセス・モジュール・
プロセッサ１８〜２３もまた、このマルチプロセッサ・
アレイとも称すべきものの中に含まれている。ここでの
「アレイ」という用語は、おおむね整然とした直線状或
いはマトリックス状に配列された、１組のプロセッサ・
ユニット、集合とされたプロセッサ・ユニット、ないし
は複数のプロセッサ・ユニットを指す、−数的な意味で
用いられており、従って、最近「アレイ・プロセッサ」
と呼ばれるようになったものを意味するのではない。図
中には、このシステムの概念を簡明化した例を示すため
に僅かに８個のマイクロプロセッサが示されているが、
はるかに多（のＩＦＰ及びＡＭＰを用いることが可能で
あり、通常は用いられることになる。

ＩＦＰ１４．１６及びＡＭＰ１８〜２３は、内部バスと
周辺装置コントローラにダイレクト・メモリ・アクセス
をするメイン・メモリとを有しているインテル８０８６
型１６ビツトマイクロプロセツサを内蔵している。いろ
いろなメーカーの非常に多様なマイクロプロセッサ及び
マイクロプロセッサシステム製品の任意のものを利用で
きる。

この「マイクロプロセッサ」は、このアレイの中で使用
できるコンピュータないしプロセッサの−形式の具体的
な一例に過ぎず、なぜならば、このシステムの概念は、
用途によって必要とされる計算力がミニコンピユータま
たは大型コンピュータのものである場合には、それらを
使ってうまく利用できるからである。この１６ビツトの
マイクロプロセッサは、相当のデータ処理力を備え、し
かも広範な種々の利用可能なハードウェア及びソフトウ
ェアのオプションに置換えることができる標準的な置換
え可能な構成とされている、低コストの装置の有利な一
例である。

ＩＦＰとＡＭＰとは互いに類似の、能動ロジックと制御
ロジックとびインターフェイスとを含む回路、マイクロ
プロセッサ、メモリ、及び内部バスを採用しており、そ
れらについては夫々第１図と第８図とを参照しつつ後に
説明する。ただし、これら二つのプロセッサ形式は、夫
々のプロセッサ形式に関連する周辺装置の性質、及びそ
れらの周辺装置に対する制御ロジックが異なっている。

当業者には容易に理解されるように、異なった周辺装置
コントローラを備え異なった機能的任務を付与されたそ
の他のプロセッサ形式を本発明に組入れることも容易で
ある。

各マイクロプロセッサには高速ランダム・アクセス・メ
モリ２６（第８図に関連して説明する）が備えられてお
り、この高速ランダム・アクセス・メモリは、入出力メ
ツセージのバッファリングを行うことに加え、システム
の他の部分と独特な方法で協働することによって、メツ
セージ管理を行なう。平定に説明すると、この高速ラン
ダム・アクセス・メモリ２６は、可変長の入力メツセー
ジ（この入力のことを「受信」という）のための循環バ
ッファとしてＳＳ、シーケンシャルにメツセージを出力
するためのくこの出力のことを「送信」という）メモリ
として機能し、ハツシュ・マツピング・モード及び他の
モードで用いるためのテーブル索引部分を組込み、そし
て受信メツセージ及び送信メツセージを整然と順序立て
て取扱うための制御情報を記憶する。メモリ２６は更に
、マルチプロセッサモード選択のとき、並びにデータ、
ステータス、制御、及び応答の各メツセージのトラフィ
ックを取扱うときに独特の役目を果たすように用いられ
る。後に詳細に説明するように、それらのメモリは更に
、メツセージの中のトランザクション・アイデンティテ
ィに基づいて局所的及び大域的なステータス判定と制御
機能とが極めて能率的な方法で処理され通信されるよう
な構成とされている。ＩＦＰ１４．１６及びＡＭＰ１８
〜２３の各々に備えられている制御ロジック２８（第１
３図に関連しては後に説明する）は、当該モジュール内
のデータ転送及びオーバーヘッド機能の実行に用いられ
る。

ＩＦＰ１４．１６は各々インターフェイス制御回路３０
を備えており、このインターフェイス制御回路３０はＩ
ＦＰをそのＩＦＰに組み合わされているホスト・コンピ
ュータ１０ないし１２のチャネルまたはバスに接続して
いる。これに対してＡＭＰ１８〜２３では、このインタ
ーフェイス制御回路に相当する装置はディスク・コント
ローラ３２であり、このディスク・コントローラ３２は
一般的な構造のものであっても良く、ＡＭＰ１８〜２３
を、それらに個別に組み合わせられた磁気ディスク・ド
ライブ３８〜４３と夫々にインターフェイスするのに用
いられるものである。

磁気ディスク・ドライブ３８〜４３はこのデータベース
管理システムに二次記憶装置、即ち大容量記憶装置を提
供している。本実施例においては、それらの磁気ディス
ク・ドライブは例えばウィンチエスタ−・テクノロジー
（Ｗｉｎｃｈｅｓｔｅｒｔｅｃｈｎｏｌｏｇｙ　）等の
実績のある市販の製品から成るものとし、それによって
、バイト当りコストが極めて低順でしかも大容量、高信
頼性の記憶装置が得られるようにしている。

これらのディスク・ドライブ３８〜４３には、リレーシ
ョナル・データベースが分散格納方式で格納されており
、これについては第２２図に簡易化した形で示されてい
る。各々のプロセッサとそれに組み合わされたディスク
・ドライブとに対しては、データベースの部分集合を成
す複数のレコードが割当てられ、この部分集合は「−次
的」部分集合であり、またそれらの−次的部分集合は互
いに素の部分集合であると共に全体として完全なデータ
ベースを構成するものである。従ってｎ個記憶装置の各
々はこのデータベースの−を保持することになる。各々
のプロセッサには更に、バックアップ用のデータの部分
集合が割当てられ、それらのバッファラップ周部分集合
も互いに素の部！ 分集台であり、各々がこのデータベースの−を構成する
ものである。第２２図から分るように、−次的ファイル
の各々は、その−次的ファイルが収容されているプロセ
ッサとは１グユムプロセツサに収容されているバックア
ップ用ファイルによって複製されており、これにより、
互いに異なりた分配の仕方で分配された２つの各々が完
全なデータベースが得られている。このように、−次的
データ部分集合とバックアップ用データ部分集合とが冗
長性を持りて配置されていることによってデータベース
の完全性（インテグリテイ）の保護がなされており、そ
の理由は、単発の故障であれば、大規模な数ブロックに
亙る複数のデータや複数のグループを成す複数のりレー
ションに対して実質的な影響を及ぼすことはあり得ない
からである。

データベースの分配は、同じく第２２図に示されている
ように、種々のファイルのパッシング動作と関連を有し
ており、また、ハツシュ・マツピング・データをメツセ
ージの中に組込むこととも関連を有している。各々のプ
ロセッサに収容されているファイルは、２進数列のグル
ープとして示される簡単なハツシュ・パケット（ｈａｓ
ｈ　ｂｕｃｋｅｔ）によフて指定されるようになつてい
る。従って、それらのパケットによって指定される関係
の表（テーブル）に基づいて、リレーショナル・データ
ベース・システムの中のりレーション（関係）及びタプ
ル（組：　ｔｕｐｌｅ　）を配置すべき場所を定めるこ
とができる。パッシング・アルゴリズムを利用して、こ
のリレーショナル・データベース・システムの内部にお
いて、キーからパケットの割当てが求められるようにな
っており、そのため、このデータベース・システムの拡
張及び改変を容易に行なうことができる。

記憶容量をどれ程の大きさに選択するかは、データベー
ス管理上のニーズ、トランザクションの量、及びその記
憶装置に組み合わされているマイクロプロセッサの処理
力に応じて定められるものである。複数のディスク・ド
ライブを１個のＡＭＰに接続したり、１台のディスク・
ファイル装置を複数のＡＭＰに接続することも可能であ
るが、そのような変更態様は通常は特殊な用途に限られ
るであろう。データベースの拡張は、典型的な一例とし
ては、マルチプロセッサ・アレイにおけるプロセッサの
個数（及びプロセッサに組み合わされたディスク・ドラ
イブの個数）を拡張することによって行なわれる。

勅ロジック・ネットワーク 秩序立ったメッセージ・パケットの流れを提供するとい
う目的とタスクの実行を容易にするという目的とは、新
規な能動ロジック・ネットワーク構成体５０を中心とし
た、独特のシステム・アーキテクチュア並びにメツセー
ジ構造を採用することによって達成される。この能動ロ
ジック・ネットワーク構成体５０は、複数のマイクロプ
ロセッサの複数の出力に対して、階層を登りながらそれ
らの出力を収束させて行く昇順階層を成す、複数の双方
向能動ロジック・ノード（ｂｉｄｉｒｅｃｔｉｏｎａｌ
ａｃｔｉｖｅ　ｌｏｇｌｃ　ｎｏｄｅ）　５４によって
構成されている。それらのノード５４は、３つのポート
を備えた双方向回路から成るものであり、この双方向回
路はツリー・ネットワーク（ｔｒｅｅ　ｎｅｔｗｏｒｋ
　：樹枝状の構造を持つネットワーク）を形成すること
ができ、その場合には、そのツリー構造のベースの部分
においてマイクロプロセッサ１４．１６及び１８〜２３
に接続される。

当業者には理解されるように、ノードは、ロジック・ソ
ースの数が２を超えて、例えば４または８であるときに
設けることができ、この場合、同時にまた、ソース入力
の数を多くするという問題も組合せロジックを更に付加
するという問題に変換してしますことができる。

図の参照を容易にするために、すべてのノード（Ｎ）の
うち、第１階層に属しているものはそれをブリフィック
スｒＩ」で表わし、また第２階層に属しているものはそ
れをブリフィックスｒ　ＩＩ　Ｊで表わし、以下同様と
する。同一の階層に属している個々のノードは、下添字
「１１２・・・」によって表わし、従って、例えば第１
階層の第４ノードであれば’ＩＮａ」と表わすことがで
きる。ノードのアップ・ツリー側（即ち上流側）には「
Ｃポート」と名付けられた１つのポートが備えられてお
り、このＣポート隣接する高位の階層に属しているノー
ドの２つのダウン・ツリー・ポートのうちの一方に接続
されており、それらのダウン・ツリー・ポートは夫々「
Ａポート」及び「Ｂポート」と名付けられている。これ
ら複数の階層は、最上部ノード即ち頂点ノード５４ａへ
と収束しており、この頂点ノード５４ａは、上流へ向け
られたくツセージ（アップ・ツリー・メツセージ）の流
れの向きを逆転して下流方向（ダウン・ツリ一方向）へ
向ける、収束及び転回のための手段として機能している
。２組のツリー・ネットワーク５０ａ、５０ｂが使用さ
れており、それら２組のネットワークにおけるノードど
つし、それに相互接続部どうしは互いに並列に配置され
ており、それによって大規模システムに望まれる冗長性
を得ている。ノード５４どつし、そしてそれらのネット
ワークどうしは互いに同一であるので、それらのネット
ワークのうちの一方のみを説明すれば充分である。

説明を分り易くするために先ず第１に理解しておいて頂
きたいことは、シリアルな信号列の形態とされている多
数のメッセージ・パケットが、多くのマイクロプロセッ
サの接続によって能動ロジック・ネットワーク５０へ同
時に送出され、或いは同時に送出することが可能とされ
ているということである。複数の能動ロジック・ノード
５４はその各々が２進数ベースで動作して２つの互いに
衝突関係にある衝突メッセージ・パケットの間の優先権
の判定を行ない、この優先権の判定は、それらのメツセ
ージパケット自体のデータ内容を用いて行なわれる。更
には、１つのネットワークの中のすべてのノード５４は
１つのクロック・ソース５６の制御下に置かれており、
このクロック・ソース５６は、メツセージパケットの列
を頂点ノード５４ａへ向けて同期して進めることができ
るような態様で、それらのノード５４に組み合わされて
いる。このようにして、シリアルな信号列の中の、速続
する各々のバイト等の増分セグメントが次の階層へと進
められ、このバイトの進行は、別のメツセージの中のそ
のバイトに対応するバイトがこのネットワーク５０内の
別の経路をたどって同様に進行するのと同時に行なわれ
る。

互いに競合する信号列の間に優先権を付与するためのソ
ートが、アップ・ツリ一方向へ移動しているメツセージ
パケットに対して行なわれ、これによって最終的には、
頂点ノード５４ａから下流へ向けて方向転換されるべき
単一のメツセージ列が選択される０以上のようにシステ
ムが構成されているため最終的な優先権についての判定
をメツセージパケット内のある１つの特定の点において
行なう必要はなくなっており、そのため、個々のノード
５４において実行されている２つの互いに衝突している
パケット間の２進数ベースの判定以外のものを必要とす
ることなしに、メツセージの転送を続けて行なうことが
できるようになっている。この結果、このシステムは空
間的及び時間的にメツセージの選択とデータの転送とを
行なうようになっているわけであるが、ただし、バスの
支配権を得たり、送信プロセッサあるいは受信プロセッ
サを識別したり、またはプロセッサ間のへンドシェイキ
ング操作を実行する目的のために、メツセージ伝送を遅
延させるようなことはない。

更に、特に認識しておいて頂きたいことは、幾つかのプ
ロセッサが全く同一のパケットを同時に送信した場合に
は、その送信が成功したならば、それらの送信プロセッ
サの全てが成功したのと同じことになるということであ
る。この性質は時間とオーバーヘッドを節約するので大
型マルチプロセッサ複合体の有効な制御を行うのに極め
て有用である。

ノード５４は更に双方向方式で作動するため、妨害を受
けることのない、下流方向へのメッセージ・パケットの
分配を可能にしている。所与のノ−ド５４において、そ
のアップ・ツリー側に設けられたポートＣで受取られた
下流方向メツセージは、このノードのダウン・ツリー側
に設けられたポートＡ及びポートＢの両方へ分配され、
更に、このノードに接続された隣接する低位の階層に属
する２つのノードの両方へ転送される。コモン・クロッ
ク回路５６の制御の下にメッセージ・パケットは同期し
てダウン・ツリ一方向へ進められ、そして全てのマイク
ロプロセッサへ同時にブロードカスト（ｂｒｏａｄｃａ
ｓｔニー斉伝達）され、それによって、１つまたは複数
のプロセッサが、所望の処理タスクの実行ができるよう
になるか、または応答を受入れることができるようにな
る。

ネットワーク５０は、そのデータ転送速度が、マイクロ
プロセッサのデータ転送速度と比較してより高速であり
、典型的な例としては２倍以上の高速である。本実施例
においては、ネットワーク５０は１２０ナノ秒のバイト
・クロック・インタバルをもフており、そのデータ転送
速度はマイクロプロセッサの５倍の速度である。各ノー
ド５４は、その３つのポートの各々が、そのノードに接
続されている隣接する階層に属するノードのポートか、
或いはマイクロプロセッサに接続されており、この接続
は１組のデータ・ライン（本実施例においては１０本）
と制御ライン（本実施例においては２本）とによってな
されており、２本の制御ラインは夫々、クロック信号と
コリジヨン信号（衝突信号）とに割当てられている。デ
ータ・ラインとクロック・ラインとは対になすようにし
て配線され、アップ・ツリ一方向とダウン・ツリー方向
とでは別々のラインとされている。コリジヨン・ライン
はダウン・ツリ一方向にのみ伝播を行なうものである。

以上の接続構造は全二重式のデータ経路を形成しており
、どのラインについてもその駆動方向を「反転」するの
に遅延を必要としないようになっている。

次に第３図に関して説明すると、１０末のデータ・ライ
ンは、ビットＯ〜７で表わされている８ビツト・バイト
を含んでおり、それらが１０本のデータ・ラインのうち
の８本を占めている。

Ｃで表わされている別の１本のラインは制御ラインであ
り、このラインは特定の方法でメツセージパケットの異
なる部分を明示するのに用いられる制御シーケンスを搬
送する。１０番目のビットは本実施例においては奇数パ
リティ用に使用されている。当業者には理解されるよう
に、このシステムは以上のデータ経路中のビットの数を
増減しても良く、そのようにビットの数を変更しても容
易に動作させることができる。

バイト・シーケンス（バイトの列）は、一連の複数のフ
ィールドを構成するように配列され、基本的には、コマ
ンド・フィールド、キー・フィールド、転送先選択フィ
ールド、及びデータ・フィールドに分割されている。後
に更に詳細に説明するように、メツセージはただ１つだ
けのフィールドを用いることもあり、また検出可能な「
エンド・サブ・メツセージ」コードをもって終了するよ
うになっている。メツセージ間に介在する「アイドル・
フィールド（１ｄｌｅ　ｆｉｅｌｄ　：遊びフィールド
）」は、Ｃライン上並びにライＯ〜７上のとぎれのない
一連の「１」によって表わされ、いかなるメツセージパ
ケットも得られない状態にあるときには常にこれが転送
されている。パリティ・ラインは更に、個々のプロセッ
サのステータスの変化を独特の方式で伝えるためにも使
用される。

「アイドル状態（ｉｄｌｅ　５ｔａｔｅ　：遊び状！！
ｌ）Ｊはメツセージとメツセージとの間に介在する状態
であって、メッセージ・パケットの一部分ではない、メ
ッセージ・パケットは通常、タグを含む２バイトのコマ
ンド・ワードで始まり、このタグは、そのメツセージが
データ・メツセージであればトランザクション・ナンバ
（ＴＮ）の形とされており、また、そのメツセージが応
答メツセージであれば発信元プロセッサＩＤ（ＯＰＩＤ
）の形とされている。トランザクション・ナンバは、シ
ステムの中において様々なレベルの意義を有するもので
あり、多くの種類の機能的通信及び制御の基礎を成すも
のとして機能するものである。パケットは、このコマン
ド・ワードの後には、可変長のキー・フィールドと固定
長の転送先選択ワード（ｄｅｓｔｉｎａｔｉｏｎ　５ｅ
ｌｅｃｔｉｏｎ　ｗｏｒｄ：　　Ｄ　Ｓ　Ｗ　）とのし
）ずれか或いは双方を含むことができ、これらは可変長
のデータ・フィールドの先頭の部分を成すものである。

キー・フィールドは、このキー・フィールド以外の部分
においてはメツセージどうしが互いに同一であるという
場合に、それらのメセージの間のソーティングのための
判断基準を提供するという目的を果たすものである。Ｄ
ＳＷは、多数の特別な機能の基礎を提供するものであり
、また、ＴＮと共に特に注意するのに値するものである
。

このシステムは、ワード同期をとられているインターフ
ェイスを用いて動作するようになっており、パケットを
送信しようとしている全てのプロセッサは、コマンド・
ワードの最初のバイトを互いに同時にネットワーク５０
へ送出するようになっている。ネットワークは、これに
続く諸フィールドのデータ内容を利用して、各ノードに
おいて２進数ベースでソーティングを行ない、このソー
ティングは、最小の数値に優先権が与えられるという方
式で行なわれる。連続するデータ・ビットの中で、ビッ
トＣを最も大きい量である見なし、ビット０を最も小さ
い量であると見なすならば、ソーティングの優先順位は
以下のようになる。

１、ネットワーク５０へ最初に送出されたもの、 ２、コマンド・コード（コマンド・ワード）が最小値で
あるもの、 ３、キー・フィールドが最小値であるもの、４、キー・
フィールドが最短であるもの、５、データ・フィールド
（転送先選択ワードを含む）が最小値であるもの１． ６、データ・フィールドが最短であるもの。

ここで概観を説明しているという目的に鑑み、特に記し
ておかねばならないことは、ノード５４において優先権
の判定が下されたならば、コリジ■ン表示（冨衝突表示
、以下Ａ　ｃａｌまたはＢ　ｃａｌと称する）が、この
優先権の判定において敗退した方の送信を受取った方の
経路に返されるということである。このコリジヨン表示
によって、送信を行なっているマイクロプロセッサは、
ネットワーク５０がより高い優先順位の送信のために使
用されているため自らの送信は中止されており、従って
後刻再び送信を試みる必要があるということを認識する
ことができる。

単純化した具体例が、第２図の種々の図式に示されてい
る。この具体例は、ネットワーク５０が４個の別々のマ
イクロプロセッサを用いたツリー構造に配列された高速
ランダム・アクセス・メモリと協働して動作するように
したものであり、それら４個のマイクロプロセッサは更
に詳しく説明すると、ＩＦＰ１４と、３個のＡＭＰ１８
．１９及び２０とである。計１０面の副因２Ａ、２Ｂ。

・・・２Ｊは、その各々が、ｔ！０からｔ＝９までの連
続する１０個の時刻標本のうちの１つに対応しており、
そしてそれらの時刻の各々における、このネットワーク
内のマイクロプロセッサの各々から送出される互いに異
なった単純化された（４個の文字からなる）シリアル・
メツセージの分配の態様、並びに、それらの種々の時刻
における、ポートとマイクロプロセッサとの間の通信の
状態を示している。単に第２図とだけ書かれている図面
は、信号の伝送の開始前のシステムの状態を示している
８以上の個々の図においては、ナル状態（ｎｕｌｌ　５
ｔａｔｅ：ゼロの状態）即ちアイドル状態であるために
は、１口」で表される伝送が行なわれていなければなら
ないものとしている。最小値をとるデータ内容が優先権
を有するという取決めがあるため、第２Ａ図中のＡＭＰ
　１９から送出されるメッセージ・パケットｒＥＤＤＶ
Ｊが、最初にこのシステムを通して伝送されるメッセー
ジ・パケットとなる０図中の夫々のメツセージは、後に
更に詳細に説明するように、マイクロプロセッサの中の
高速ランダム・アクセス・メモリ（Ｈ。

Ｓ、ＲＡＭと呼称することもある）の内部に保持されて
いる。Ｈ，Ｓ、ＲＡＭ２６は、第２図には概略的に示さ
れている入力用領域と出力用領域とを有しており、パケ
ットは、１＝０の時点においては、この出力領域の中に
ＦＩＦＯ（先入れ先出し）方式で垂直に並べて配列され
ており、それによって、転送に際しては図中のＨ，Ｓ、
ＲＡＭ２６に書込まれているカーソル用矢印に指示され
ているようにして取り出すことができるようになってい
る。この時点においては、ネットワーク５０の中のすべ
ての伝送は、ナル状態即ちアイドル状態（ロ）を示して
いる。

これに対して、第２Ｂ図に示されているｔ＝１の時点に
おいては、各々のメツセージパケットの先頭のバイトが
互いに同時にネットワーク５０へ送出され、このとき全
てのノード５４はいまだにアイドル状態表示を返してお
り、また、第１階層より上のすべての伝送状態もアイド
ル状態となっている。第１番目のクロック・インタバル
の間に夫々のメツセージの先頭のバイトが最下層のノー
ドＩＮＩ及びＩＮ、の内部にセットされ、ｔ＝２におい
て（第２Ｃ図）競合に決着が付けられ、そして上流方向
への伝送と下流方向への伝送の双方が続けて実行される
。ノードＩＮＩはその両方の人力ポートにｒ　Ｅ　Ｊを
受取っており、そしてこれを上流方向の次の階層へ向け
て転送していて、また下流方向へは両方の送信プロセッ
サへ向けて未判定の状態を表示している。しかしながら
これと同じ階層に属ＩノているノードＩＮ２は、プロセ
ッサ１９からの「Ｅ」とプロセッサ２０からのｒ　Ｐ　
Ｊとの間の衝突に際しての優先権の判定を、ｒＥｌの方
に優先権があるものと判定しており、そして、ポートＡ
をアップ・ツリー側のポートＣに結合する一方、マイク
ロプロセッサ２０へＢ　ｃａｌ信号を返している。Ｂｃ
ａｌ信号がマイクロプロセッサ２０へ返されると、ＩＮ
、ノードは実際上、そのＡ人力ポートがＣ出力ポートに
ロックされたことになり、それによって、マイクロプロ
セッサ１９からのシリアルな信号列が頂点ノードＩｔ　
Ｎ　１へ伝送されるようになる。

ＩＮ、ノードにおいては最初の二つの文字はどちらもｒ
ＥＤＪであり、そのため第２Ｃ図に示すように、このノ
ードではｔ−２の時刻には、判定を下すことは不可能と
なっている。更には、３つのマイクロプロセッサ１４．
１５及び１９から送出された共通の先頭の文字「Ｅ」は
、ｔ＝３（第２Ｄ図）の時刻にＩＩ　Ｎ　１頂点ノード
に達し、そしてこの文字「Ｅ」は、同じくそれら全ての
メツセージに共通する第２番目の文字「Ｄ」がこの頂点
ノードＩＩ　Ｎ　１へ転送されるときに、その転送の向
きを反転されて下流方向へ向けられる。この時点ではノ
ードＩＮ、は未だ判定を下せない状態にあるが、しかし
ながらこのときには、一連のマイクロプロセッサ１４．
１８及び１９からの夫々の第３番目の文字「Ｆ」、「Ｅ
」及び「Ｄ」がこのノードＩＮ＋へ送信されつつある。

マイクロプロセッサ２０がＢ　ｃａｌ信号を受取るとい
うことはこのプロセッサ２０が優先権を得るための競合
において敗退したことを意味しており、それゆえこのプ
ロセッサ２０はＢ　ｃａｌ信号を受取りたならばアイド
ル表示（ロ）を送出し、またそれ以降もこのアイドル表
示（ロ）だけを送出する。夫々の出力バッファに書込ま
れている夫々のカーソル矢印は、マイクロプロセッサ２
０はその初期状態に戻されているがその他のマイクロプ
ロセッサは連続する一連の文字を送り続けていることを
示している。従ってｔ−４（第２Ｅ図）の時刻における
重要な出来事は、ノードＩＮ、のポートに関する判定が
行なわれることと、それに、先頭の文字（’ＥＪ）が、
全てのラインを通って第１階層のノード階層へ向けて反
転伝送されることである。

ｔ＝５　（第２Ｆ図）の時刻には２回目の衝突が表示さ
れ、この場合、ノードＩＩ　Ｎ　ｌのＢポートが競合に
勝利し、Ａ　ｃｏｔが発生される。

続く数回のクロック・タイムの間は、シリアルな信号列
の下流方向へのブロードカストが継続して行なわれ、ｔ
−６（第２Ｇ図）の時刻には、メツセージの先頭の文字
が全てのＨ，Ｓ、Ｒ，ＡＭ２６の人力用領域の部分の中
にセットされる。ここでもう１つ注意しておいて頂きた
いことは、ノードＩＮ、において先に行なわれた優先権
の判定はこの時点において無効とされるということであ
り、その理由は、プロセッサ１８から送出された第３番
目の文字（ｒＥＪ）がマイクロプロセッサ１９から送出
された第３番目の文字（’ＤＪ　）との競合に敗退した
ときに、より高位の階層のノードＩＩ　Ｎ　１からＡ　
ｃｏｔの表示がなされるためである。第２Ｈ図中におい
てカーソル矢印が表わしているように、マイクロプロセ
ッサ１４．１８及び２０はそれらの初期状態に戻されて
おり、また、勝利したマイクロプロセッサ１９は、その
全ての送信をｔ＝４の時刻に既に完了している。第２Ｈ
図、第２Ｉ図、及び第２Ｊ図から分るように、全ての入
力バッファの中へ、次々に優先メツセージｒＥＤＤＶＪ
がロードされて行く。ｔ＝８（第２１図）において、こ
のメツセージは既に第１階層から流れ出てしまっており
、また、頂点ノードＩＩ　Ｎ　Ｉはｔ−７において既に
リセットされた状態になっているが、それは、マイクロ
プロセッサへ向けて最後の下流方向文字が転送されると
きには、既にアイドル信号だけが互いに競合しているか
らである。　ｔ＝９　（第２Ｊ図）の時刻には、第１階
層に属しているノードＩＮ＋及びＩＮ２はリセットされ
ており、そして、敗退したマイクロプロセッサ１４．１
８及び２０の全ては、ネットワークが再びアイドルを指
示しているときにメツセージの先頭の文字を送出するこ
とによって、ネットワーク上における優先権を得るため
の競合を再度行なうことになる。実際には後に説明する
ように、勝利したマイクロプロセッサへ肯定応答信号が
伝送されるのであるが、このことは、本発明を最大限に
一般化したものにとっては必須ではない。

メツセージがこのようにして全てのマイクロプロセッサ
へブロードカストされた後には、このメツセージは、必
要に応じてそれらのマイクロプロセッサのいずれかによ
って、或いはそれらの全てによって利用される。どれ程
のマイクロプロセッサによって利用されるかは、動作の
モードと実行される機能の如何に応じて異なるものであ
り、それらの動作モードや機能には様々なバリエーショ
ンが存在する。

（大域的な相互通信と制御） 一群の互いに競合するメツセージのうちの１つのメツセ
ージに対してネットワークが優先権を与える方法として
上に説明した具体例は、プライマリ・データ・メツセー
ジの転送に関する例である。しかしながら、複雑なマル
チプロセッサ・システムが、現在求められている良好な
効率と多用途に亙る汎用性とを備えるためには、その他
の多くの種類の通信とコマンドとを利用する必要がある
。備えられていなければならない主要な機能には、プラ
イマリ・データの転送に加えて、広い意味でマルチプロ
セッサのモードと呼ぶことのできるもの、メツセージに
対する肯定応答、ステータス表示、並びに制御信号が含
まれている。以下の章は、種々のモード並びにメツセー
ジが、どのようにして優先権付与のためのソーティング
と通信とを行なうソーティング・コミュニケーション・
ネットワークと協働するかについて、大域的な観点から
、即ちマルチプロセッサ・システムの観点から説明した
概観を提示するものである。更に詳細に理解するために
は、第８図及び第１３図と、それらの図についての後述
の説明とを参照されたい。

一斉分配モード、即ちブロードカスト・モードにおいて
は、メツセージは特定の１個または複数個の受信プロセ
ッサを明示することなく、全てのプロセッサへ同時に送
達される。このモードが用いられるのは、典型的な例を
挙げるならば、応答、ステータス間合せ、コマンド、及
び制御機能に関してである。

受信プロセッサが明示されている必要がある場合には、
メッセージ・パケットそれ自体の中に含まれている転送
先選択情報が、そのパケットを局所的に（＝個々のプロ
セッサにおいて）受入れるか拒絶するかを判断するため
の判定基準を提供するようになっている。例を挙げれば
、受信プロセッサ・モジュールの内部のインターフェイ
ス・ロジックが、高速ＲＡＭ２６に記憶されているマツ
プ情報に従って、そのパケットのデータがそのインター
フェイス・ロツジクが組込まれている特定のプロセッサ
が関与する範囲に包含されるものか否かを識別する。高
速ＲＡＭ内のマツプ・ビットを種々に設定することによ
って様々な選択方式の判定基準を容易に設定することが
でき、それらの選択方式には、例えは、特定の受信プロ
セッサの選択、（「ハツシング」により）格納されてい
るデータベースの一部分の選択、ロジカル・プロセス・
タイプ（「クラス」）の選択、等々がある。

ブロードカストを局所的アクセス制御（＝個々のプロセ
ッサにおいて実行されるアクセス制御）と共に用いるこ
とは、データベース管理システムにとっては特に有益で
あり、それは、小さなオーバーヘッド用ソフトウェアし
か必要とせずに、広範に分散されたリレーショナル・デ
ータベースの任意の部分や、複数の大域的に既知となっ
ているロジカル・プロセスのうちの任意のものの分散さ
れた局所的コピーに、アクセスすることができるからで
ある。従ってこのシステムは、メツセージの転送先とし
て、１つの転送先プロセッサを特定して選択することも
でき、また、１つのクラスに属する複数の資源を特定し
て選択することもできる更にまた、ハイ・レベルのデー
タベース間合せは、しばしば、データベースの別々の部
分の間の相互参照と、所与のタスクについての一貫性を
有するレファレンス（識別情報）とを必要とする。

メツセージに組込まれたトランザクション・ナンバ（Ｔ
Ｎ）は種々の特質を持つものであるが、その中でも特に
、そのような大域的なトランザクションのアイデンティ
ティ（同定情報）及びレファレンスを提供するものであ
る。多数のタスクを、互いに非同期的に動作するローカ
ル・プロセッサ・モジュール（局所的プロセッサ・モジ
ュール）によって同時並行的に処理することができるよ
うになっており、また、各々のタスクないしサブタスク
は適当なＴＮを持つようにされている。ＴＮとＤＳＷ　
（転送先選択ワード）とコマンドとを様々に組合わせて
用いることによって、実質的に無限の融通性が達成され
るようになっている。その割当てと処理とが非同期的に
行なわれている極めて多数のタスクに対して、広範なソ
ート／マージ動作（ｓｏｒｔ／ｍｅｒｇｅ　ｏｐｅｒａ
ｔｉｏｎ）を適用することができるようになっている。

ＴＮについては、それを割当てることと放棄することと
が可能となっており、またマージ動作については、その
開始と停止とが可能とされている。ある種のメツセージ
、例えば継続メツセージ等については、その他のメツセ
ージの伝送に優先する優先権を持つようにすることがで
きる。ＴＮと、それにそのＴＮに関するステータスを更
新するローカル・プロセッサとを利用することにより、
ただ１つの問合せだけで所与のＴＮについての大域的資
源のステータスを判定することができるようになってい
る。分散型の更新もまた一回の通信で達成できるように
なっている。本発明のシステムは、以上の全ての機能が
、ソフトウェアを拡張したりオーバーヘッドの負担を著
しく増大させることなく、実行されるようにするもので
ある。

本発明を用いるならばその結果として、従来技術におい
て通常見られる個数のマイクロプロセッサよりはるかに
多くの個数のプロセッサを備えたマルチプロセッサ・シ
ステムを、問題タスクに対して非常に効果的に動作させ
ることが可能になる。現在ではマイクロプロセッサは低
価格となっているため、問題領域において高性能を発揮
するシステムを、それも単に「ロー」パワー（ｒａｗｐ
ｏｗｅｒ）が高性能であるというだけではないシステム
を、実現することができる。

全てのメツセージのタイプと種々のサブタイプとを包含
する一貫性のある優先順位プロトコルが、ネットワーク
に供給される種々様々なメツセージの全てを包括するよ
うに定められている。応答メツセージ、ステータス・メ
ツセージ、並びに制御メツセージはプライマリ・データ
・メツセージとは異なる形式のメツセージであるが、そ
れらも同じように、ネットワークの競合／マージ動作（
ｃｏｎｔｅｎｔｉｏｎ／ｍｅｒｇｅ　ｏｐｅｒａｔｉｏ
ｎ）を利用し、そしてそれによって、転送されている間
に優先権の付与を受ける。本システムにおける応答メツ
セージは、肯定応答（ＡＣＫ）か、否定応答（ＮＡＫ）
か、或いは、そのプロセッサがそのメツセージに対して
有意義な処理を加えるための資源を持っていないことを
表わす表示（「非該当プロセッサ（ｎｏｔ　ａｐｐｌｉ
ｃａｂｌｅ　ｐｒｏｃｅｓｓｏｒ）　Ｊ　−Ｎ　Ａ　Ｐ
　）である。ＮＡＫ応答は、ロック（１ｏｃｋ）状態、
エラー状態、ないしはオーバーラン（ｏｖｅｒｒｕｎ　
）状態を表示する幾つかの異なったタイプのうちのいず
れであっても良い。発信元プロセッサは１つだけである
ことも複数個ある場合もあるが、発信元プロセッサはメ
ツセージの送信を終了した後には以上のような応答を必
要とするため、応答メツセージにはプライマリ・データ
・メツセージより高位の優先順位が与えられている。

本システムは更に５ＡＣＫメツセージ（ステータス肯定
応答メツセージ：　５ｔａｔｕｓ　ａｃｋｎｏｗｌｅｄ
ｇ−ｍｅｎｔ　ｍｅｓｓａｇｅ）を用いており、この５
ＡＣＫメツセージは、特定のタスク即ちトランザクショ
ンに関する、ある１つのローカル・プロセッサのレディ
ネス状態（どのような動作が可能であるかという状態：
　ｒｅａｄｉｎｅｓｓ　５ｔａｔｅ　）を表示するもの
である。この５ＡＣＫ応答の内容は局所的に（＝個々の
プロセッサにおいて、即ちローカル・プロセッサにおい
て）更新されると共に、ネットワークからアクセスでき
る状態に保持される。斯かる５ＡＣＫ応答は、ネットワ
ークのマージ動作と組合わされることによって、所与の
タスク即ちトランザクションに関する単一の間合せによ
る大域的ステータス報告が得られるようにしている。ス
テータス応答は優先順位プロトコルに従うため、ある１
つのトランザクション・ナンバに関する応答のうちのデ
ータ内容が最小の応答が自動的に優先権を得ることにな
り、それによって最低のレディネス状態が大域的なシス
テム状態として確定され、しかもこれは中断されること
のない１回の動作によって行なわれる。更に、このより
な５ＡＣＫ表示はある種のプライマリ・メツセージと共
に用いられることもあり、それによって、例えばシステ
ムの初期化やロックアウト動作等の、様々なプロトコル
が設定される。

種々のメツセージのタイプに関する優先順位プロトコル
は先ず最初にコマンド・コードについて定義されており
、このコマンド・コードは、第１１図に示すように各メ
ツセージ及び応答の先頭に立つコマンド・ワードの、そ
の最初の６ビツトを使用している。これによってメツセ
ージのタイプ及びサブタイプに関して充分な区別付けが
できるようになっているが、ただし、より多段階の区別
付けをするようにすることも可能である。

第１１図を参照すれば分るように、本実施例においては
、５ＡＣＫ応答は７つの異なったステータス・レベルを
区別して表わす（更には優先権判定のための基準をも提
供する）ものとされている。

応答メツセージの場合には、以上の６ビツトの後に、１
０ビツトの０ＰＩＤの形式としたタグが続く（第３図参
照）。ＴＮと０ＰＩＤとはいずれも更なるソーティング
用判定基準としての機能を果たすことができ、その理由
は、これらのＴＮと０ＰＩＤとはタグ領域の内部におい
て異なったデータ内容を持つからである。

各プライマリ・メツセージがネットワークを介して伝送
された後には、全てのプロセッサのインターフェイス部
が、たとえそれがＮＡＰであろうとも、ともかく応答メ
ツセージを発生する。それらの応答メツセージもまたネ
ットワーク上で互いに競合し、それによって、単一また
は共通の勝利した応答メツセージが全てのプロセッサへ
ブロードカストされる０敗退したメツセージパケットは
後刻再び同時送信を試みられることになるが、この再度
の同時送信は非常に短い遅延の後に行なわれ、それによ
ってネットワークが実質的に連続的に使用されているよ
うにしている。複数のプロセッサがＡＣＫ応答を送出し
た場合には、それらのＡＣＫ応答は０ＰＩＤに基づいて
ソーティングされることになる。

本発明を用いるならばその結果として、タスクの開始と
停止と制御、並びにタスクに対する問合せを、極めて多
数の物理的プロセッサによって、しかも僅かなオーバー
ヘッドで、実行することが可能となる。このことは、多
数のプロセッサのロー・パワー（ｒａｗ　ｐｏｗｅｒ　
）を問題状態の処理のために効果的に使うことを可能と
しており、なぜならば、このロー・パワーのうちシステ
ムのコーディネーション（ｃｏｏｒｄｉｎａｔｉｏｎ）
及び制御に割かれてしまう量が極めて少なくて済むから
である。

コープイネ−ジョンと制御のオーバーヘッドは、いかな
る分散型処理システムにおいても、その効率に対する根
本的な制約を成すものである。

大域的な制御（即ちネットワークの制御）を目的として
いる場合には、種々のタイプの制御通信が用いられる。

従って、「マージ停止」、「ステータス要求」、及び「
マージ開始」の各メツセージや、あるタスクの割当ての
ためのメツセージ並びにあるタスクの放棄のためのメツ
セージは、データ・メツセージと同一のフォーマットと
されており、それ故それらのメツセージもまた、ここで
はプライマリ・メツセージと称することにする。

それらの制御メツセージも同様にＴＮを含んでおり、そ
して優先順位プロトコルの中の然るべき位置に位置付け
られている。このことについては後に第１０図及び第１
１図に関して説明することにする。

「大域的セマフォ・バッファ・システム」という用語を
先に使用したのは、第１図に示された高速ランダム・ア
クセス・メモリ２６及び制御ロジック２８が、マルチプ
ロセッサのモードの選択とステータス表示及び制御指示
の双方向通信との両方において、重要な役割りを果たし
ているという事実があるからである。この大域的セマフ
ォ・バッファ・システムはアクセスの二重性を提供する
ものであり、このアクセスの二重性とは、高速で動作す
るネットワーク構造体５０とそれより低速で動作するマ
イクロプロセッサとの双方が、メモリ２６内のメツセー
ジ、応答、制御、ないしはステータス表示を、遅延なし
に、そしてネットワークとマイクロプロセッサとの間の
直接通信を必要とすることなく、参照することができる
ようにしているということである。これを実現するため
に、制御ロジック２８が、メモリ２６を差込みワード・
サイクル（１ｎｔｅｒｌｅａｖｅｄ　ｗｏｅｄ　ｃｙｃ
ｌｅ）で時間多重化（タイム・マルチプレクシング）し
てネットワーク５０とマイクロプロセッサとへ接続して
おり、これによって結果的に、メモリ２６を共通してア
クセスすることのできる別々のポートが作り上げられて
いるのと同じことになっている。大域的資源、即ちネッ
トワーク５０と複数のマイクロプロセッサとは、トラン
ザクション・ナンバを、メモリ２６のうちのトランザク
ションのステータスを格納するために割振られている部
分へのロケートを行なうアドレス・ロケータとして、利
用することができる。局所的なレベル（＝個々のプロセ
ッサのレベル）において、あらゆる種類の使用可能状態
を包含する所与のトランザクションに関するサブタスク
のステータスを、マイクロプロセッサの制御の下にメモ
リ２６の内部で更新し、そして制御ロジック２８によっ
てバッファ・システムにロックするということが行なわ
れる。７種類の異なった作動可能状態のうちの１つを用
いることによって、エントリをメモリ２６の異なった専
用部分から好適に取出すことができるようになっている
。ネットワークから問合せを受取ったならば、プロセッ
サのステータスの通信が行なわれて（即ち「セマフォ」
が読出されて）、それに対する優先権の判定がネットワ
ークの中で行なわれ、その際、完了の程度の最も低いレ
ディネス状態が優先権を得るようになっている０以上の
構成によって、１つの間合せに対する全てのプロセッサ
からの迅速なハードウェア的応答が得られるようになっ
ている。従って所与のタスクに関する分散された複数の
サブタスクの全てが実行完了されているか否かについて
、遅滞なく、且つソフトウェアを用いることなく、知る
ことができる。更にこのシステムでは、通信を行なうプ
ロセッサ・モジエールのいずれもがトランザクション・
ナンバの割当てを行なえるようになっており、このトラ
ンザクション・ナンバ割当ては、使用可能な状態にある
トランザクション・ナンバを、メツセージに使用し或い
は各々の大域的セマフォ・バッファ・システム内におい
て使用するために割当てる動作である。

以上の、トランザクションのアイデンティティとステー
タス表示とを統合した形で使用するということの好適な
具体的態様には、複数のプロセッサの各々が所与の判定
基準に関わる全てのメツセージを順序正しく送出するこ
とを要求されるようにした、複合的マージ動作がある。

もし従来技術に係るシステムであれば、先ず各々のプロ
セッサが自身のタスクを受取ってその処理を完了し、然
る後にその処理の結果を、最終的なマージ動作を実行す
るある種の「マスタ」プロセッサへ転送するという方式
を取らねばならないであろう。従ってそのマスタプロセ
ッサが、そのシステムの効率に対する重大なネックとな
るわけである。

大域的レディネス状態が、作用が及ぶプロセッサの全て
が準備のできた状態にあるということを確証したならば
、夫々のプロセッサに備えられたメモリ２６における最
高の優先順位を有するメツセージが互いに同時にネット
ワークへ送出され、そしてそれらのメツセージに対して
は、前述の如く、マージが行なわれる間に優先権の判定
がなされる。幾つものグループのメツセージについて次
々と再送信の試みがなされ、その結果、複数のメツセー
ジを当該トランザクション・ナンバに間借先順位の高い
ものから低いものへと順に並べ、その最後には最低の優
先順位のものがくるようにした、シリアルなメツセージ
列が発生される。特別のコマンド・メツセージに従って
、このシステムは、マージ動作をその途中で停止するこ
とと途中から再開することとが可能とされており、その
ため、互いに同時刻に実行の途中にある複数のマージ動
作が、このネットワーク５０を共有しているという状態
が存在し得るようになフており、それによってこのシス
テムの資源を極めて有効に利用することが可能となって
いる。

従って、いかなる時刻においても、このネットワーク５
０に接続されている動作中のプロセッサの全てが、様々
なトランザクション・ナンバに関係した複数のメツセー
ジに関する動作を互いに非同期的に実行していられるよ
うになっている。

１つのステータス間合せによって同一のトランザクショ
ン・ナンバ即ち「現在」トランザクション・ナンバの参
照が行なわれたなら、全てのプロセッサが、用意されて
いるステータス・レベルのうちの１つをもって互いに同
期して応答を行なう。

例を挙げると、「マージ開始（ＳＴＡＲＴ　ＭＥＲＧＥ
　）　Ｊメツセージは、ある特定のトランザクション・
ナンバによって指定される大域的セマフォのテスト（＝
調査）を行なわせ、もしこのテストの結果得られた大域
的状態が「準備完了」状態であれば（即ち「送信準備完
了（ＳＥＮＤ　ＲＥＡＤＹ）」または「受信準備完了（
ＲＥＣＥＩＶＥ　ＲＥＡＤＹ　）　Ｊのいずれかび状態
であれば）、現在トランザクション・ナンバ（ｐｒｅｓ
ｅｎｔ　ｔｒａｎｓａｃｔｉｏｎ　ｎｕｍｂｅｒ　：　
Ｐ　Ｔ　Ｎ　）の値がこの「マージ開始」メツセージに
含まれて伝送されたＴＮの値に等しくセットされる。（
もしテストの結果得られた大域的状態が「準備完了」状
態でなかったならば、ＰＴＮの値はｒＴＮＯ（これはト
ランザクション・ナンバ（ＴＮ）が「０」であるという
意味である）」という値に戻されることになる）。

更には「マージ停止（ＳＴＯＰ　ＭＥＲＧＥ）　Ｊメツ
セージも、現在トランザクション・ナンバを「０」にリ
セットする。このようにしてｒＴＮＯＪは、ある１つの
プロセッサから他の１つのプロセッサへのメツセージ（
ポイント・ツー・ポイント・メツセージ）のために使用
される「デイフォルト」値のトランザクション・ナンバ
として利用されている。別の言い方をすれば、このｒＴ
ＮＯＪによって、「ノン・マージ（ｎｏｎ−ｍｅｒｇｅ
　）　Ｊモードの動作が指定されるのである。

この大域的相互通信システムは、メツセージの構成につ
いては第３Ａ、第３Ｂ、第３Ｃ，及び第１１図に示され
ているものを、また、高速ランダム・アクセス・メモリ
２６の構成については第８図及び第１０図に示されてい
るものを採用している。更に詳細な説明は、後に第５、
第７、第９、及び第１３図に関連させて行なうことにす
る。

第３Ａ〜第３Ｃ図及び第１１図から分るように、応答に
用いられるコマンド・コードは００から０Ｆ（１６進数
）までであり、また、プライマリ・メツセージに用いら
れるコマンド・コードは１０（１６進数）からより大き
な値に互っている。従って応答はプライマリ・メツセー
ジに対して優先し、第１１図に示した並べ順では最小の
値が先頭にくるようにしである。

高速ＲＡＭメモリ２６”　　（第８図）の内部の１つの
専用格納領域（同図において「トランザクシ（ン・ナン
バ」と書かれている領域）が、第１２図のワード・フォ
ーマット（前述の７種類のレディネス状態、ＴＮ割当済
状態、並びにＴＮ非割当状態）を格納するために使用さ
れている。

このメモリ２６”のその他の複数の専用部分のなかには
、入力（受信メツセージ）のための循環、バッファと、
出力メツセージのための格納空間とが含まれている。こ
のメモリ２６”のもう１つの別の分離領域がメツセージ
完了ベクトル領域として使用されており、この領域は、
送信完了した出力メツセージにポインタを置くことがで
きるようにするものであり、これによって、出力メツセ
ージの格納空間を有効に利用できるようになっている。

以上から理解されるように、メモリ２６及び制御ロジッ
ク２８については、それらのキューイング（ｑｕｅｕｉ
ｎｇ　）機能並びにデータ・バッファリング機能は確か
に重要なものであるが、それらと共に、大域的トランザ
クションを個々のプロセッサに関して分散させて処理す
るところの多重共同動作が独特の重要性を有するものと
なっている。

（能動ロジック・ノード） 冗長性をもって配設されている２つのネットワークのい
ずれにおいても、第１図の複数の能動ロジック・ノード
５４は夫々が互いに同一の構成とされているが、ただし
例外として、各ネットワークの頂点にある方向反転ノー
ド５４だけは、上流側ポートを備えず、その替わりに、
下流方向へ方向反転するための単なる信号方向反転経路
を備えている。第４図に示すように、１個のノード５４
を、機能に基づいて２つのグループに大きく分割するこ
とができる。それらの機能的グループのうちの一方はメ
ツセージと並びにコリジヨン信号（衝突番号）の伝送に
関係するものであり、他方は共通りロック信号の発生並
びに再伝送に関係するものである。クロック信号に対し
ては、異なつたノードにおける夫々のクロック信号の間
にスキューが存在しないように、即ちゼロ・スキニーと
なるように、同期が取られる。以上の２つの機能グルー
プは互いに独立したものではなく、その理由は、ゼロ・
スキュー・クロック回路が信号伝送システムの重要な部
分を形成しているからである。ワード・クロック（シリ
アルな２つのバイトからなる）とバイト・クロックとの
両方が用いられる。ここで特に述べておくと、この能動
ロジック・ノード５４の状態を設定ないしリセットする
際にも、また、異なった動作モードを設定する際にも、
この能動ロジック・ノード５４を外部から制御する必要
はなく、また実際にそのような制御が行なわれることは
ない。更には、夫々のノード５４が互いに同一の構造で
あるため、最近のＩＣ技術を使用してそれらのノードを
大量生産することが可能であり、それによって、信頼性
を向上させつつ、かなりのコストの低下を実現すること
ができる。

先に言及したＡ、Ｂ及びＣの夫々の「ポート」は、その
各々が１０本の入力データ・ラインと１０本の出力デー
タ・ラインとを備えている。

例えばＡポートでは、入力ラインはＡＩで表わされ、出
力ラインはＡＯで表わされている。各々のポート毎に、
上流方向クロック・ライン及び下流方向クロック・ライ
ンと共に、１本の「コリジヨン」ライン（即ち「衝突」
ライン）が用いられている（例えばＡポートにはＡｃｏ
ｌが用いられている）。Ａポート及びＢポートの夫々の
データ・ラインはマルチプレクサ６０に接続されており
、このマルチプレクサ６０は、互いに競合する２つのワ
ードのうちの優先する方のワード、或いは（それらの競
合ワードが互いに同一の場合には）その共通ワードを、
データ信号ＣＯとして、上流側ポート（Ｃポート）に接
続されているアップ・レジスタ６２ヘスイツチングして
接続する。これと同時に、より高位の階層のノードから
送出されてＣポートで受取られた下流方向データが、ダ
ウン・レジスタ６４内へシフト・インされ、そしてそこ
からシフト・アウトされて、Ａポート及びＢポートの両
方に出力として発生する。

バイトからなるシリアルな上流方向への信号列のうちの
一方はブロックされ得るわけであるが、しかしながらそ
れによって上流方向ないし下流方向への余分な遅延が発
生することはなく、そして複数のワードが、ワード・ク
ロック並びにバイト・クロックの制御の下に、切れ目の
ない列を成して、アップ・レジスタ６２及びダウン・レ
ジスタ６４を通して進められて行くのである。

Ａポート及びＢポートへ同時に供給された互いに競合す
るバイトどうしは、第１及び第２のパリティ検出器６６
．６７へ送られると共に比較器７０へも送られ、この比
較器７０は、８個のデータビットと１個の制御ビットと
に基づいて、最小の値のデータ内容が優先権を得るとい
う方式で優先権の判定を行なう。この優先権判定のため
のプロトコルにおいては、「アイドル」信号、即ちメツ
セージが存在していないときの信号は、とぎれることな
く続く「１」の列とされている６バリテイ・エラーは、
例えば過剰な雑音の存在等の典型的な原因や、その他の
、信号伝送ないし回路動作に影響を与える何らかの要因
によって生じ得るものである。しかしながら本実施例の
システムにおいては、パリティ・エラー表示は、更に別
の重要な用途のためにも利用されている。即ち、あるマ
イクロプロセッサが動作不能状態へ移行すると、その移
行がそのたび毎にマーキングされ、このマーキングは、
パリティ・ラインを含めた全ての出力ラインが高レベル
になる（即ちその値が「１」になる）ことによって行な
われ、従ってそれによって奇数パリティ・エラー状態が
発生されるようになっている。このパリティ・エラー表
示は、１つのエラーが発生したならネットワーク内を「
マーカ（ｍａｒｋｅｒ）　Ｊとして伝送され、このマー
カによって、システムは、大域的資源に変化が生じたこ
とを識別すると共にその変化がどのようなものかを判定
するためのプロシージャを開始することができるように
なっている。

１対のパリティ検出器６６．６７と比較器７０とは、信
号を制御回路７２へ供給しており、この制御回路７２は
、優先メツセージ・スイッチング回路７４を含み、また
、優先権の判定がさなれたならば比較器７０の出力に応
答してマルチプレクサ６０を２つの状態のうちのいずれ
かの状態にロックするように構成されており、更に、下
流方向へのコリジヨン信号を発生並びに伝播するように
構成されている。移行パリティ・エラー伝播回路７６の
名前のいわれは、この回路が、先に説明した同時に全て
のラインが「１」とされるパリティ・エラー状態をネッ
トワークの中に強制的に作り出すものだからである。リ
セット回路７日はこのノードを初期状態に復帰させるた
めのものであり、エンド・サブ・メツセージ（ｅｎｄ　
ｏｆ　ｍｅｓｓａｇｅ：　ＥＯＭ）検出器８０を含んで
いる。

以上に説明した諸機能並びに後に説明する諸機能が実行
されるようにするためには、各々の能動ロジック・ノー
ドにおいてマイクロプロセッサ・チップを使用してそれ
らの機能を実行するようにしても良いのであるが、しか
しながら、第５図の状態図と以下に記載する論理式とに
従ってそれらの機能が実行されるようにすることによっ
て、更に容易に実行することが可能となる。第５図の状
態図において、状態ＳＯはアイドル状態を表わすと共に
、互いに競合しているメツセージどうしが同一であるた
めに、一方のポートを他方のポートに優先させる判定が
下されていない状態をも表わしている。Ｓ１状態及びＳ
２状態は夫々、Ａポートが優先されている状態及びＢポ
ートが優先されている状態である。従って、ＢＩのデー
タ内容がＡＩのデータ内容より犬きく且つＡＩにパリテ
ィ・エラーが存在していない場合、または、Ｂｌにパリ
ティ・エラーが存在している場合（これらのＡＩにパリ
ティ・エラーが存在していないという条件と、ＢＩにパ
リティ・エラーが存在しているという条件とは、夫々、
ＡｌＰＥ及びＢＩＰＥと表記され、フリップ・フロップ
の状態によって表わされる）には、Ａポートが優先され
ている。

ＡＩとＢＩとに関して以上と逆の論理状態（論理条件）
は、この装置が３２状態へ移行すべき状態（条件）とし
て存在するものである。より高位の階層のノードから、
その階層において衝突が発生した旨の表示が発せられた
ならば、その表示は、下流方向信号の中に入れられてＣ
０ＬＩＮとして送り返されてくる。この装置は、それが
ＳＯ状態、Ｓ１状態、及びＳ２状態のうちのいずれの状
態にあった場合であってもＳ３状態へと移行し、そして
このコリジヨン信号を下流方向へＡ　ｃａｌ及びＢ　ｃ
ｏｌとして転送する。、Ｓ１状態ないしはＳ２状態にあ
るときには、このノードは既に判定を下しているため、
同様の方式でコリジヨン信号が下流方向へ、より低位の
階層の（２つの）ノードへと送出されており、このとき
、イ優先メツセージスイッチング回路７４は、状況に応
じてＡポート或いはＢポートにロックされている。

リセット回路７８はＥＯＭ検出器８０を含んでおり、こ
の検出器８０を用いて、ノードのＳ３からＳＯへのリセ
ット（第５図）が行なわれる。

第１のリセットモードは、第６図に示すようにプライマ
リ・メツセージの中のデータ・フィールドを終結させて
いるエンド・サブ・メツセージ（ＥＯＭ）フィールドを
利用するものである。

１つのグループを成す複数のフリップ・フロップと複数
のゲートとを用いて、次式の論理状態が作り出される。

ＵＲＩＮＣ−ＵＲＣ拳　ＵＲＣＤＬＹ ここで、ＵＲＣはアップ・レジスタの中の制御ビットを
表わし、ＵＲＩＮＣはこのアップ・レジスタへ入力され
る入力信号の中の制御ビットの値を表わし、モしてＵＲ
ＣＤＬＹはアップ・レジスタ遅延フリップ・フロップ内
のＣ値（−制御ビットの値）を表わしている。

第６図に示すように、制御ビットの列の中の、連続する
２個のビットを１組としたビット対（ビット・ベア）が
、ある種のフィールドを明示すると共に、１つのフィー
ルドから次のフィールドへの移行を明示するようにしで
ある。例を挙げると、アイドル時に用いられる「１」の
みが続く制御ビット状態から、「０．１」のビット・シ
ーケンス（＝ビット対）への移行は、フィールドの開始
を明示するものである。この、「０．１」のシーケンス
は、データ・フィールドの開始を識別するのに用いられ
る。これに続く「１、Ｏ」の制御ビットのストリング（
列）は、内部フィールドないしはサブフィールドを表示
しており、またエンド・サブ・メツセージ（ＥＯＭ）は
ｒｏ、ＯＪの制御ビット対によって識別される。「１．
０」のビット対のストリングのあとに「０．０」のビッ
ト対がくる状態は、他にはない状態であり、容易に識別
することができる。ＵＲＩＮＣ信号、ｔＪＲｃ信号、及
びＵＲＣＤＬＹ信号はまとめてアンド（論理積）をとら
れ、これらの各々の信号は互いにバイト・クロック１つ
分づつ遅延した関係にある。それらのアンドをとった結
果得られる信号の波形は、メッセージ・パケットが始ま
るまでは高レベルで、この開始の時点において低レベル
に転じ、そしてこのデータ（＝メッセージ・パケット）
が続いている間、低レベルにとどまる波形である。この
波形は、ＥＯＭが発生されてからバイト・クロック２つ
分が経通した後に、高レベルへ復帰する。この、波形Ｕ
ＲＩＮＣ−ＵＲＣ−ＵＲＣＤＬＹが正に転じる遷移によ
って、ＥＯＭが検出される。第５図に付記されているよ
うに、この正遷移によってＳｌまたはＳｌからＳＯへの
復帰動作がトリガされるのである。

より高位の階層のノードがリセットされると、それによ
ってＣ０ＬＩＮ状態となり、これは衝突状態が消失した
ことを表わす。この論理状態は、Ｓ３から基底状態であ
るＳＯへの復帰動作を開始させる。注意して頂きたいこ
とは、このＣ０ＬｔＮ状態は、エンド・サブ・メツセー
ジがネットワーク５０の階層を次々と「走り抜けて」い
くのにつれて、下方へ、それらの階層へ伝播していくと
いうことである。以上のようにして、各々のノードはメ
ツセージの長さの長短にかかわらず自己リセットできる
ようになっている。更に注意して頂きたいことは、ネッ
トワークの初期状態の如何にかかわらず、アイドル信号
が供給されたならば全てのノードがＳＯ状態にリセット
されるということである。

コリジヨン信号は複数のプロセッサ・モジュールにまで
戻される。それらのモジュールはこのコリジヨン状態情
報を記憶し、そしてアイドル・シーケンスを送信する動
作へと復帰し、このアイドル・シーケンスの送信は競合
において勝利を得たプロセッサが送信を続けている間中
行なわれている。プロセッサは、Ｃ０ＬＩＮからＣ０Ｌ
ＩＮへの遷移を検出し次第、新たな送信を開始すること
ができるようにされている。更にこれに加えて、プロセ
ッサは、Ｎをネットワーク内の階層の数とするとき、２
Ｎ個のバイト・クロックの時間に亙ってアイドル信号を
受信し続けたならば新たな送信を開始することができる
ようにされており、それは、このような状況もまた、前
者の状況と同じく、先に行なわれた送信がこのネットワ
ーク内に残りてはいないということを表わすものだから
である。これらの新たな送信を可能にするための方式の
うちの後者に依れば、初めてネットワークに参加するプ
ロセッサが、トラフィックさえ小さければネットワーク
との間でメツセージ同期状態に入ることができ、そのた
めこの初参加のプロセッサは、このネットワーク上の他
のプロセッサとの間の相互通信を開始する際して、別の
プロセッサからのポーリングを待つ必要がない。

パリティ・エラー状態は第５図の状態図の中にに記され
ているが、次の論理式に従って設定されるものである。

ＰＥ５ＩＧ　　霞　ＡｌＰＥ−ＡＩＰＥＤＬＹ　　＋　
　ＢＩＰＥ−ＢＩＰＥＤＬＹこのＰＥＳ　Ｉ　Ｇの論理
状態が真であるならば、アップ・レジスタへの入力信号
ＵＲＩＮは、（ＵＲＩＮ　０−ＵＲＩＮ　７、Ｃ，Ｐ−
１・１．１．１）である、上の論理式を満足するために
、８行パリティ・エラー伝播回路７６は、ＡｌＰＥ用、
即ちＡ入力のパリティ・エラー用フリップ・フロップと
、遅延フリップ・フロップ（ＡＩＰＥＤＬＹ）とを含ん
でいる。後者のフリップ・フロップは、ＡＩＰＨの設定
状態に従って、それよりバイト・クロック１つ労連れて
状態を設定される。従ってへ入力に関して言えば、Ａｌ
ＰＥ用フリップ・フロップがパリティ・エラーによって
セット状態とされたときに、ＰＥ５ＩＧ値がバイト・ク
ロック１つ分の間ハイ・レベルとなり、そのため、この
ＰＥＳ　Ｉ　Ｇ信号はパリティ・エラーの最初の表示が
なされたときに１回だけ伝播されるわけである。複数の
データ・ビット、制御ビット、並びにパリティ・ビット
の全てが「１」の値であるとぎにもこれと同じ状態が生
じるが、それは、大域的責源の状態についての先に説明
した６行が発生したときに生じる状態である。それによ
って全てのラインがハイ・レベルに転じ、全てが「１ノ
の状態を強制的に作り出されて総数偶数状態（奇数パリ
ティ状態）が確立され、その結果、先に説明した状態に
ＡｌＰＥフリップ・フロップとＡＩＰＥＤＬＹフリップ
・フロップとがセットされてパリティ・エラーを表示す
るようになる。以上の構成は、Ｂポートで受取りたメッ
セージ・パケットがパリティ・エラー、或いはステータ
スの変化を表示するための強制的パリティ表示を含んで
いる場合にも、同様の方式で動作する。

雑音の影響やその他の変動要素に起因して発生するパリ
ティ・エラーは、通常は、プロセッサの動作に影響を及
ぼすことはなく、その理由は、冗長性を有する二重のネ
ットワークを用いているからである。監視（モニタ）や
保守のためには、インジケータ・ライト（＝表示灯：不
図示）を用いてパリティ・エラーの発生を表示するよう
にする。ただし、ステータスの変化を示す１回のみ伝播
するパリティ・エラーについては、それによって、その
変化の重要性を評価するためのルーチンが開始される。

第４図に示すようにこのノード５４に使用されているク
ロッキング・システムは、ネットワーク内に用いられて
いる階層の数にかかわらず、全てのノード要素における
クロックとクロックとの間のスキュー（ｓｋｅｗ）がゼ
ロとなるようにするための、即ちゼロ・スキュー状態を
保持するための、独特の手段を提供するものである。ク
ロック回路８６は、第１及び第２の排他的ＯＲゲート８
８．８９を含んでおり、夫々ＡとＢで示されているそれ
らの排他的ＯＲゲートの出力は、加算回路９２によって
、それらの間に減算（即ちｒＢ−ＡＪの演算）が行なわ
れるように結合されており、この加算回路９２の出力は
、低域フィルタ９４を通された後に、フェーズ・ロック
・ループである発振器（ＰＬＯ）９６から送出される出
力の位相を制御している。第１の排他的ＯＲゲート８８
への入力は、このＰＬＯ９６の出力と、隣接するより高
位の階層のノード要素から絶縁駆動回路９７を介して供
給される下流方向クロックとである。このクロックのラ
インには「ワード・クロック」と記されており、このワ
ード・クロックは、隣接するより高位の階層から既知の
遅延τの後に得られるものであり、そしてこの同じクロ
ック信号が、もう１つの絶縁駆動回路９８を介して、隣
接するより高い階層のそのノードへ返されるようになっ
ている。第２の排他的ＯＲゲート８９への入力は、この
ワード・クロックと、隣接するより低位の階層からのク
ロック・フィードバックとから成り、この低位の階層も
同様に、このＰＬＯ９６から信号を受取っている。

上記のワード・クロック・ラインは、第３の排他的ＯＲ
ゲート１００の２つの入力へ接続されており、それら両
方の入力は、直接的に接続されているものと、τＣ遅延
線１０１を介して接続されているものとである。これに
よって、ワード・クロックの２倍の周波数をもち、この
ワード・クロックに対してタイミングの合った、バイト
・クロック信号を得ている。

以上のクロック回路８６の作用は、第７図のタイミング
・ダイアグラムを参照すればより良く理解できよう、ク
ロック・アウト信号（クロック出力信号）は、ＰＬＯ９
６の出力である。このクロッキング・システムの最大の
目的は、ネットワーク内の全てのノードに関するクロッ
ク出力信号どうしの間にゼロ・タイム・スキュー状態を
保持することにあるのであるから、当然のことながら、
それらのクロック出力信号どうしはその公称周波数もま
た互いに同一でなければならばい。ノード間の伝送ライ
ンによる遅延では、略々一定の値になるようにするが、
この遅延の値それ自体は長い時間に設定することも可能
である。ここに開示している方法を採用するならば、ネ
ットワーク並びにノードのバイト・クロック速度を実機
システムにおいて採用されている速度（公称１２０ｎｓ
）とした場合に、２８フイート（８，５３ｍ）もの長さ
にすることが可能である。当業者には容易に理解される
ように、可能最大個数のプロセッサ・モジュールが目い
っばいに実装されいるのではないネットワークには、更
に階層を付加することによって、この２８フイートの整
数倍の長さを容易に得ることができる。その場合、それ
に対応して待ち時間、即ちそのネットワークを通して行
なわれる伝送の伝送時間は増大する。

第７図中のクロック・アウト信号のすぐ下の波形により
て示されているように、隣接するより高位の階層から得
られるワード・クロックはクロック・アウト信号と同じ
ような波形であるが、ただしてだけ遅れている。このワ
ード・クロックが、全てのノードに共通する根本的タイ
ミング基準を成すのであるが、そのようなことが可能で
あるのは、信々のクロック・アウト信号の前縁をその回
路の内部で制御することができ、そしてそれらの前縁を
ワード・クロックに先行させることによって、全てのノ
ードが同期した状態に保持されるようにすることができ
るからである。波形Ａ及び波形Ｂを参照すると分るよう
に、第１のＯＲゲート８８が発生するパルスＡは、ワー
ド・クロックの前縁の位置で終了しており、一方、第２
のＯＲゲート８９が発生するパルスＢは、その前縁がワ
ード・クロックの前縁と一致している。このＢパルスの
後縁は、隣接するより低位の階層のモジュールからのフ
ィードバック・パルスの開始の位置に定められ、このフ
ィードバック・パルスはでたけ遅延しているため、Ｂパ
ルスはその持続時間が一定となっている。クロック回路
８６は、パルスＡの持続時間をパルスＢの持続時間と同
一に保持するように作用するが、そのように作用する理
由は、ＰＬＯ９６の位相を進めて同期状態が確立される
ようにするにつれて、加算回路９２の出力信号（減算ｒ
Ｂ−ＡＪを行なった信号）がゼロへ近付いて行くからで
ある。実際には、破線で示されているように好適な位置
より先行していることも遅れていることもあるＡ信号の
前縁に対して調節を加えて、このＡ信号の前縁がワード
・クロックの前縁より時間でだけ先行する位置にくるよ
うにする。全てのノードにおいて、クロック・アウト信
号の前縁がこの好適公称位置に位置するようになれば、
ワード・クロックどうしの間にゼロ・スキニー状態が存
在することになる。従ってネットワークに接続されてい
る夫々のプロセッサは、あるプロセッサから別のプロセ
ッサまでの経路の全長に関する制約から解放されている
が、それは、遅延が累積することが無いということと、
伝播時間に差が生じないということとに因るものである
。

二倍周波数のバイト・クロックを発生させるために、遅
延線１０１によって、遅延時間τＣだけ遅れたワード・
クロックが複製されており、この遅延線１０１もゲート
１００へ信号を供給している。従って、第７図中のバイ
ト・クロックと記されている波形から分るように、ワー
ド・クロックの前縁と後縁の両方の位置に、持続時間τ
Ｃを有するバイト・クロック・パルスが発生される。こ
のパルスの発生は、各々のワード・クロックのインタバ
ルの間に２回づつ生じており、しかも、全てノードにお
いて、ワード・クロックと同期して生じている。以上の
説明においては、ノードとノードとの間の伝送ラインに
よフて発生される遅延は階層から階層への伝送方向がど
ちら方向であっても殆ど同一であり、そのため、事実上
、このシステム内の全てのワード・クロック並びにバイ
ト・クロックが、互いに安定な位相関係に保たれるとい
うことを、当然の前提としている。従って局所的に（−
個々のノードの内部で）発生されるバイト・クロックは
、各々のノードにおいて、メツセージの２バイト・ワー
ド（＝２個のバイトから成るワード）の、その個々のバ
イトのためのクロッキング機能を提供している。

以上の能動ロジック・ノードは、同時に送出されたメッ
セージ・パケットどうしの間１の競合をそのデータ内容
に基づいて決着させるようにしている場合には常に、潜
在的な利点を有するものである。これに対し、例えば、
１９８１年２月１７日付で発行された米国特許第４２５
１８７９号公報「デジタル通信ネットワークのための速
度非依存型アービタ・スイッチ（５ｐｅｅｄ　Ｉｎｄｅ
ｐｅｎｄｅｎｔＡｒｂｉｔｅｒ　５ｗ１ｔｃｈ　ｆｏｒ
　Ｄｉｇｉｔａｌ　ＣｏｍｍｕｎｉｃａｔｉｏｎＮｂｉ
ｗｏｒｋｓ）　Ｊに示されているものをはじめとする、
大多数の公知にシステムは、時間的に最初に受信された
信号がどれであるのかを判定することを目脂しており、
外部に設けた処理回路または制御回路を使用するものと
なっている。

（プロセッサ・モジュール） 第１図の、システム全体の概略図の中に図示されている
個々のプロセッサは、夫々、インターフェイス・プロセ
ッサ（ＩＦＰ）１４及び１６と、アクセス・モジュール
・プロセッサ（ＡＭＰ）１８〜２３の具体例として示さ
れており、また、これらのプロセッサは、大まかに複数
の主要要素に再区分しである。これらのプロセッサ・モ
ジュール（ＩＦＰ及びＡＭＰ）の構成についての更に詳
細な具体例は、第１図の機能的な大まかな再区分との間
に対応関係を有するものとなるが、ただしそればかりで
なく、かなり多くの更なる再区分をも示すものとなる。

本明細書で使用するところの「プロセッサ・モジュール
」なる用語は、第８図に図示されているアセンブリの全
体を指すものであり、このアセンブリは、以下に説明す
る任意選択の要素を備えることによって、ＩＦＰ或いは
ＡＭＰのいずれかとして機能することができるようにな
る。また、「マイクロプロセッサ・システム」という用
語は、マイクロプロセッサ１０５を内蔵したシステム１
０３を指すものであり、ここでマイクロプロセッサ１０
５は、例えば、インテル８０８６型（Ｉｎｔｅｌ　８０
８６）　１６ビツト・マイクロプロセッサ等である。こ
のマイクロプロセッサ１０５のアドレス・バス並びにデ
ータ・バスは、マイクロプロセッサ・システム１０３の
内部において、例えばメインＲＡＭ１０７等の一般的な
周辺システム、並びに周辺機器コントローラ１０９に接
続されている。この周辺機器コントローラ１０９は、プ
ロセッサ・モジュールがＡＭＰでありしかも周辺機器が
ディスク・ドライブ１１１である場合に用い得るものの
一例として示すものである。これに対して、このプロセ
ッサ・モジュールをＩＦＰとして働かせる場合には、破
線で描いた長方形の中に示されているように、このコン
トローラ即ちインターフェイスを、例えばチャネル・イ
ンターフェイスに取り替えれば良い。そのような具体例
のＩＦＰは、ホスト・システムのチャネル即ちバスとの
間の通信を行なうものとなる。

このマイクロプロセッサ・システム１０３には従来の一
般的なコントローラやインターフェイスを用いることが
できるので、それらのコントローラやインターフェイス
については更に詳細に説明する必要はない。

１つのマイクロプロセッサ毎に１台のディスク・ドライ
ブを用いることが費用と性能の両方の面において有利で
あるということを示し得ることに注目すべきである。そ
のような方式が有利であるということは、データベース
に関しては一般的に言えることであるが、ただし、とき
には、１つのマイクロプロセッサが複数の二次記憶装置
にアクセスできるようにマイクロプロセッサを構成する
ことが有益なこともある。概略図においては、図を簡明
にするために、その他の通常用いられているサブシステ
ムが組み込まれている点については図示省略しである。

この省略されたサブシステムは例えば割込みコントロー
ラ等であり、割込みコントローラは、半導体を製造して
いるメーカーが自社製のシステムに組み合わせて使用す
るために供給しているものである。また、本発明が提供
し得る冗長性と信頼性とを最大限に達成することのでき
る、プロセッサ・モジュールへ電源を供給するために適
切な手段を、講じることの重要性についても当業者には
理解されよう。

マイクロプロセッサ・システム１０３における任意選択
要素として示されている周辺機器コントローラ１０９と
チャネル・インターフェイスとは、第１図中のＩＦＰイ
ンターフェイスとディスク・コントローラとに相当する
ものである。これに対して第１図の高速ＲＡＭ２６は、
実際には、第１のＨ，Ｓ、ＲＡＭ２Ｂ’と第２のＨ，Ｓ
、ＲＡＭ２８”とから成っており、それらの各々は、タ
イム・マルチプレクシング（時間多重化）によって、機
能の上からは事実上の３−ポート・デバイスとされてお
り、それらのポートのうちの１つ（図中に「Ｃ」と記さ
れているポート）を介してマイクロプロセッサのバス・
システムと接続されている。Ｈ，Ｓ、ＲＡＭ２６°、２
６”の各々は、夫々に第１ないし第２のネットワーク・
インターフェイス１２０．１２０゛　と協働し、それに
よって、夫々が第１及び第２のネットワーク５０ａ及び
５０ｂ（これらのネットワークは第８図には示されてい
ない）と、入力（受信）ポートＡ及び出力（送信）ポー
トＢを介して通信を行なうようになっている。このよう
に互いに冗長性を有する２つのシステムとなフているた
め、第２のネットワーク・インターフェイス１２０°　
と第２のＨ，Ｓ、ＲＡＭ２８”を詳細に説明するだけで
良い。ネットワーク・インターフェイス１２０１１２０
°については第１３図に関連して更に詳細に示され説明
されているが、それらは、大きく再区分するならば以下
の４つの主要部分に分けることができる。

第２のネットワーク５０ｂからの１０本の人力ラインを
、インターフェイス・データ・バス並びにインターフェ
イス・アドレス・バスを介してＨ，Ｓ、ＲＡＭ２６”の
Ａポートへ接続している、入力レジスタ・アレイ／コン
トロール回路１２２゜ 第２のネットワーク５０ｂへの出力ラインを、インター
フェイス・データ・バス並びにインターフェイス・アド
レス・バスと、第２のＨ，Ｓ、ＲＡＭ２６”のＢポート
とへ接続している、出力レジスタ・アレイ／コントロー
ル回路１２４゜ インターフェイス・アドレス・バス並びにインターフェ
イス・データ・バスと、Ｈ，Ｓ、ＲＡＭ２６”のＡポー
ト並びにＢポートとへ接続された、マイクロプロセッサ
・バス・インターフェイス／コントロール回路１２６゜ ネットワークからワード・クロックを受取り、そして、
インターフェイス１２０°を制御するための互いに同期
し且つ適切な位相関係にある複数のクロックを発生する
、クロック発生回路１２８゜ 第２のネットワーク・インターフェイス１２０°とＨ，
Ｓ、ＲＡＭ２６”とは、マイクロプロセッサ・システム
１０３と協働することによって、高速で動作するネット
ワークとそれと比較してより低速で動作するプロセッサ
との間のデータ転送をコーデイネートしており、また更
に、それらの異なったシステム（寓ネットワーク・シス
テムとプロセッサ・システム）の間で交換されるメツセ
ージの、待ち行列を作る機能も果たしている。マイクロ
プロセッサ・バス・インターフェイス／コントロール回
路１２６は、マイクロプロセッサ・システムと協働して
（読出し／書込み機能：　Ｒ／Ｗ機能）を実行するため
のものであると言うことができ、このマイクロプロセッ
サ・システムは（少なくともそれがインテル８０８６型
である場合には”）Ｈ，Ｓ、ＲＡＭ２６’に直接データ
を書込む能力と、このＨ，Ｓ、ＲＡＭ２６″からデータ
を受取る能力とを備えている。

ＩＦＰの構造とＡＭＰの構造とは、その作用に関しては
互いに類似したものであるが、しかしながら、Ｈ，Ｓ、
ＲＡＭ２６“の内部の入力メツセージ格納領域の大きさ
と出力メツセージ格納領域の大きさとに関しては、ＩＦ
ＰとＡＭＰとの間に相当の差異が存在することがある。

リレーショナル・データベース・システムにおいては、
ＩＦＰは、ネットワークを絶えず利用してホスト・コン
ピュータの要求を満たせるようにするために、Ｈ，Ｓ、
ＲＡＭ２６”の内部に、高速ネットワークから新たなメ
ツセージを受取るための、大きな入力メッセージ格納空
間を備えている。ＡＭＰについてはこれと逆のことが言
え、それは、高速ネットワークへ送出される処理済メセ
ージ・パケットのために、より多くの格納空間が使用で
きるようになっていなければならないからである。Ｈｌ
Ｓ、ＲＡＭ２６″はマイクロプロセッサ・システム１０
３の中のメインＲＡＭ１０７と協働しての動作も行ない
、このメインＲＡＭ１０７は各々のネットワークのため
のメッセージ・バッファ・セクションを備えている。

マイクロプロセッサ・システム１０３のための、メイン
ＲＡＭ１０７内部のシステム・アドレス空間の割当ての
態様は第９図に示されており、それについて簡単に説明
しておく。−数的な方式に従って、ランダム・アクセス
のための記憶容量が増加された場合に使用される拡張用
の空間を残すようにしてシステム・ランダム・アクセス
機能に割当てられたアドレスと、Ｉ１０アドレス空間と
、ＲＯＭ及びＦＲＯＭ　（ＥＦＲＯＭを含む）の機能の
ために割当てられたアドレス空間とを有するものとなっ
ている。更に、システム・アドレス空間のうちの幾つか
の部分が、夫々、第１及び第２の高速ＲＡＭ２６°　　
２６”から送られてくるメッセージ・パケットと、それ
らの高速ＲＡＭへ送り出されるメッセージ・パケットの
ために割当てられている。これによってシステムの動作
に非常な融通性が得られており、それは、マイクロプロ
セッサ１０５がＨ，Ｓ、ＲＡＭ２６’をアドレスするこ
とが可能であるようにしても、メインＲＡＭ１０７の働
きによって、ソフトウェアとハードウェアとの相互依存
性に殆ど拘束されないようにできるからである。

再び第８図を関して説明するが、既に述べたように、２
つの方向からアクセスすることのできるＨ、Ｓ、ＲＡＭ
２Ｂ”は、マルチプロセッサ・そ−ドの制御、分散型の
更新、並びにメッセージ・パケットの流れの管理におけ
る、中心的機能を実行するように構成されている。これ
らの目的や更に別の目的を達成するために、Ｈ，Ｓ、Ｒ
ＡＭ２６“は複数の異なった内部セクタに区分されてい
る。第８図に示されている様々なセクタの相対的な配置
の態様は、このシステムの中の個々のプロセッサ・モジ
ュールの全てにおいて採用されているものであり、また
、そわらのセクタの境界を指定している具体的なアドレ
スは、実際のあるシステムにおいて用いられているアド
レスを示すものである。ここでン主意して頂きたいこと
は、これらのメモリ・セクタの大きさとそれらの相対的
な配置とは、具体的なシステムの状況次第で大きく変り
得るものだということである。図示例では１６ビツトの
メモリ・ワードが採用されている。

選択マツプ及び応答ディレクトリは、初期設定の間に一
度だけ書込めば良いような種類の専用ルックアップ・テ
ーブルであり、一方、トランザクション・ナンバ・セク
ションの方は、動的改定自在な（＝動作している間に何
度も内容を変更することができるようにした）ルックア
ップ・テーブルをｔ足供している。

選択マツプのメモリ・セクションはロケーションＯから
始まっているが、この具体例では、基本的にこのメモリ
・セクションの内部において４つの異なフたマツプが使
用されるようになっており、それらのマツプは相互に関
連する方式で利用されるものである。メッセージ・パケ
ットの中に内包されている転送先選択ワード（ｄｅｓｔ
ｉｎａｔｉｏｎｓｅｌｅｃｔｉｏｎ　ｗｏｒｄ　：　Ｄ
　Ｓ　Ｗ　）が、Ｈ，Ｓ、ＲＡＭ２６”内の専用の選択
マツプと共同するようにして用いられる。この転送先選
択ワードは、計１６個のビットから成り、そしてそのう
ちの１２個のビット・ボジシ３ンを占めるマツプ・アド
レスとその他の４個のビットを占めるマツプ選択データ
とを含むものとされている。Ｈ，Ｓ、ＲＡＭの先頭の１
０２４個の１６ビツト・メモリ・ワードは、その各々が
４つのマツプ・アドレス値を含んでいる。ＤＳＷに明示
されているアドレス値に従ってＨ，Ｓ、ＲＡＭへ１回の
メモリ・アクセスを行なうだけで、４つの全てのマツプ
にってのマツプ・ビットが得られ、その一方で、そのＤ
ＳＷに含まれているマツプ選択ビットが、どのマツプを
用いるべきかを決定するようになっている。

第１５図は、以上のマップ・セクションの概念的な構造
を示しており、同図においては、各々のマツプがあたか
も物理的に分離した４０９６ｘｌビツトのＲＡＭから成
るものであるかのように図示されている。実施する際の
便宜を考慮に入れれば、第８図に示されているように、
全てのマツプ・データがＨ，Ｓ、ＲＡＭの単一の部分に
格納されるようにするのが便利である。ＤＳＷ管理セク
ション１９０（第１３図）が、Ｈ，Ｓ、ＲＡＭの１個の
１６ビツト・ワードから得られる第１５図の４つのマツ
プの、その各々からの４個のビットに対するマルチプレ
クシング動作を制御している。当業者には理解されるよ
うに、この方式の利点は、Ｈ，Ｓ、ＲＡＭのその他の部
分をアクセスするのに用いられるのと同じ手段を用いて
、プロセッサがマツプを初期設定できるという点にある
。

更には、３つの異なったクラス（分類）の転送先選択ワ
ードが使用され、またそれに対応して、選択マツプの格
納ロケーションが、ハツシュ選択部分、クラス選択部分
、及び転送先プロセッサ識別情報（ｄｅｓｔｉｎａｔｉ
ｏｎ　ｐｒｏｃｅｓｓｏｒ　１ｄｅｎｔｉｆｉｃａｔｉ
ｏｎ：ＤＰＩＤ）選択部分に分割されている。このＤＰ
ＩＤは、当該プロセッサ１０５が、そのメッセージ・パ
ケットの転送先として意図された特定のプロセッサであ
るか否かを明示するものである。これに対して、クラス
選択部分は、当該プロセッサが、そのメッセージ・パケ
ットを受取るべき特定の処理クラスに属する複数のプロ
セッサのうちの１つであるか否か、即ちそのプロセッサ
・グループのメンバーであるか否かを明示するものであ
る。ハツシュ値は、リレーショナル・データベース・シ
ステムの内部にデータベースが分配される際の分配方法
に応じて格納されており、この分配方法は、そのシステ
ムに採用されている、特定のりレーションのためのアル
ゴリズム、並びに分散格納方式に従ったものとなる。こ
の具体例におけるハツシュ値は、プロセッサの指定をす
るに際しては、そのプロセッサがそのデータに対して一
次的な責任とバックアップ用の責任とのいずれか一方を
もつものとして指定することができるようになっている
。従って、以上の複数の選択マツプによって、Ｈ，Ｓ、
ＲＡＭ２６”を直接アドレスして、プロセッサが転送先
であるか否かを判断する、という方法を取れるようにな
っている。この機能は、優先権を付与されたメツセージ
を全てのネットワーク・インターフェイス１２０ヘブロ
ードカストするという方法と互いに相い補う、相補的な
機能であり、そして割込みを行なうことなくマイクロプ
ロセッサ１０５のステータスの局所的なアクセスができ
るようにしている機能でもある。

Ｈ，Ｓ、ＲＡＭ２６＠の中の、他の部分からは独立した
１つのセクションが、大域的に分散されている諸活動の
チエツク及び制御をするための中枢的な手段として機能
している。既に述べたように、また第３図に示されてい
るように、ネットワーク５０ｂへ送出され、またこのネ
ットワーク５０ｂから受取る種々の処理の夫々に対して
は、トランザクション・ナンバ（ＴＮ）が割当てられて
いる。メツセージの中にＴＮが内包されているのは、各
々のプロセッサ・システム１０３が自ら受容したサブタ
スクを互いに独立して実行する際の大域的なトランザク
ション・アイデンティティ（トランザクション識別情報
）とするためである。Ｈ，Ｓ、ＲＡＭ２６°内の、複数
の使用可能なトランザクション・ナンバのアドレスを格
納するための専用のブロックが、それらのサブタスクを
実行する際にマイクロプロセッサ・システム１０３によ
って局所的に制御及び更新されるステータス・エントリ
（＝ステータスについての記述項）を収容している。Ｔ
Ｎは、相互通信機能が実行される際に、局所的にもまた
大域的にも、様々な異なった利用法で用いられる。トラ
ンザクション・ナンバは、サブタスクを識別するため、
データを呼出すため、コマンドを与えるため、メツセー
ジの流れを制御するため、並びに大域的な処理のダイナ
ミクスの種類を特定するために用いられる。トランザク
ション・ナンバは、大域的通信の実行中に割当てたり、
放棄したり、変更したりすることができる。これらの特
徴については以下の記載において更に詳細に説明する。

ＴＮの特徴のうち、最も複雑ではあるがおそらく最も効
果的な特徴と言えるのは、ソート・ネットワーク（ソー
ティング機能を有するネットワーク）と協働することに
よって、所与の制御処理に関するローカル・プロセッサ
（＝個々のプロセッサ・モジュール）のステータスの分
散型更新を可能にするという、その能力である。各々の
制御処理（即ちタスクないしマルチプロセッサの活ｗＪ
）はそれ自身のＴＮをもっている。

レディネス状態（プロセッサがどのような動作をする準
備が整っているかの状態）の値が、ＨｌＳ、ＲＡＭ２６
”のトランザクション・ナンバ・セクションに保持され
るようになっており、このレディネス状態の値は、マイ
クロプロセッサ・システム１０３の制御の下に局所的に
（＝個々のプロセッサ・モジュールの内部で）変更され
る。マイクロプロセッサ・システム１０３は、第１０図
の応答ディレクトリの中の適当なエントリ（例えば５Ａ
ｃｘ／ａｕｓｙ）（アドレスはｒ０５０Ｄ（１６進数）
」）を初期設定することができ、そしてそれによって複
製されたとおりのイメージを転送することによって、こ
の５ＡＣＫ／Ｂｕｓｙのステータスの、Ｈ，Ｓ、ＲＡＭ
２６”への人力する。あるＴＮアドレス（＝トランザク
ション・ナンバに対応する格納位置）に入力されている
エントリは、Ｈ，Ｓ、ＲＡＭ２６”のＡポート及びＢポ
ートを介して、そしてインターフェイス１２０゛を経由
して、ネットワーク５０ｂからアクセスすることが可能
となっている。間合せは、ステータス・リクエスト（ス
テータス要求）のコマンド・コード（第１１図参照）と
ＴＮとを含む「ステータス・リクエスト」メツセージを
用いて行われる。インターフェイス１２０゛は、指定さ
れたＴＨのＴＮアドレスに格納されている内容を用いて
、然るべきフォーマットで書かれた応答メツセージを格
納している応答ディレクトリを参照する。所与のＴＨに
関する大域的ステータス問合せを第２のネットワーク・
インターフェイス１２０°が受取ったならば、それによ
って、ハードウェア的な制御しか受けていない直接的な
応答が引き出される。前置通信は不要であり、また、マ
イクロプロセッサ・システム１０３が割込みを受けたり
影響を及ぼされたりすることもない。しかしながら、「
ロック（ｌｏｃｋ）　、１表示がインターフェイス１２
０°へ転送されることによってステータスの設定が行な
われた場合には、マイクロプロセッサ・システム１０３
は割込みを禁止し、またインターフェイス１２０゛が、
アドレスｒ０５０１（１６進数）」から得られるロック
・ワードを、後刻その排除が行なわれるまで通信し続け
る。

レディネス状態のワード・フォーマットは、第１２図の
「ビズイ（ｂｕｓｙ　：動作実行中の状態）」から「イ
ニシャル（１ｎｉｔｉａｌ　　：初期状態）」までの７
種類の状態で示され、この第１２図は、実際のあるシス
テムにおいて採用されている有用な一具体例を図示して
いる。レディネス状態をより多くの種類に分類するよう
な変更例やより少ない種類に分類する変更例も可能であ
るが、同図に示されている７種類の状態を用いることに
よって、多くの用途に適する広範な制御を行なうことが
できる。Ｈ，Ｓ、ＲＡＭ、２６”の中の個々のＴＮの状
態レベル（＝個々のＴＮアドレスに格納され“Ｃいるエ
ントリが表わしているレディネス状態のレベル）を継続
的に更新し、それによって、サブタスクの利用可能性や
サブタスクの処理の進捗状況が反映されるようにしてお
くことは、マイクロプロセッサ・システムの責任とされ
ている。このような更新は、第１２図に示されたフォー
マットを用いて、Ｈ，Ｓ、ＲＡＭ２６”内のＴＮアドレ
スに書込みを行なうことによって、容易に実行すること
ができる。

第１０図において、各々のステータス応答（状態応答）
は、「０５」からｒＯＤＪ　　（１６進数）までのもの
については、いずれもその先頭の部分がステータス肯定
応答コマンド・コード（ｓｔａｔｕｓａｃｋｎｏｗｌｅ
ｄｇｍｅｎｔ　ｃｏｍｍａｎｄ　ｃｏｄｅ　：　Ｓ　Ａ
　ＣＫ　）で始まっている。ネットワークへ送出される
それらの５ＡＣＫ応答は、実際には、第１０図のコマン
ド・コードと、第１２図のワード・フォーマットの数字
部分と、発信元プロセッサＩＤ（ＯＰＩＤ）とから構成
されており、これについては第１１図に示すとおりであ
る。従って、それらの５ＡＣＫ応答は、第１１図に示さ
れた総合的優先順位規約の内部において、ひとまとまり
の優先順位サブグループを形成している。０ＰＩＤが優
先順位規約に関して意味を持っているわけは、たとえば
、複数のプロセッサがある１つのＴＨに関して働いてい
るが、ただしそれらのいずれもが「ビズイ」状態にある
という場合には、ブロードカストされる最優先メツセー
ジの判定がこの０ＰＩＤに基づいて行なわれることにな
るからである。転送並びにシステムのコープイネ−ジョ
ンも、このデータ（ＯＰＩＤ）に基づいて行うことがで
きる。

５ＡＣＫメツセージ（＝ＳＡＣＫ応答）に対して優先順
位規約が定められていることと、複数のマイクロプロセ
ッサ・システム１０３から同時に応答が送出されるよう
にしたことと、ネットワーク５０ｂにおいて動的に（＝
伝送を行ないながら）優先権の判定が行なわれるように
したこととによって、従来のシステムと比較して、所与
のタスクに関する大域的資源のステータスの判定が、大
幅に改善された方法で行なわれるようになっている。そ
れによって得られる応答は、−確性を持ち、規定にない
状態を表わすことは決してなく、更には、ソフトウェア
を必要とせずローカル・プロセッサ（＝個々のプロセッ
サ・モジュール）に時間を費消させることもない。従っ
て、例えば、タスクの実行を妨げる頻繁なステータス要
求によってデッドロックが生じてしまうようなことは決
してない。様々なステータス・レベルにおいて、マルチ
プロセッサの多くの任意選択動作を利用することができ
る。ローカル・プロセッサどうしが互いに独立して動作
を続けることができ、しかも単一の間合せによって、１
つの、大域的な、優先権を与えられた応答が引き出され
るということは、かってなかりたことである。

第１２図に示されている一連の状態について、ここで幾
らか詳しく説明しておけば、理解に役立つであろう。「
ビズイ」状態と「ウェイティング（ｗａｉｔｉｎｇ：待
ち）」状態とは、割当てられた、即ち委任されたサブタ
スクに関して、次第により完成に近い段階へとこれから
進んで行くことになる状態であり、「ウェイティング」
状態の方は、更なる通信ないしイベントを必要としてい
る状態を表わしている。これらの「ビズイ」並びに「ウ
ェイティング」の状態は、ＴＮのステータスがより高い
レベルへと上昇して行き、ついにはそのＴＮに関するメ
ッセージ・パケットを送信ないし受信できるステータス
・レベルにまで到達するという、レベル上昇の例を示す
ものである。

一方、メッセージ・パケットを送信ないし受信する際に
は、以上とはまた別のＴＮの特徴である、メツセージ制
御におけるＴＮの能力が発揮されることになる。マイク
ロプロセッサ・システム１０３が送信すべきメツセージ
をもつようになると、ステータス表示は「送信準備完了
（５ｅｎｄｒｅａｄｙ）　Ｊに変る。マイクロプロセッ
サ・システム１０３は、ステータス表示を更新すること
に加えて、第１２図のワード・フォーマットを用いて「
ネクスト・メツセージ・ベクタ」の値をＨ９Ｓ、ＲＡＭ
２６”へ入力する。この入力されたエントリは、該当す
る出力メツセージをＨ，Ｓ、ＲＡＭ２６“のどのロケー
ションから取り出せば良いかを明示するものである。こ
のベクタは、ある特定のＴＮに関係する複数の出力メツ
セージを１本につなげる（＝チェーン（ｃｈａｉｎ　）
する）ために、ネットワーク・インターフェイス１２０
′において内部的に使用されるものである。

以上の機能に関連した機能が、「受信準備完了（ｒｅｃ
ｅｉｖｅ　ｒｅａｄｙ　）　Ｊ状態の間に実行される。

この「受信準備完了」状態においては、ＴＮの格納ロケ
ーション（＝ＴＮアドレス）に、マイクロプロセッサ・
システム１０３から得られる入力メツセージ・カウント
値が保持されるようになっており、この入力メツセージ
・カウント値は、所与のＴＮに関連して受信することの
できるメツセージの個数に関係した値である。このカウ
ント値は、入力メツセージが次々と転送されて来るのに
合せてデクリメントされ、ついにはゼロになることもあ
る。ゼロになったならばそれ以上のメツセージを受取る
ことはできず、オーバラン（ｏｖｅｒｒｕｎ　）状態の
表示がなされることになる。以上のようにして、ＴＮを
利用してネットワーク５０ｂとマイクロプロセッサ・シ
ステム１０３との間の伝送の速度を調節することができ
るようなっている。

局所的な（＝個々のプロセッサについての）局面につい
て説明すると、個々のプロセッサにおいては、処理が実
行されている間、ＴＮは送信メツセージ及び受信メツセ
ージの中に、システム全体で通用する一定不変の基準と
して保持されている。ｒＴＮＯＪ状態、即ちデイフォル
ト状態は、メツセージをノン・マージ・モードで用いる
べきであるという事実を明示するための、局所的コマン
ドとしての機能をも果たすものである。

更に大域的な観点から説明すると、ｒＴＮＯＪと、ｒＴ
Ｎ＞ＯＪである種々の値とを、互いに異なる性質のもの
として区別することによって、ＴＮを利用している複数
のコマンド機能のうちの１つのコマンド機能が規定され
ている。即ち、そのようにＴＮを区別することによって
、「マージ／ノン・マージ」のいずれかを表わす特性記
述（キャラクタライゼーション）が各々のメッセージ・
パケットに付随することになり、それによって、複数の
メツセージに対して優先権の判定とソートとを行なうと
いう、有力なシステムの動作方式が得られているのであ
る。同様に、「アサインド（Ａｓｓｉｇｎｅｄ　：割当
てがなされている状態）」、「アンアサインド（Ｕｎａ
ｓｓｉｇｎｅｄ　：割当てがなされていない状態）」、
「非関与プロセッサ（Ｎｏｎ−Ｐａｒｔｉｃｌｐａｎｔ
　）　Ｊ　、並びに「イニシャル」というステータスを
用いて、大域的相互通信と制御の機能が遂行されるよう
になっている。「アンアサインド」状態は、それ以前に
プロセッサがＴＮを放棄した場合の状態であり、従りて
それは、ＴＮを再活性化させる新たなプライマリ・メツ
セージを受取る必要がある状態である。もし状態表示が
「アサインド」であるべきときにプロセッサが「アンア
サインド」を表示しているならば、これはＴＮが適切に
入力されなかったということを示しているのであるから
、訂正動作が実行されなければならない。もしＴＮが「
アンアサインド」であるべきときに「アサインド」とな
りているならば、これは、不完全な転送が行なわれてい
るか、或いは新たな１つのＴＮを求めて２つのプロセッ
サの間で競合が行なわれていることの表われである場合
がある。これらの「アサインド」と「アンアサインド」
とは、いずれもレディネス状態としては扱われず、その
理由は、それらの表示がなされている段階では、プロセ
ッサは、まだそのＴＨに関する作業を始めていない状態
にあるからである。

更には、「イニシャル」状態と「非関与プロセッサ」状
態も、大域的資源の関係で重要である。

オン・ラインに入ろうとしているプロセッサ、即ち、こ
のシステムへの加入手続きを行なわなければならないプ
ロセッサは「イニシャル」状態にあり、この態は、この
プロセッサをオン・ラインへ入れるためには管理上のス
テップを踏む必要があることを表わしている。所与のタ
スクに関して「非関与プロセッサ」状態にあるプロセッ
サは、局所的にはいかなる処理も実行する必要はないが
、しかしながらこのＴＮを追跡監視することにより、こ
のＴＮが不注意により不適切に使用されることのないよ
うにする必要がある。

再び第１０図に関して説明すると、Ｈ，Ｓ、ＲＡＭ２８
”の専用ディレクトリ即ち参照セクションは、以上に説
明したタイ′ブ以外にも、ハードウェア的に応答を発生
させるために使用される、優先順位を付与された、複数
のその他のタイプのメツセージも含んでいる。　Ｎ　Ａ
　（ｎｏｔ　ａｓｓｉｇｎｅｄ：「割当てを受けていな
い」の意）というエントリは、将来の使用に備えて準備
され、使用可能な状態で保持されている。３種類の異な
ったタイプのＮＡＫ応答（オーバラン、ＴＮエラー　ロ
ック（Ｌｏｃｋｅｄ）の各ＮＡＫ応答）は、そのデータ
内容が最も小さな値とされており、従って最も高い優先
順位にあるが、それは、それらのＮＡＫ応答がエラー状
態を示すものだからである。複数の５ＡＣＫ応答の後に
ＡＣＫ応答、モしてＮＡＰ応答（非該当プロセッサ応答
）が続き、それらは優先順位が低下して行く順序で並べ
られている。この具体例の構成では、２つの応答用コマ
ンド・コードが機能を割当てられておらず（即ちＮＡと
されており）、それらは将来の使用に備えて使用可能な
状態とされている。以上に説明したディレクトリは、ソ
フウエアによって初期設定することができしかもハード
ウェアによって利用されるため、広範な種々の応答メツ
セージ・テキストのうちからどのようなものでも、迅速
に且つ柔軟性をもって発生させることができる。

以上のディレクトリの中の、その他の部分からは独立し
ている１つの独立部分を使用して、ＴＯＰ、ＧＥＴ％Ｐ
ＵＴ、並びにＢＯＴＴＯＭの夫々のアドレス、即ち、入
力メッセージのための循環バッファの機能に関するポイ
ンタと、それに完了出力メツセージのポインタとが、格
納されている。こらのポインタは、夫々、入力メッセー
ジの管理と出力メツセージの管理とにあてられているＨ
、Ｓ、ＲＡＭ２６”の夫々の専用セクタと協働して機能
を果たすようになっている。入力メツセージのためには
循環バッファ方式が用いられており、この場合、Ｈ，Ｓ
、ＲＡＭ２６”のディレクトリ・セクションに格納され
ているｒＴＯＰＪが、入力メッセージのための上限アド
レス位置を指定する可変アドレスとなっている。同じデ
ィレクトリ・セクションに格納されているＰＵＴアドレ
スは、次に受信するメツセージを回路がどこに格納すべ
きかというアドレス位置を指定するものである。ＧＥＴ
アドレスは、ソフトウェアがバッファの空白化を行なっ
ているアドレス位置をハードウェアで認識できるように
するために、ソフトウェアによって設定され且つ更新さ
れ続けるものである。

入力メッセージ・バッファの管理は、ＰＵＴをバッファ
の下限（ｂｏｔｔｏｍ）のアドレスにセットし、そして
ＧＥＴアドレスがＴＯＰに等しくなっている状態から開
始するという方法で、行なわれる。ソフトウェアによづ
て定められている動作上のルールは、ＧＥＴがＰＵＴと
等しい値にセットされてはならないということであり、
もしそのようにセットされたならば、不定状態（アンビ
ギュアス・コンデイション）が生じてしまうことになる
。入力メツセージがＨ，Ｓ、ＲＡＭ２６”の中の入力メ
ッセージ・バッファへ人力されると、メツセージそれ自
体の中に含まれているメツセージ長さ値が、次に人力し
て来るメツセージの始点を決定し、続いて、ディレクト
リに格納されているＰＵＴアドレスに対し、次に入力し
て来るメツセージを受入れるべきバッファ内の接結ロケ
ーションを表示させるための変更が加えられる。以上の
ようにしたため、マイクロプロセッサ・システム１０３
は、自らの作業能力が許すときに、入力メツセージの取
り出しを行なうことができるようになっている。

Ｈ，Ｓ、ＲＡＭ２６”内の出力メツセージ格納空間に格
納されているデータは、他の部分からは独立した循環バ
ッファの内部に保持されている出力メツセージ完了ベク
トル、並びにＨ，Ｓ、ＲＡＭ２６”内のネクスト・メツ
セージ・ベクタと共に用いられる６個々のメツセージの
編集（アセンブル）並びに格納は、任意のロケーション
において行なうことができ、また、互いに関連する複数
のメツセージについては、それらをネットワーク上へ送
出するためのつなぎ合わせ（チェーン）を行なうことが
できるようになっている。Ｈ，Ｓ。

ＲＡＭ２６″のディレクトリ・セクションでは、ＴＯＰ
、ＢＯＴＴＯＭ％ＰＵＴ、並びにＧＥＴの夫々のアドレ
スが既に説明したようにして入力され且つ更新されてお
り、それによって、出力メッセーシ完了バッファ内のロ
ケーションについての動的な現在指標が維持されている
。メツセージ完了ベクタは、出力メツセージ格納空間内
に格納されているメツセージであってしかも既に適切に
転送がなされたことが受信した応答によって示されてい
るメツセージを指し示すための、指標となるアドレスを
構成している。後に説明するように、このシステムは、
マイクロプロセッサ・システム゛１０３が出力メツセー
ジの入力を容易に行なえるようにしている一方で、この
マイクロプロセッサ・システム１０３が複雑な連結ベク
タ・シーケンスを整然とした方式で扱えるようにしてお
り、それによって、出力メツセージ格納空間が効率的に
使用され、メツセージ・チェーンの転送ができるように
している。

応答に関連して先に説明した第１１図のプロトコルは、
応答に続けてプライマリ・メツセージについても規定さ
れている。複数種類の応答メツセージが互いに連続して
並べられており、１６進数のコマンド・コードが昇順に
図示されている。プライマリ・メツセージのグループの
中では、マージ停止メツセージ（このメツセージは、基
本的制御メツセージであるノン・マージ制御メツセージ
でもある）が、そのデータ内容が最小値となっており、
従って最高の優先順位にある。このメツセージは、ネッ
トワーク内並びにプロセッサ・モジエールにおけるマー
ジ・モードを終了させる、制御通信を構成している。

極めて多くの異なったタイプのプライマリ・データ・メ
ツセージを昇順の優先順位を定めて利用することができ
、またそれらには、応用上の要求事項とシステム的な要
求事項とに基づいて、優先順位に関する分類を加えるこ
とがで診る。先に述べたように、他のメツセージの後に
続けられる継続メツセージに対しては、それに関する先
行メッセージ・パケットからの連続性を維持できるよう
にするために、高い優先順位をもたせるようにすること
ができる。

４種類のプライマリ・メツセージから成る、第１１図中
の最下段のグループは、優先順位の高い方から低い方へ
向かって、ステータス応答を得ることを必要とする唯一
のタイプのステータス・メツセージであるステータス・
リクエスト・メツセージ、ｒＴＮ放棄」とｒＴＮ割当て
」とを要求する夫々の制御メツセージ、そして、更に優
先順位の低い「マージ開始」制御メツセージを含んでい
る。

以上の構成は、後に説明する更に詳細な具体例から明ら
かなように、多くの用途に用い得る動作を可能とするも
のである。プロセッサ・モジュールは、現在トランザク
ション・ナンバ（ｐｒｅｓｅｎｔｔｒａｎｓａｃｔｉｏ
ｎ　ｎｕｍｂｅｒ　：　Ｐ　Ｔ　Ｎ　）に基づいて動作
するようになっており、この場合、そのＰＴＮが外部的
に、ネットワークからの命令によって指定されたもので
あろうとも、また、連続した動作を実行している間に内
部的に発生されたものであろうとも、同じことである。

マージ動作が実行されているときには、プロセッサ・モ
ジュールは、大域的レファレンス、即ちトランザクショ
ン・アイデンティティ（＝トランザクション識別するた
めの情報）を利用してその動作を実行しているのであり
、このトランザクション・アイデンティティはＴＮによ
って定められている。マージ動作の開始、停止、及び再
開は、簡単なメツセージの変更だけを利用して行なわれ
る。サブタスクが、メツセージをマージすることを必要
としていない場合や、他のメツセージとの間に特に関係
をもっていないメッセージ・パケットが発生されたよう
な場合には、それらのメツセージはｒＴＮＯＪに対して
出力するための待ち行列（キュー）を成すように並べら
れ、そして、現在トランザクション・ナンバによフて定
められた、基本状態即ちデイフォルト状態（０である）
が真状態を維持している間に転送が行なわれる。このｒ
ＴＮＯＪ状態は、マージ・モードが用いられていないと
きには、メツセージを転送のための待ち行列を成すよう
に並べることを可能にしている。

（ネットワーク・インターフェイス・システム）これよ
り第１３図に関して説明するが、同図は、本発明のシス
テムに用いるのに適したインターフェイス回路の一具体
例を更に詳細に示すものである。この「ネットワーク・
インターフェイス・システム」の章の説明には本発明を
理解する上では必ずしも必要ではない多数の詳細な特徴
が含まれているが、それらの特徴は、実機のシステムに
は組み込まれているものであり、それゆえ本発明の要旨
に対する種々の具体例の位置付けを明確にするために説
明中に含めることにした。具体的なゲーティングのため
の構成並びに詳細構造であって、本発明の主題ではなく
、しかも周知の手段に関するものについては、多種多様
な代替構成を採用することも可能であるので、説明を省
略ないし簡略化することにした。第１３図は、第８図に
示されている第２のネットワーク・インターフェイス１
２０°並びにＨ，Ｓ、ＲＡＭ２６”の詳細図である。２
つのネットワークのための夫々のインターフェイス１２
０．１２０′は互いに同様の方式で機能しており、それ
ゆえ、一方のみについて説明すれば十分である。

第１３Ａ図において、同図のインターフェイスに接続さ
れている方の能動ロジック・ネットワーク５０からの入
力は、マルチプレクサ１４２と公知のパリティ・チエツ
ク回路１４４とを介して、ネットワーク・メツセージ管
理回路１４０へ供給されている。マルチプレクサ１４２
は更にマイクロプロセッサ・システムのデータ・バスに
接続されており、これによって、このデータ・パスを介
してメツセージ管理回路１４０ヘアクセスすることが可
能となっている。この特徴により、マイクロプロセッサ
・システムが、インターフェイスをステップ・パイ・ス
テップ・テスト・モードで動作させることが可能となっ
ており、そして、このインターフェイスがネットワーク
とあたかもオン・ライン状態で接続されているかのよう
に、データの転送が行なわれるようになっている。ネッ
トワークからの人力は受信用ネットワーク・データ・レ
ジスタ１４６へ供給されるが、その際、直接このレジス
タ１４６の第１のセクションへ入力されるバイト・デー
タと、受信用バイト・バッファ１４８を介してこのレジ
スタ１４６へ入力されるバイト・データとがあり、受信
用バイト・バッファ１４８は、第１のセクションへのバ
イト・データの入力が行なわれた後に、自らのバイト・
データをこのレジスタ１４６の別のセクションへ入力す
る。これによって、受信した各々のワードを構成してい
る２つのバイトの両方が、受信用ネットワーク・データ
・レジスタ１４６に人力され、そしてそこに、利用可能
な状態で保持されることになる。

これから伝送される出力メツセージは、送信用ネットワ
ーク・データ・レジスタ１５０へ入力され、また、通常
のパリティ発生回路１３２の内部においてパリティ・ビ
ットが付加される。メツセージは、ネットワーク・メツ
セージ管理回路１４０からそれに接続されているネット
ワークへ送出されるか、或いは、（テスト・モードが用
いられる場合には）マイクロプロセッサ・システム・デ
ータ・バスへ送出される。このインターフェイスの内部
におけるメツセージ管理を行う目的で、ランダム・アク
セス・メモリ１６８に格納されている送信メツセージの
フォーマットは、メツセージ・データと共に識別用デー
タをも含むものとされている。第２１Ａ図から分るよう
に、コマンド、タグ、キー、並びにＤＳＷのいずれをも
、これから伝送されるプライマリ・データに組合わせて
おくことができる。

第１３Ａ図に示されている構成は、木質的に第８図に示
されている構成と同一であるが、ただし第８図では、イ
ンターフェイス・データ・バス並びにインターフェイス
・アドレス・バスが、Ｈ，Ｓ、ＲＡＭ２６”の入力ポー
トＡと入力ポートＢとに別々に接続され、また、マイク
ロプロセッサ・システム１０３のアドレス・バス並びに
データ・バスが、独立したＣポートに接続されているよ
うに図示されている。しかしながら実際には、第１３Ａ
図から分るように、このような互いに独立した２方向か
らのアクセスは、このインターフェイスの内部において
行なわれるＨ、Ｓ、ＲＡＭ２６”における入力アドレス
機能及び出力アドレス機能の時分割マルチプレクシング
によって達成されている。マイクロプロセッサのデータ
・バスとアドレス・バスとは、夫々ゲート１４５と１４
９とを介してインターフェイスの夫々のバスに接続され
ており、それによってマイクロプロセッサが非同期的に
、それ自身の内部クロックに基づいて動作できるように
なっている。

採用されているタイミング体系は、クロック・パルスと
、位相制御波形と、位相細分波形とに基づいたものとな
っており、この位相細分波形は、インターフェイス・ク
ロック回路１５６（第１３図）によって発生され、また
第１４図に示すタイミング関係をもつものとなフている
（第１４図についても後に説明する）。インターフェイ
ス・クロック回路１５６は最も近くのノードからネット
ワーク・ワード・クロックを受取っており、またフェイ
ズ・ロック・クロック・ソース１５７は、第４図に関連
して先に説明した如きゼロ・タイム・スキューを維持す
るため′の手段を含んでいる。

２４０ｎｓのネットワーク内の公称ネットワーク・ワー
ド・クロック速度が、インターフェイス・クロック回路
１５６の内部において時間的に細分され、これが行なわ
れるのは、フェイズ・ロックされた状態に保持されてい
る倍周器（詳細には示さない）が、持続時間が４０ｎｓ
の基準周期を定める高速クロック（第１４図にＰＬＣＬ
Ｋとして示されている）を提供しているからである。基
本的なワード周期を定めているのは、全周期が２４０ｎ
Ｓで半サイクルごとに反転する、図中にＣＬＫＳＲＡと
記されている周期信号である。このＣＬＫＳＲＡと同一
の周波数と持続時間とをもつ信号が他に２つ、ＰＬＣＬ
Ｋに基づいて分周器１５８によって発生されており、こ
れらの信号は夫々がＣＬＫＳＲＡからＰＬＣＬＫの１サ
イクル分及び２サイクル分だけ遅延した時刻に発生され
ており、また、夫々がＣＬＫＳＲＢ及びＣＬＫＳＲＣと
いう名称を与えられている。

以上の諸々の信号に基づいて、制御ロジック１５９が、
ｒＩｏ　　ＧＡＴＥＪ、ｒＲＥＣＶ　　ＧＡＴＥＪ　、
並びにｒＳＥＮＤ　　ＧＡＴＥＪ　と称されるタイミン
グ波形（以下、ゲート信号ともいう）を作り出しており
、これらのタイミング波形は、ワード周期の互いに連続
する３等分されたインタバルの夫々を表示するものであ
る。これらのインタバルには、「■ｏフェイズ」、「受
信フェイズ」、「送信フェイズ」という該当する名称が
つけられている。上記ゲート信号によって定められたこ
れらのフェイズは、その各々が更に、「ＩＯＣＬＫＪ信
号、ｒＲＥＣＶ　　ＣＬＫＪ信号、並びにｒＳＥＮＤ　
　ＣＬＫＪ信号によって、２つの等分された半インタバ
ルへと細分されており、これらの細分信号は、各々のフ
ェイズの後半部分を定めている。バイト・クロッキング
機能は、ｒＢＹＴＥ　　ＣＴＲＬＪ信号とｒＢＹＴＥ　
　ＣＬＫ」信号とによって管理されている。

以上の１０フエイズ、ＲＥＣＶフェイズ（受信フェイズ
）、及び５ＥＮＤフエイズ（送信フェイズ）は、ランダ
ム・アクセス・メモリ１６８とマイクロプロセッサ・シ
ステムのバスが、時分割多重化（タイム・マルチプレク
シング）された動作を行なえるようにするための、基礎
を提供するものである。インターフェイスは、高速ネッ
トワークとの間で、１回のワード周期あたり１個のワー
ドしか受信ないし送信することができず、しかも明らか
に、受信と送信とは決して同時には行なわれない。マイ
クロプロセッサ・システムとの間で行なわれる転送の転
送速度は、このネットワークとの間の転送速度よりかな
り低くなっているが、たとえ両者が等しい速度であった
としても、インターフェイス回路の能力にとフで過大な
負担となることはない。このインターフェイスのシステ
ムの構成は、ランダム・アクセス・メモリ１６８へのダ
イレクト・アクセスによって大部分の動作が実行される
ようになっており、従って内部的な処理つまりソフトウ
ェアが、殆んど必要とされないようになっている。従っ
て、このシステムが各々のワード周期の中の連続する複
数のフェイズを周期的に経過していくにつれて、複数の
ワードが次々に、しかも互いに衝突することなく、それ
らのワードのための所定の複数の信号経路に沿って進め
られて行き、それによって種々の機能が実行されるよう
になっている。例を挙げれば、バスへのメツセージの送
出が、マイクロプロセッサからのメツセージの受取りの
合間に行なわれるようにし、しかもそれらの各々がメモ
リ１６８の異なった部分を用いて交互に行なわれるよう
にすることができる。

マイクロプロセッサ・システムのデータ・バスとネット
ワーク・インターフェイスとの間の相互通信は、■０管
理回路１６０（このＩＯのことを読出し／書込み（Ｒｅ
ａｄ／Ｗｒｉｔｅ）と言うこともある）の中で行われる
。マイクロプロセッサ・システムから送られてくるワー
ドをゲーティングするための書込みゲート１６２と、マ
イクロプロセッサ・システムへワードを送り出すための
システム読出しレジスタ１６４とによって、マイクロプ
ロセッサのバスと、ネットワーク・インターフェイスへ
のバス・インターフェイスとの間が接続されている。

更にメモリ・アドレス・レジスタ１６５とパリティ発生
器／チエツク回路１６６とが、ネットワーク・インター
フェイス・サブシステムに組込まれている。この具体例
では、前記高速メモリ（＝Ｈ，Ｓ、ＲＡＭ）は４にワー
ド×１７ビツトのランダム・アクセス・メモリ１６８か
ら成り、このメモリの内部的な再区分のしかたと、この
メモリの内部に設けられている複数の専用メモリ領域部
分の使用法とについては、既に説明したとおりである。

このランダム・アクセス・メモリの大きさに容量）は、
具体的な個々の用途における必要に合わせて、縮小した
り拡張したりすることが容易にできる。

受信メッセージ・バッファ管理回路１７０が、マイクロ
プロセッサのデータ・バスに接続されており、更にはメ
モリ１６８のアドレス・バスにも接続されている。「受
信メツセージ（ｒｅｃｅｉｖｅｄｍｅｓｓａｇｅｓ）　
Ｊという用語は、ネットワークから入力してきて循環バ
ッファの中のｒＰＵＴＪという格納ロケーションへ人力
されるメツセージを指し示すためにに用いられることも
あり、また、この人力の後に、そのようにして循環バッ
ファ内へ人力されたメツセージをマイクロプロセッサへ
転送するが、その転送のことを指し示すために用いられ
ることもある。このマイクロプロセッサへの転送が行な
われるときには、ｒＧＥＴＪの値が、マイクロプロセッ
サ・システムへ転送すべき受信メツセージの取出しを実
行するに際しシステムがどのロケーションから連続した
取出し動作を行なうべきかを指定する。ランダム・アク
セス・メモリ１６８のアクセスに用いられる複数のアド
レス値が、ＧＥＴレジスタ１７２、ＴＯＰレジスタ１７
４、ＰＵＴカウンタ１７５、及びＢＯＴＴＭレジスタ１
７６に夫々人力されている。ＰＵＴカウンタ１７５は、
ＢＯＴＴＯＭレジスタ１７６によりて指定されている初
期位置から１づつインクリメントされることによって更
新される。ＴＯＰレジスタ１７４は、もう一方の側の境
界の指標を与えるものである。ＴＯＰの値とＢＯＴＴＭ
の値とはいずれも、ソフトウェア制御によって操作する
ことができ、それによって、受信メッセージ・バッファ
の大きさとＨ，Ｓ、ＲＡＭにおける絶対格納ロケーショ
ンとの両方を変更することが可能となっている。ＰＵＴ
レジスタの内容がＴＯＰレジスタの内容に等しくなった
ならばＰＵＴレジスタはリセットされてＢＯＴＴＯＭレ
ジスタの内容と等しくされ、それによりて、このバッフ
ァを循環バッファとして利用できるようになっている。

以上のＧＥＴレジスタ、ＴＯＰレジスタ、ＢＯＴＴＯＭ
レジスタ、並びにＰＵＴカウンタは、入力メッセージ用
循環バッファと出力メツセージ完了循環バッファとの両
方を管理するのに用いられている。

ＧＥＴレジスタ１７２への人力はソフトウェアの制御下
において行なわれるが、それは、バッファ中においてそ
のとき取扱われているメツセージの長さに応じて、次の
アドレス（ネクスト・アドレス）が決定されるからであ
る。ＧＥＴレジスタ１７２、ＰＵＴカウンタ１７５、並
びにＴＯＰレジスタ１７４の夫々の出力に接続された比
較回路１７８と１７９は、オーバラン状態を検出及び表
示するために使用されている。オーバラン状態はＧＥＴ
の値とＰＵＴの値とが等しい値に設定された場合や、Ｇ
ＥＴの値をＴＯＰの値より大きな値に設定しようとする
試みがなされた場合に生じる状態である。これらのいず
れの場合にも、オーバランのステータス表示が送出され
ることになり、しかもこのステータス表示はオーバラン
状態が訂正されるまで送出され続けることになる。

「受信メツセージ」循環バッファを構成し動作させる際
の、以上のような連続的な方式は、このシステムに特に
適した方式である。衝突（コンフリクト）を回避するた
めの相互チエツクを可能としておくことによフて、ｒＰ
ＵＴＪをハードウェアで管理し、且っｒＧＥＴＪを動的
に管理することができるようになっている。しかしなが
ら、これ以外の方式のバッファ・システムを採用するこ
とも可能である。ただしその場合には、おそらく回路並
びにソフトウェアに関して、ある程度の余分な負担が加
わることになろう。ここで第２１Ｂ図について触れてお
くと、メモリ１６８の内部に格納されている受信メツセ
ージのフォーマットは更に、マツプ結果、データ長さ、
並びにキー長さの形の識別データを含んでおり、それら
のデータがどのようにして得られるかについては後に説
明する。

このインターフェイスの内部のＤＳＷ管理セクション１
９０は、転送先選択ワード・レジスタ１９２を含んでお
り、この転送先選択ワード・レジスタ１９２へは、これ
からアドレス・バスへ転送される転送先選択ワード（Ｄ
ＳＷ）が人力される。ＤＳＷを使用してメモリ１６８の
専用ＤＳＷセクションをアドレスすると、このメモリ１
６８からデータ・バス上へ送出された出力がデータを返
し、このデータに基づいてＤＳＷ管理セクション１９０
が、そのメツセージパケットが当該プロセッサを転送先
としたものであるか否かを判定することができるように
なっている。第１３Ａ図から分るように、転送先選択ワ
ードは、２ビツトのマツプ・ニブル（ｎｙｂｌ）アドレ
スと、１０ビツトのマツプ・ワード・アドレスと、マツ
プ選択のための４ビツトとから成っている。これらのう
ちの「ニブル」アドレスは、メモリ１６８からのワード
のサブセクションを記述するのに用いられている。マツ
プ選択のための４ピツトは、マツプ結果比較器１９４へ
供給され、この比較器１９４はマルチプレクサ１９６を
介してメモリ１６８から関連したマツプ・データを受取
っている。マルチプレクチ１９６は１６ビツトのデータ
を受取っており、この１６個のビットは、ＤＳＷの中に
含まれているマツプ・ワード・アドレスの１０ビツトに
よって指定されるアドレスに格納されている４つの異な
ったマツプ・データ・ニブルを表わしている。メモリ１
６８は、ここで行なわれる比較が容易なように、その専
用マップ・セクションが特に比較に適した形態に構成さ
れている。マルチプレクサ１９６へその制御のために供
給されている、ＤＳＷの中の残りの２ビツトによって、
４つのマツプ・ニブルのうちの該当する１つのマツプ・
ニブルが選択される。比較が行なわれ、その比較の結果
得られたマツプ・コードが、マツプ結果レジスタ１９７
へ入力され、そしてメモリ１６８へ入力されている入力
メツセージの中へ挿入される。

もし、この比較の結果、選択されたマツプのいずれの中
にも「１」のビットが存在していないことが判明した場
合には、「拒絶」信号が発生されて、当該プロセッサ・
モジュールはそのメッセージ・パケットを受取るものと
して意図されてはいないことが表示される。

第１５図について説明すると、同図には、メモリ１６８
の専用の転送先選択セクションを細分するための好適な
方法であってしかもマツプ結果の比較を行うための好適
な方法が、概略的に図示されている。各々のマツプは４
０９６ワード×１ビツトで構成されており、更に、個別
プロセッサＩＤ用セクタ、クラスＩＤ用セクタ、及びパ
ッシング用セクタに細分されている（第８図参照）。

１２個のアドレス・ビット（１０ビツトのマツプ・アド
レスと２ビツトのニブル）を用いて、共通マツプ・アド
レスが選択されると、それによって各々のマツプから１
ビツト出力が得られる。

（第１３図のマルチプレクサとそのニブルは、図を簡明
にするために第１５図には示してない）。

それら４つのパラレルなビット出力は、４つのＡＮＤゲ
ートから成るＡＮＤゲート群１９８において、マツプ選
択のための４ビツトと比較することができるようになっ
ており、その結果、１つ以上の一致が得られた場合には
、ＯＦｔゲート１９９の出力が「真」状態になる。この
マツプ結果は、第１３Ａ図のマツプ結果レジスタ１９７
へ入力することができ、それによって、そのメツセージ
がメモリ１６８に受入れられるようになる。以上とは異
なる場合には、そのメツセージは拒絶され、ＮＡＫが送
信されることになる。

コマンド・ワード管理セクション２００は、コマンド・
ワードを受取るコマンド・レジスタ２０２を含んでいる
。コマンド・ワードのＴＮフィールドは、それを用いて
アドレス・バスをアクセスすることができ、そのアクセ
スによって、指標とされている受信ＴＮが調べられて適
当な応答メツセージが決定される（第１８図参照）。更
には、「マージ開始」コマンドが実行されているときに
は、ＴＮフィールドからＰＴＮＲ（現在トランザクショ
ン・ナンバ・レジスタ）２０６へのデータ転送経路が確
保されており、これは、「マージ開始」コマンドに合わ
せてＰＴＮ　（現在トランザクション・ナンバ）の値を
変更できるようにするためである。

メモリ１６８へ入力された入力メツセージは、第２１図
に関して説明すると、アドレス・ベクタを利用できるよ
うにするために、データ・フィールドやキー・フィール
ドが用いられている場合にはそれらのフィールドの長さ
値をも含むものとなっている。それらの長さ値は、受信
データ長さカウンタ２１０と受信キー長さカウンタ２１
１とによって求められ、これらのカウンタの各々は、入
力ソースから夫々のカウンタに該当するフィールドが提
供される際に、それらのフ、イールドに含まれている一
連のワードの個数を数えるようになっている。

更には、送信メツセージ管理セクション２２０が用いら
れており、このセクションは、処理済のパケットをメモ
リ１６８に格納するための受入れ機能と、それらの格納
されたパケットを後刻ネットワークへ送出する機能とを
包含している。このセクション２２０は、送信トランザ
クション・ベクタ・カウンタ２２２、送信データ長ざカ
ウンタ２２４、及び送信キー長さカウンタ２２６を含ん
でおり、これらのカウンタはデータ・バスに、双方向的
に接続されている。送信トランザクション・ベクタ・カ
ウンタ２２２はアドレス・バスに接続されており、一方
、送信データ長さカウンタ２２４はアドレス発生器２２
８に接続されていて、このアドレス発生器２２８が更に
アドレス・バスに接続されている。出力バッファ・セク
ションと第８図の出力メツセージ完了ベクタ・セクショ
ンを構成する循環バッファとの両方を用いてメツセージ
の送出が行なわれる。ただしこの具体例では、複数のメ
ッセージ・パケットが逐次入力された後に、それらが今
度はベクタによって定められた順序で取出されるように
なっている。

このインターフェイスの内部においては、独立した夫々
の動作フェイズが、互いに排他的な時間に実行されるよ
うになっており、このような時分割方式を採用したこと
によって、メモリ１６８は、ネットワークのクロック速
度でネットワークからのメッセージ・パケットを受取っ
て供給することと、内部的な動作を効率的な高い速度で
実行することと、それ自身の遅いクロック速度で非同期
的に動作しているマイクロプロセッサ・システムとの間
で通信を行なうこととが、可能とされている。様々なカ
ウンタやレジスタへ向けたメツセージのゲーティング動
作を制御するために、位相制御回路が制御ビットに応答
して動作しており、制御ビットは、コマンド、ＤＳＷ、
データ、それにメツセージ内の個々のフィールドを示す
その他の信号を発生するものである。送信状態制御回路
２５０、受信状態制御回路２６０、並びにＲ／Ｗ（読出
し／書込み）状態制御回路２７０は、クロック・パルス
を受取り、データ内のフィールドを識別し、そして、送
信、受信、それにプロセッサのクロック動作が行なわれ
ている間の、データの流れのシーケンシングを制御する
ものである。

このインターフェイスの制御は３つの有限状態マシン（
ＦＳＭ）によって行われ、それらのＦＳＭは、その各々
が送信フェイズ、受信フェイズ、及びプロセッサ（Ｒ／
Ｗ）フェイズのためのものである。それらのＦＳＭは、
プログラマブル・ロジック・アレイ（ＰＬＡ）、状態レ
ジスタ、並びにアクションＲＯＭを使用して、−数的な
方式で構成されている。各々のＦＳＭは、ネットワーク
のクロック・サイクルの１回ごとに１つ次の状態へ進め
られる。発生すべき制御信号の数が多いため、ＰＬＡの
出力はさらにアクションＲＯＭによって符号化される。

当業者には容易に理解されるように、ネットワークの動
作のために必然的に必要となる、ＦＳＭモード用に書か
れ、それゆえ−数的な細部構造と動作とをもつ制御シー
ケンスの翻訳は、仕事量こそ多いものの単純なタスクで
ある。

第１７図及び第１９図の状態ダイアグラムと第１８図の
マトリクス・ダイアグラムとを添付図面中に含めである
のは、かなり複雑なシステムに採用することのできる内
部構造設計上の特徴に関する、包括的な細目を提示する
ためである。

第１７図は受信フェイズに関する図、第１９図は送信フ
ェイズに関する図であり、これらの図において用いられ
ている表記法は、この明細書及び図面の他の場所で用い
られている表記法に対応している。例えば次の用語がそ
うである。

ＲＫＬＣ＝　　Ｒｅｃｅｉｖｅ　　Ｋｅｙ　　Ｌｅｎｇ
ｔｈ　　Ｃｏｕｎｔｅｒ（受信キー長さカウンタ） ＲＤＬＡ　ｗ　Ｒｅｃｅｉｖｅ　Ｄａｔａ　Ｌｅｎｇｔ
ｈ　Ｃｏｕｎｔｅｒ（受信データ長さカウンタ） ＲＮＤＲ＝　　Ｒｅｃｅｉｖｅ　　Ｎｅｔｗｏｒｋ　　
Ｄａｔａ　　Ｗｏｒｄ　　Ｒｅｇｉｓｔｅｒ（受信ネッ
トワーク・データ・ワード・レジスタ） ＰｔｌＴＣ＝Ｐｕｔ　Ｃｏｕｎｔｅｒ （ＰＵＴカクンタ） ＧＥＴＲｗＧｅｔ　Ｒｅｇｉｓｔｅｒ （ＧＥＴレジスタ） 従って状態ダイアグラムは、第１３図及び明細書と対照
させて参照すれば、略々説明なしでも理解することがで
きる。それらの状態ダイアグラムは、複雑なメツセージ
管理並びにプロセッサ相互間通信に関わる、様々なシー
ケンスと条件文とを詳細に示している。第１７図（第１
７Ａ図）において、「応答を発生せよ」と「応答を復号
せよ」とのラベルが書込まれている夫々の状態、並びに
破線の長方形で示されている夫々の条件文は、第１８図
のマトリクス・ダイアグラムに記載されている、指定さ
れた応答及び動作に従うものである。第１８図は、所与
のＴＨに関するプライマリ・メツセージとレディネス状
態との任意の組み合わせに対し、発生される応答と実行
される動作との両方を示すものである。当然のことであ
るが、正常なシステムの動作がなされているときには、
ある程度のメツセージの拒絶はあるものの、エラー状態
はまれにしか発生しない。

第１７図と第１９図のいずれにおいても、条件判断に関
しては、その多くのものが複数の判断を同時に実行する
ことができるようになっているが、これに対して状態ス
テップの方は、１つづつ変更されていくようになってい
る。いずれの場合においても、送信動作と受信動作とは
外部からの制御を必要せずに定められた進行速度で進め
られて行く動作であり、それは、メツセージの構成とネ
ットワークの動作方式とが既に説明したようになってい
るためである。

典型的なプロセッサ・システムやマルチプロセッサ・シ
ステムにおいて採用されている多くの特徴には、本発明
に密接な関係を持ってはいないものがあり、従ってそれ
らについては特に記載しない。それらの特徴の中には、
パリティ・エラー回路、割込み回路、それに、ワッチド
ッグ・タイマや極めて多様な配装機能等の活動をモニタ
するための種々の手段等がある。

（システムの動作の具体例） 以下に説明するのは、第１図、第８図、及び第１３図を
総合したシステムが、ネットワーク及びＨ，Ｓ、ＲＡＭ
と協働しつつ種々の動作モードで内部的にどのように働
くかを示す幾つかの具体例である。それらの具体例は、
優先順位規定と、ここで採用されているアドレッシング
方式と、トランザクション・アイデンティティとの間の
相互関係が、どのようにして局所的制御と大域的相互通
信との両方の機能を提供するのかを示すものである。

プライマリ・データ・メツセージの送　信ここでは、そ
の他の図に加えて更に第１６図についても説明するが、
第１６図は、プライマリ・メツセージの最終的な受入れ
に関わる諸状態の、簡略化した状態ダイアグラムである
。メツセージがバッファ或いはメモリに受信されても、
図示の論理的状態が満たされないうちは、受入れ（アク
セプタンス）が達成されたことにはならない。図ではイ
ベント（事象）のシリアルな列として示されているが、
本来は複数の判定がパラレルに、即ち同時に行なわれる
ようになっており、それは、夫々の条件が互いに関与し
ないものであったり、或いは、ある動作段階へ達するた
めの中間段階の飛越しが、回路によって行なわれたりす
るためである。

第１図のネットワークの上のメツセージは、第１３Ａ図
の受信ネットワーク・データ・レジスタ１４６の中を、
ＥＯＭ状態が識別されるまでの間通過させられ、その状
態が識別されたときに、メツセージが完了したことが認
識される。「ロック（ＬＯにに）」状態が存在している
場合には、システムは第８図のＨ，Ｓ、ＲＡＭ２６”の
中の応答ディレクトリを参照して、ＮＡＫ／ＬＯＣＫ拒
絶メツセージを送出する。

そうでない場合、即ち「ロック」状態が存在していない
場合には、システムはマツプ比較チエツクへ移り、この
チエツクは第１３Ａ図に示したインターフェイスの中の
ＤＳＷ管理セクション１９０の内部で実行される。「マ
ツプ出力＝１」で表わされる、適切な比較結果が存在し
ている場合には、システムはそのメツセージを受信し続
けることができる。そのような比較結果が存在していな
い場合には、そのメツセージは拒絶され、ＮＡＰが送出
される。

該当するマツプが判定されたならば、それによってシス
テムはＴＮステータスを検査する準備が整ったことにな
り、このＴＮステータスの検査は第８図に示されている
ＴＨのディレクトリを参照することによって行なわれる
（ここでＴＮステータスとは厳密には所与のＴＨに関す
るプロセッサのステータスのことであり、従ってＨ，Ｓ
、ＲＡＭ内のＴＮアドレスに格納されているエントリに
よって表わされているレディネス状態のことである）。

更に詳しく説明すると、このＴＮステータスの検査は、
局所的ステータス（＝個々のプロセッサ・モジュールの
ステータス）が「受信準備完了」であるか否かを判定す
るために行なわれる。

ここでは、先行するあるプライマリ・メツセージによっ
てＴＨの割当てが既になされているものと仮定している
。

この検査の結果、ＴＮが「実行終了（ｄｏｎｅ）　Ｊ状
態、「非関与プロセッサ」状態、または「イニシャル」
状態のいずれかのステータスであることが判明した場合
には、ｒＮＡＰＪ拒絶メツセージが送出される（ここで
ＴＮといっているのは、厳密にはＨ，Ｓ、ＲＡＭ内のＴ
Ｎアドレスに格納されているエントリのことであるが、
以下、混同のおそれのない限りこのエントリのことも単
にＴＮと称することにする）。もしこの判明したステー
タスが、他の規定外の状態であったならば、送出される
拒絶メツセージはｒＮＡＫ／ＴＮＮＡＫ／であり、以上
の２つのタイプの拒絶メツセージもまた、第８図の応答
ディレクトリから取り出される。ステータスが「受信準
備完了」であったならば、更にもう１つの別の判定が行
なわれることになる。

このもう１つの別の判定とは、「人力オーバラン」に関
するものであり、この判定は、既に説明したように、第
１３Ａ図の入出力管理バッファ・セクション１７０の内
部において、ＧＥＴアドレスとＰＵＴアドレスとを比較
することによって行なわれる。更にはトランザクション
・ナンバも、受信メツセージ・カウントの値がゼロでな
いかどうかについて検査され、このカウント値がゼロで
あれば、それは、同じく入力オーバランを表示している
のである。オーバラン状態が存在している場合には、ｒ
ＮＡＫ／入カオーバカオーバランされてそのメツセージ
は拒絶される。

以上のすべて条件が満足されていたならば、Ｈ，Ｓ、Ｒ
ＡＭ２６”内の応答ディレクトリからｒＡＣＫＪメツセ
ージ（肯定応答メツセージ）が取り出されてネットワー
ク上へ送出され、他のプロセッサ・モジュールとの間で
優先権が争われることになる。それらの他のプロセッサ
・モジュールのうちには、同じように受信メツセージに
対する肯定応答を送出したものもあるかもしてない。

この時点で、もしネットワークから受取る共通応答メツ
セージ（この「共通」とはマージされたという意味であ
る）がｒＡＣＫＪメツセージであって、従って、受信プ
ロセッサ・モジュールとして選択された「全ての」プロ
セッサ・モジュールが、先に受信したメツセージの受入
れが可能であることが明示されている場合には、その受
信メツセージの受入れがなされる。もしこの応答がｒＡ
ＣＫＪ以外のいずれかの形であれば、先の受信メツセー
ジは「全ての」プロセッサから拒絶さ７れる。

受信並びに応答についてのこの具体例においては、プラ
イマリ・メツセージが受信された後には、全てのプロセ
ッサが、ＡＣＫ応答、ＮＡＫ応答、及びＮＡＰ応答のう
ちのいずれか１つを発生することに注目されたい、プロ
セッサは、これらの応答メツセージのうちのいずれか１
つを受取ったならば、その直後にプライマリ・メツセー
ジの伝送を試みることができる。（プロセッサは、この
伝送の試みを、ネットワークを通り抜けるための合計待
ち時間相当の遅延に等しいかまたはそれより大きい遅延
の後に行なうこともでき、それについては既に「能動ロ
ジック・ノード」の章で説明したとおりである）。もう
１つ注目して頂きたいことは、もし、幾つかのプロセッ
サが互いに「同一の」メツセージを送信したならば、結
果的にそれらのメツセージの全てがネットワーク上の競
合を勝ち抜いたことになることも、あり得るということ
である。その場合には、それらの送信プロセッサの「全
て」がＡＣＫ応答を受取ることになる。このことは、後
出の具体例で詳細に説明する、ブロードカスト（−斉伝
送）及び大域的セマフォ・モードの動作に関して重要で
ある。

実際に使用されている本発明の実機例は、これまでに説
明したものに加えて更により多くの種類の応答を含むと
共に様々な動作を実行するようになっている。第１８図
はそれらの応答と動作とを、ＬＯＣＫ、ＴＮエラー、及
びオーバランの各側込み状態、予め識別されている９つ
の異なったステータス・レベル、それに肯定応答（ＡＣ
Ｋ）及び非該当プロセッサ応答に対するものとして、縦
列に並べた各項目で示している。

あるプロセッサ・モジュールがメツセージの送信準備を
完了したときには、第１３図のＰＴＮレジスタ２０６に
格納されているＰＴＮ値は使用可能状態となっており、
従って必要とされるのはＴＮステータスが「送信準備完
了」状態にあることの確認だけである。第１２図から分
るように、「送信準備完了」のエントリ（記述項）は、
出力メツセージのためのネクスト・メツセージ・ベクタ
・アドレスを含んでいる。アセンブルが完了した出力メ
ツセージはネットワーク上へ送出され、そしてもし競合
に敗退したならば、ＰＴＮが途中で変更されない限り、
伝送が成功するまでこの送出動作が反復され、そして成
功したなら応答を受取ることになる。伝送が成功して肯
定応答を受取ったならば、アドレス・ベクタが変更され
る。ネクスト・メツセージ・ベクタが、現在メツセージ
の中の第２番目のワード（第２１Ａ図）から取り出され
、このワードは送信トランザクション・ベクタ・カウン
タ２２２からランダム・アクセス・メモリ１６８へ転送
される。出力メツセージ・セクションがオーバラン状態
になければ、ＰＵＴカウンタ１７５が「１」だけ進めら
れ、このオーバラン状態は、ＰＵＴがＧＥＴに等しくな
ることによって表示される。尚、送信トランザクション
・ベクタ・カウンタ２２２から転送されるネクスト・メ
ツセージ・ベクタは、Ｈ，Ｓ、ＲＡＭの中の現在トラン
ザクション・ナンバ・レジスタ２０６によって指定され
ているトランザクション・ナンバ・アドレスへ入力され
る。もし、この新たなＴＮが「送信準備完了」状態のも
のであれば、この入力されたベクタの値は、再び、この
トランザクション・アイデンティティに関係している次
のメツセージ（ネクスト・メツセージ）の格納位置を指
し示している。Ｈ，Ｓ、ＲＡＭの中に格納されている出
力メツセージのフォーマットにつし＼ては、第２１図を
参照されたい。

ただし、メツセージを送出する際のメツセージ管理には
、ＰＴＮの内部的な、或いは外部からの変更をはじめと
する、多くの異なった形態の動作を含ませておくことが
できる。エラー状態、オーバラン状態、ないしロック状
態によって、システムがトランザクション・ナンバをｒ
ＴＮＯＪにシフトするようにしておくことができ、この
シフトによりて、システムはノン・マージ・モードに復
帰し、そしてｒＴＮＯＪにおけるステータスの検査を、
「送信準備完了」状態が識別されるか或いは新たなＴＮ
の割当てがなされるまで、続けることになる。かなり複
雑な具体例に採用することのできる状態並びに条件を示
したものとして、第１９図（第１９Ａ図）のフローチャ
ートを参照されたい。

出　メツセージ６　バッファの例 メツセージの伝送の完了が「ロック（ＬＯＣに）」を除
いたその他の任意の応答メツセージによって明示された
ならば、新たに完了した出力メッセージ・バッファを指
し示すポインタが、ｔ（、Ｓ、　ＲＡＭの出力メツセー
ジ完了循環バッファ・セクション（第８図参照）に格納
される。このポインタは、上記出力メッセージ・バッフ
ァのアドレスを表わす単なる１６ビツト・ワードである
。（出力メッセージ・バッファのフォーマットは１２１
図に示されている。出力メッセージ・バッファには、ネ
ットワークから受取った応答メツセージを記録する場所
が含まれていることに注目されたい）。

出力メツセージ完了循環バッファは、ネットワーク・イ
ンタフェースのハードウェア１２０と、マイクロプロセ
ッサ１０５の上に置かれた監視プログラムとの間の、通
信の機能を果たすものである。このマイクロプロセッサ
の中に備えられているプログラムは、これから出力され
るメツセージを）ｉ、Ｓ、ＲＡＭの中に格納する。これ
に続く次の例で詳細に説明するが、複数の出力メツセー
ジを一緒に鎮状に連結しくチェーンし）、シかもその１
９、ＴＮがこの１１（チェーン）の先頭のポインタとし
て働くようにすることができ、これによって作業の複雑
なシーケンスを形成することができる。その他の特徴と
しては、ネットワークを複数のＴＨの間で多重化即ち時
分割（マルチプレクシング）することができるため（こ
れについても後に詳述する）、ネットワーク内の諸処に
存在する様々な事象に応じた種々の順序でメツセージを
出力することができる。

更にまた、伝送に成功したパケットによって占められて
いたＨ、Ｓ、ＲＡＭ内の格納空間を迅速に回復し、それ
によってその格納空間を、これから出力される別の出力
パケットのために再使用できるようにすることが重要で
ある。出力メツセージ完了循環バッファが、この機能を
果たしている。

あるデータ・メツセージの送信が成功裏に終了して「ロ
ック」応答以外の応答を受信したならば、ネットワーク
・インターフェイスは、ＨｏＳ、ＲＡＭ内のｒ０５１０
（１６進数）」に格納されているＰＵＴポインタ（第１
０図参照）を「１」だけ進め、また、この送信が完了し
たばかりの出力メツセージの先頭のワードのアドレスを
ＰＵＴレジスタ内のアドレスへ格納する。（ＰＵＴポイ
ンタの値がｒ０５１２（１６進数）」に格納されている
ＴＯＰポインタの値より大きくなると、ＰＵＴポインタ
はｒ０５１３（１６進数）」に格納されているＢＯＴポ
インタ（−８０７７０Ｍポインタ）と同じになるように
最初にリセットされる）。ＰＵＴポインタがＧＥＴポイ
ンタ（格納位置ｒ０５１１（１６進数）」）より大きく
なるようならば、循環バッファが、オーバランしている
のであり、そのため「エラー割込み」がマイクロプロセ
ッサへ向けて発生される。

マイクロプロセッサの内部で実行されているソフトウェ
アによって、ＧＥＴポインタが指示している出力メッセ
ージ・バッファが非同期的に調べられる。プロセッサは
、実行を要求された何らかの処理を完了したならば、Ｇ
ＥＴポインタを「１」だけ進める（このＧＥＴの値は、
ＴＯＰの値より大きくなるとＢＯＴの値にリセットされ
る）、ＧＥＴ−ＰＵＴとなっている場合には、処理せね
ばならない出力メツセージはもはや存在していない、そ
うでない場合には、更に別の出力メツセージが成功裏に
送信を完了した状態にあるので、それらの出力メツセー
ジを処理せねばならない。この処理には、Ｈ，Ｓ、ＲＡ
Ｍの出力バッファの格納空間を空きスペースに戻すこと
が含まれており、従ってこのスペースを他のパケットの
ために再使用することできる。

ここで注目しておくべき重要なことは、出力メツセージ
完了循環バッファと入力メツセージ循環バッファとは互
いに別個のものであり、そのためこれら２つの循環バッ
ファは、夫々が別々のＰＵＴ％ＧＥＴ、ＴＯＰ、及びＢ
ＯＴの各ポインタによって管理されているということで
ある。構成のしかたによっては、第１３図に示されてい
るように、これら両方の循環バッファが、循環バッファ
管理ハードウェア１７０を共用するようにもできるが、
そのような構成が必須なわけではない。

扱凰且里亘王１ 各プロセッサ・モジュールは、そのプロセッサ・モジュ
ール自身の高速ランダム・アクセス・メモリ１６８（第
１３図）の内部のＴＮをアクセスする機能を備えており
、このメモリ１６８には、潜在的に使用可能な複数のＴ
Ｎの、そのディレクトリが含まれている。ただし、割当
てられていないＴＮは、そのＴＮに関連付けられている
格納位置に格納されているトランザクション・ナンバ値
によって、割当てられていない旨が明確に表示されてい
る。従って、マイクロプロセッサ・システム１０３は、
割当てられていないトランザクション・ナンバを識別し
、そしてそれらのうちの１つを、所与のトランザクショ
ン・アイデンティティに関して他のプロセッサ・モジュ
ールとの間の通信を開始するのに使用するために選択す
ることができる。

トランザクション・ナンバは、ローカル・マイクロプロ
セッサ（＝プロセッサ・モジュール内のマイクロプロセ
ッサ）の制御の下に、局所的に割当てられ且つ更新され
るが、ネットワーク内の全域における大域的制御は、ｒ
ＴＮ放棄命令」及びｒＴＮ割当命令」というプライマリ
制御メツセージを用いて行なわれる。同一のＴＮを要求
する可能性のある互いに競合する複数のプロセッサ・モ
ジュールの間にデッドロック状態が発生することは決し
てなく、そのわけは、ネットワークが、より小さな番号
を付けられているプロセッサの方に優先権を与えるから
である。そのＴＮを得ようとしたプロセッサのうちで優
先権を得られなかった残りのプロセッサはｒＮＡＫ／Ｔ
Ｎエラー」応答を受取ることになり、この応答は、それ
らのプロセッサが別のＴＮを確保することを試みなけれ
ばならないということを表示するものである。従って、
それらのトランザクション・アイデンティティの確保並
びに照合を、システムの内部で及び局所的に行なう際の
、完全なフレキシビリティが得られている。

更に注目して頂きたいことは、ＴＮの反復使用は、ｒＴ
ＮＯＪである基本伝送モードと、ＴＮがゼロより大きい
マージ・モードとの間の、シフトによって行なわれてい
るということである。従ってこのシステムは、ただ１回
のＴＮのブロードカスト式の伝送によって、その動作の
焦点だけでなくその動作の性質をも変えることができる
。

大域的ステータスの変化を伝達するための更に別の、そ
して特に有用な方式は、第４図に関して既に説明した強
制パリティ・エラーの伝播である。この独特の表示方式
は、その他の伝送の間にはさみ込まれて伝送されると、
中止されたシステム責源が調査され、そして適切な動作
が実行されることになる。

プロセッサ　プロセッサ プロセッサ通信として、２種類の特別の形態のものがあ
り、その一方は特定の１つの転送先プロセッサへ向けて
行なわれる通信であり、他方は、１つのクラスに属する
複数のプロセッサを転送先として行なわれる通信である
。これらの両タイプの伝送はいずれもＤＳＷを利用して
おり、また、これらの伝送はいずれも、ノン・マージ・
モードのブロードカストによって実行される。

特に１つの発信元プロセッサと１つの転送先プロセッサ
との間での通信を行なう際には、ＤＳＷの中に転送先プ
ロセッサ識別情報（ｄｅｓｔｉｎａｔｉｏｎｐｒｏｃｅ
ｓｓｏｒ　１ｄｅｎｔｉｆｉｃａｔｉｏｎ　：　Ｄ　Ｐ
　Ｉ　Ｄ　）を入れて使用する。第８図を参照しつつ説
明すると、このＤＰＩＤの値を用いて各々の受信プロセ
ッサ・モジュールのＨ，Ｓ、ＲＡＭ２６”の選択マツプ
部分がアドレスされると、転送先として意図された特定
のプロセッサ・モジュールだけが、肯定的な応答を発生
してそのメツセージを受入れる。肯定応答が送信され、
しかもそれが最終的に成功裏に受信されたならば、両者
のプロセッサは、要求されている将来の動作のいずれで
も実行できる状態になる。

ある１つのメツセージを、ある１つの制御プロセスに関
係する、１つのクラスに属する複数のプロセッサが受信
すべき場合には、ＤＳＷ内のマツプ・ニブルとマツプ・
アドレスとによフて、ＨｏＳ、ＲＡＭの選択マツプ部分
の中の対応するセクションが指定される。そして、全て
の受信プロセッサが夫々に肯定応答を送出し、それらの
肯定応答は、発信元プロセッサ・モジュールへ到達する
ための競合を、この通信のための往復送受信が最終的に
完了するまで続けることになる。

全域ブロードカスト・モードのプロセッサ通信は、プラ
イマリ・データ・メツセージ、ステータス・メツセージ
、制御メツセージ、並びに応答メツセージの、各メツセ
ージの通信に用いることができる。優先順位プロトコル
と、優先権を付与する機能を備えたネットワークとの、
両者の固有の能力によって、その種のメツセージをその
他の種類のメツセージのシーケンスの中に容易に挿入で
きるようになっている。

ハツシング・モードのプロセッサ選択は、リレーショナ
ル・データベース・システムにおけるデ−夕処理のタス
クを実行する際には、他から飛び抜けて多用されるプロ
セッサ選択方式である。

−次的データ（冨バックアップ用ではないメ′インのデ
ータ）についての互いに素の（＝同一の要素を共有しな
い）複数のデータ部分集合と、バックアップ用データに
ついての互いに素の複数のデータ部分集合とが、適当な
アルゴリズムに従って、異った複数の二次記憶装置の中
に分配されている。１つのプロセッサが一次的データの
部分集合を分担し別の１つのプロセッサがバックアップ
用データの部分集合を分担しているためにそれら２つの
プロセッサが同時に応答した場合には、次的データにつ
いてのメツセージの方に優先権が与えられる。この条件
が補償されるようにするためには、優先順位のより高い
コマンド・コード（第１２図参照）を選択するようにす
れば良い。

データベースの信頼性及び完全性の維持も、以上の様々
なマルチプロセッサ・モードを利用することによって達
成され、その場合、発生した個々の状況に対して最も有
利なようにそれらのモードが通用される０例を挙げるな
らば、−次的データのある部分集合を分担している二次
記憶装置が故障した場合には、特別のプロセッサ対プロ
セッサ通信を利用してそれを更新することができる。ま
たエラーの訂正やデータベースの一部分のロールバック
は、これと同様の方式で、或いはクラス・モードで動作
させることによって、行なうことができる。

トランザクション・ナンバの トランザクション・ナンバという概念により、マルチプ
ロセッサ・システムの制御のための新規にして強力なハ
ードウェア機構が得られている。

本システムにおいては、トランザクション・ナンバはｒ
大域的セマフォ」を構成しており、また、ネットワーク
に対するメツセージの送受信と、複数のプロセッサに分
配されたある１つの所与のタスクのレディネス状態の確
認との夫々において、重要な役割りを果たしている。

トランザクション・ナンバ（ＴＮ）は、Ｈ９Ｓ、ＲＡＭ
２６の中の１６ビツト・ワードとじて物理的に実現され
ている。このワードは、様々な機能を果たせるように、
第１２図に示すようなフォーマットとされている。ＴＮ
はＨ，Ｓ、ＲＡＭに格納されるため、マイクロプロセッ
サ１０５とネットワーク・インターフェイス１２０との
いずれからもアクセスすることができる。

大１１０？７乙！ 「セマフォ」という用語は、コンピュータ斜字関係の文
献において、互いに非同期的に実行される複数の処理の
制御に用いられる変数を指し示すための用語として、−
数的に使用されるようになっている。セマフォは、中断
されることのない１回の操作でそれを「テスト・アンド
・セット」することができるという性質をもっている。

−例として、「アンアサインド（ＩＩＮＡＳＳＩＧＮＥ
Ｄ　：割当てがなされていない状態）」と、「アサイン
ド（ＡＳＳＩＧＮＥＤ　：割当てがなされている状態）
」との２つの状態を取り得るセマフォ変数について考察
することにする。この場合には、テスト・アンド・セッ
ト動作は次のように定義される：もしセマフォが「アン
アサインド」状態にあったならば、そのセマフォを「ア
サインド」状態にセットして成功を表示すること；反対
にセマフォが既に「アサインド」状態にあったならば、
そのセマフォを「アサインド」状態のままにしておいて
「失敗」を表示すること、従って、このセマフォに拠れ
ば、セマフォのテスト・アンド・セットに成功した処理
は自らのタスクを続行することができ、一方、それに失
敗した処理は、そのセマフォが「アンアサインド」状態
にリセットされるのを待つか、或いは、等価の別の資源
を制御している別のセマフォをテスト・アンド・セット
することを試みるかの、いずれかを余儀なくされる。容
易に理解できることであるが、仮にテスト・アンド・セ
ット動作が中断されるようなことがあり得るとするなら
ば、２つの処理が同時に同じ資源にアクセスしてしまう
可能性が生じ、それによって予測することのできない誤
った結果が生じてしまうおそれがある。

いかなるマルチプロセッサ・システムも、システムの資
源へのアクセスを制御するために、セマフォと同一視す
ることのできる概念を、ハードウェアによって実際に具
体化している。しかしながら、従来のシステムは、１コ
ピーのセマフォ（＝部数が１部のセマフォ、即ち１箇所
だけに設けられるセマフォ）しか維持することができな
い。そこで、複数コピーのセマフォ（＝部数が複数のセ
マフォ、即ち複数箇所に設けられるセマフォ）を、各プ
ロセッサに１コピーづつ設けて維持するようにすれば、
単にテストするだけのセマフォのアクセスのために競合
が発生する回数を低減するという目的と、後に説明する
その他の用途に多価のセマフォ変数を利用するという目
的との、双方のために望ましい。問題は、セマフォの多
数のコピーに対し、完全に同期した操作を加えねばなら
ないということであり、もしこのことが守られなかった
ならば、それを強化するためにセマフォが設けられてい
るところの、資源へのアクセスの完全性が失われてしま
うことになる。

複数コピーのセマフォ、即ち「大域的」セマフォは、本
システムによって提供される。次に示す表は、大域的セ
マフォに関する動作を、単一セマフォ（１コピーのセマ
フォ）と対比したものである。

（以下余白） 本実施例のシステムにおいては、ｒＴＮ割当（八５ＳＩ
ＧＮ　ＴＮ　）　Ｊ　＝ｒｖンＦトｒＴＮ放棄（ＲＥＬ
ＩＮ−ＱｔｌＩＳＨＴＮ）Ｊコマンドとが、大域的セマ
フォとして利用されているトランザクション・ナンバに
対するテスト・アンド・セット機能とリセット機能とを
夫々に担っている。第１２図について説明すると、ｒ　
Ｎ　Ａ　Ｋ　／　Ｔ　Ｎ　エラー」応答が失敗を表示し
、一方、ｒＳＡＣＫ／アサインド」応答が成功を表示す
る。

複数のノードを同期してクロッキングするために用いら
れている同期クロッキング方式や、全てのプロセッサへ
同時に最優先パケットを伝送するブロードカスト動作を
はじめとする、このネットワークの特質は、大域的セマ
フォという概念を実際に具体化する上での基礎を成すも
のである。この概念が実施されているために、このシス
テムは所望のシステム資源の複数のコピーの、その割付
け（アロケーション）、割付は解除（デアロケーション
）、並びにアクセスの制御を、単にその資源にＴＮを付
与することによって行なえるようになっている。ここで
注目すべき重要なことは、分散された資源の制御を、単
一セマフォの場合と略々同程度の小規模なソウトウエア
・オーバヘッドで、実行できるようになっているという
ことである。このことは従来のシステムに対する非常な
進歩であり、なぜならば、従来のシステムは、分散型の
資源を管理できないか、或いは、複雑なソフトウェアに
よるプロトコルが必要とされ且つハードウェア的なネッ
クを生じてしまうかの、いずれかだからである。

レディネス状能 「ビズイ（ＢＵＳＹ）　Ｊ　　　ｒウェイティング（Ｗ
ＡＩＴＩＮＧ　）　Ｊ、「準備完了（ＲＥＡＤＹ　）　
Ｊ　　（送信と受信の夫々の準備完了）、「終了（ＤＯ
ＮＥ）　Ｊ、及び「非関与プロセッサ（ＮＯＮ−ＰＡＲ
ＴＩＣＩＰＡＮＴ　）　Ｊから成る１組の値（第１２図
参照）が、あるＴＮを付与されたタスクの、そのレディ
ネス状態を速やかに確認する能力を提供している。この
システムでは、以上の各状態の意味するところは、次の
表が示すようになっている。

ｒＴＮ割当」コマンドを用いて、タスクへのＴＨの付与
が動的に行なわれるようになっている。成功表示（ｒＴ
Ｎ割当」メツセージに対するｒＳＡＣＫ／アサインド」
応答）は、すべての動作可能なプロセッサが成功裏にＴ
Ｎのタスクへの割当てを完了したことを示す。第１１図
に関して注目すべきことは、ｒＮＡＫ／ＴＮエラー」応
答は高い優先順位（小さな値）をもっているため、いず
れかのプロセッサのネットワーク・インターフェイス１
２０がＴＨの使用に関する衝突を検出したならば、全て
のプロセッサが失敗応答を受取るということである。更
に、ネットワーク上を伝送されるこの失敗応答の０ＰＩ
Ｄ（発信元プロセッサＩＤ）フィールドは、衝突のあっ
たプロセッサのうちの第１番目の（付された番号が最小
の）プロセッサを表示することになる。この事実は、診
断ルーチンに利用される。

各々のプロセッサは、ソフトウェアの働きにより、タス
クを処理し、そしてＴＮを「ビズイ」、ｒウェイティン
グ」、「送信準備完了」、「受信準備完了」、「終了」
または「非関与プロセッサ」のうちの該当するものにセ
ットする。最初のｒＴＮ割当」を発令したプロセッサを
含めどのプロセッサも、任意の時刻に、「ステータス・
リクエスト」コマンド或いは「マージ開始」コマンドを
発令することによりて、タスク（ＴＮ）がどの程度に完
了しているかという状態を容易に確認することができる
。

「ステータス・リクエスト」は、多価の（＝多種の値を
取り得る）大域的セマフォの１回のテストと同じことで
ある。第１１図から分るように、優先順位が最も高いス
テータス応答（ＳＡＣＫ）メツセージがネットワーク上
の競合を勝ち抜き、その結果、最も低いレディネス状態
が表示されることになる。更に、その０ＰＩＤフイール
ドは、その最低のレディネス状態にあるプロセッサのう
ちの第１番目の（付された番号が最小の）プロセッサの
アイデンティティ（素性）を表示することになる。

この後者の特性を用いて、複数のプロセッサに分配され
たタスクの完了を「待機」するための、「ノン・ビズイ
（ｎｏｎ−ｂｙｓｙ）　Ｊの形態が定められている。最
初にｒＴＮ割当」を発令したプロセッサは初代の「ウェ
イト・マスタ」であるとされる。このプロセッサは次に
、任意の基準に基づいて、他のいずれかのプロセッサを
新たな「ウェイト・マスタ」に指定する。この新たな「
ウェイト・マスク」は、それ自身が所望のレディネス状
態に到達したならば、「マージ開始」或いは「ステータ
ス・リクエスト」のいずれかを発令することによって、
全てのプロセッサに対する問合せを行なう。もし他のプ
ロセッサの全てが準備完了状態となっていたならば、５
ＡＣＫがその旨を表示することになる。もし幾つかのプ
ロセッサが尚、準備完了状態にはなかったならば、５Ａ
ＣＫ応答の０ＰＩＤフイールドが、レディネス状態が最
低のプロセッサのうちの第１番目のものを表示すること
になる。「ウェイト・マスク」はそのプロセッサに対し
、新しい「ウェイト・マスタ」になるように命令する。

結局最後には全てのプロセッサが準備完了状態となるの
であるが、それまでの間、このシステムは、少なくとも
一つのプロセッサが準備完了状態に到達したことを知ら
される都度、ステータスの問合せを試みるだけである。

従ってこのシステムは、結果を出さずに資源を消費する
周期的なステータス間合せという負担を負わされること
がない。更にこの方式によれば、最後に完了する処理が
終了した丁度その時刻に、全てのプロセッサが仕事を完
了したということをシステムが確実に知ることになる。

当業者には理解されるように、本発明の概念の範囲内で
その他の多種多様な「待機」の形態を採用することがで
きる。

「マージ開始」コマンドは、１つの特殊な種類のテスト
・アンド・セット命令である。大域的セマフォのステー
タスが「送信準備完了」または「受信準備完了」である
場合には、現在トランザクション・ナンバ・レジスタ（
ＰＴＮＲ）２０６（第１３図参照）が「マージ開始」メ
ツセージ（第３図参照）内のトランザクション・ナンバ
の値にセットされ、これによってＰＴＮＲレジスタの設
定が行なわれる。動作中のプロセッサのいずれかが、よ
り低位のレディネス状態にある場合には、ＰＴＮＲの値
は変更されない。

「マージ停止」コマンドは、以上の動作に対応するリセ
ット動作であって、すべての動作中のプロセッサのＰＴ
ＮＲを無条件にｒＴＮＯＪにリセットするものである。

後に説明するように、ＰＴＮＲによって指定されている
現在大域的タスク（ｃｕｒｒｅｎｔ　ｇｌｏｂａｌｔａ
ｓｋ　）に関係するメツセージだけが、ネットワーク・
インターフェイス１２０から出力されるようになってい
る。従って、「マージ開始」コマンド及び「マージ停止
」コマンドは、複数のタスクの間でネットワークを時間
多重化、即ち時分割（タイム・マルチプレクシング）す
ることのできる能力を提供しており、従ってそれら複数
のタスクは、任意に中止、及び／または再開することが
できるようになっている。

本発明の細部の特徴で重要なものに、ネットワーク・イ
ンターフェイス１２０が、ネットワークからのコマンド
によるＴＮのアクセスと、マイクロプロセッサ１０５に
よるＴＮのアクセスとが、決して同時に行なわれないよ
うにしているということがある。本実施例においては、
これは、受信状態制御回路２６０から読出し／書込み状
態制御回路２７０へ送られている信号によって達成され
ており、この信号は、ＴＮを変更する可能性のあるネッ
トワークからのコマンドの処理が行なわれているときに
は必ず「肯定」状態とされている。

この信号が「肯定」状態にある短い時間の間は、プロセ
ッサは、Ｈ，Ｓ、ＲＡＭへのアクセスを、制御回路２７
０によって禁止されている。当業者には理解されるよう
に、本発明の範囲内で、以上の構成の代りになる多種多
様な代替構成を採用することができる。

塁ｌ迦 ＴＮの更に別の機能に、入力メツセージの制御がある。

ｒＴＮ割当」コマンドを用いることによって、所与のタ
スクに対して、複数のプロセッサにおける入力メッセー
ジ・ストリームを関連付けることができる。所与のプロ
セッサの中の当該タスクに割当てられているＴＮが「受
信準備完了」にセットされているときには、そのＴＮは
更に、そのプロセッサが受入れる用意のあるパケットの
個数を表わすカウント値を併せて表示している（第１２
図）、、ネットワーク・インターフェイス１２０は、個
々のパケットを成功裏に受信するたび毎にこのカウント
値をデクリメントしくこのデクリメントはＴＮのワード
から算術的に「１」を減じることによって行なわれる）
、このデクリメントはこのカウント値がゼロに達するま
で続けられる。カウント値がゼロに達したときにはｒＮ
ＡＣＫ／オーバランＪ応答が発生され、それによフ。

て、パケットを送出しているプロセッサに対し、このＮ
ＡＣＫ応答を発しているプロセッサがより多くの入力パ
ケットを受入れる用意ができるまで待機しなければなら
ないことが知らされる。更にまた、第１８図から分るよ
うに、このときにはＰＴＮＲのｒＴＮＯＪへのリセット
も併せて行なわれる。

以上の動作メカニズムにより、ネットワークを流通する
パケットの流れの制御を直裁的に行なえるようになって
いる。またそれによって、１つのプロセッサに未処理の
パケットが多量に詰め込まれることがないように、そし
てそのプロセッサがシステムにとってのネックになって
しまうことがないように、保証されている。

Ｌ１皿１ 第２１Ａ図について説明すると、同図から分るように、
Ｈ，Ｓ、ＲＡＭに格納されている各メツセージは、新Ｔ
Ｎベクタ（＝ネクスト・メツセージ・ベクタ）の値を収
容するためのフィールドを含んでいる。メツセージを送
信してそれに対する応答を成功裏に受信したならば、こ
の送信したばかりのメツセージに含まれていた新ＴＮベ
クタが、Ｈ，Ｓ、ＲＡＭの中の現在トランザクション・
ナンバを格納するためのアドレスへ（ＰＴＮＲから転送
されて）格納される。従って、ＴＮは個々のメツセージ
が送出されるたび毎に更新され、また、メツセージの伝
送に成功した際にはＴＮが自動的に所望の状態にセット
されるようにすることが可能となっている。

第１２図について説明すると、「送信準備完了」のＴＨ
のフォーマットは、１４ビツトのＨｏＳ、ＲＡＭ内のア
ドレスを含んでおり、このアドレスは、所与のタスク（
ＴＮ）に関して次に出力すべきパケットを指し示すのに
用いられている。

従って、Ｈ，Ｓ、ＲＡＭの中に格納されているＴＮは、
種々のタスクに関するメツセージの、先入先出式（Ｆ　
Ｉ　ＦＯ）待ち行列の、その先頭を指し示すヘッド・ポ
インタとしての機能も果たしている。従って、所与の１
つのタスク（ＴＮ）に関する限りにおいては、各プロセ
ッサは、新ＴＮベクタのチェーンによって定められた順
序で、パケットの送出を試みることになる。

先に説明した、複数のＴＮ（タスク）の間でネットワー
クを高速で多重化（マルチプレクシング）するための機
構と組合わせることによって、多くのプロセッサの間に
分配された何紙もの複雑な組合せのタスクを、極めて小
規模なソフトウェア・オーバヘッドで管理できるように
なることは明らかである。ネットワークと、インターフ
ェイスと、プロセッサとの共同動作によって提供されて
いる構成は、そのコピーを数百側のプロセッサの間に分
配することができ、更には数十個のプロセッサの間にす
ら分配することのできる資源及びタスクに対して、資源
の割付けと割付は解除、タスクの中止と再開、それにそ
の他の制御を行なうための好適な構成である。

ＤＳＷ（転゛　　　　ワード　の 転送先選択ワード（第３図）は、ＤＳＷロジック１９０
（第１３図）及びＨ，Ｓ、ＲＡＭ２６（第８図）のＤＳ
Ｗセクションと協働することによって、以下のことを可
能とする複数のモードを提供するものである。即ち、そ
れらのモードとは、各々の受信プロセッサのネットワー
ク・インターフェイス１２０が、受信中のメツセージは
当該ネットワーク・インターフェイスに組合わされてい
るマイクロプロセッサ１０５によって処理されることを
意図したものか否かの判定を、迅速に下せるようにする
ための複数のモードである。既に説明したように、受信
メツセージの中に含まれているＤＳＷは、Ｈ，Ｓ、ＲＡ
ＭのＤＳＷセクションに格納されているニブルを選択す
ると共に、そのニブルと比較される。

プロセッサ・アドレス 第８図に示されているように、Ｈ，Ｓ、ＲＡＭのＤＳＷ
セクションの１つの部分がプロセッサ・アドレス選択ニ
ブルの格納にあてられている。本システムにおいては、
搭載可能な１０２４個のプロセッサの各々に対して、Ｈ
，Ｓ、ＲＡＭのこの部分に含まれているビット・アドレ
スのうちの１つが関連付けられている。当該プロセッサ
のＩＤ（アイデンティティ）に関連付けられたビット・
アドレスのビットは「１」にセットされており、一方、
このセクション内のその他の全てのビットは「Ｏ」にさ
れている。従って各々のプロセッサは、このセフシコン
の中の１つのビットだけが「１」にセットされている。

Ｈ，Ｓ、ＲＡＭのＤＳＷセクションの別の１つの部分が
、ハツシュ・マツプ（複数）の格納にあてられている。

本システムにおいては、マツプ選択ビットのうちの２つ
のビットがそれらのハツシュ・マツプにあてられており
、それによって、４０９６個の可能な値を全て含む完全
な集合が２組得られている。ハッシュト・モード（ｈａ
ｓｈｅｄｍｏｄｅ　）においては、二次記憶装置に格納
されているレコードのためのキーが、パッシング・アル
ゴリズムに従って設定され、それによってＯから４０９
５までの間の「パケット」の割当てが行なわれる。所与
の「パケット」に収容されているレコードを担当してい
るプロセッサは、そのアドレスが当該パケットのパケッ
ト・ナンバに対応しているマツプ・ビットの中に「１」
のビットがセットされている。その他のビットは「０」
にされている。複数個のマツプ・ビットをセットするだ
けで、所与のプロセッサに複数のパケットを担当させる
ことができる。

この実施例の構成においては、容易に理解されるように
、マツプ・ビットのセツティングを以下の方式で行なえ
るようになっている。即ち、その方式とは、所与の１つ
のマツプ選択ビットについては、各ビット・アドレスが
ただ一つのプロセッサにおいてのみ「１」にセットされ
ており、しかも、いかなるビット・アドレスも必ずいず
れかのプロセッサにおいて「１」にセットされていると
いう方式である。この方式を採用したことの直接の結果
として、各々のプロセッサ（ＡＭＰ）が、データベース
のレコードの互いに別個で互いに素の部分集合を分担し
、しかも、システムの全体としては、レコードの全てを
含む完全な集合が存在するようになっている。

以上の具体例はリレーショナル・データベースの課題を
例に引いて説明されているが、当業者には容易に理解さ
れるように、課題の互いに素の部分集合をマルチプロセ
ッサ復合体の中の個々のプロセッサに分担させることが
できる課題領域であればどのような課題領域にでも、こ
れと同じ方式を適用することができる。

更にもう１つ注目に値することは、完全なマツプを２つ
備えることによって、以上に説明した方式を、一方のマ
ツプによれば所与のあるプロセッサに割当てられている
パケットを、他方のマツプにおいてはそれとは異なった
プロセッサに割当て得るように、構成することができる
ということである。ここで、一方のマツプを「−次的」
なものとし、他方のマツプを「バックアップ用」のもの
とすれば、直接の帰結として、所与のあるプロセッサ上
では一次的なものであるレコードが、別のプロセッサ上
では確実にバックアップされるようにすることができる
。更に、所与の１つのプロセッサをバックアップするプ
ロセッサの個数については、いかなる制約もない。

当業者には理解されるように、本発明の範囲内で実現で
きる互いに別個のマツプの数は３以上にすることもでき
、また、パケットの数も任意の個数とすることができる
。

クラス 先に説明したプロセッサ・アドレスとハッシュ・マツプ
のいずれの場合にも、全てのプロセッサについてその所
与の１つのビット・アドレスを調べれば、そのビット・
アドレスが１つのプロセッサにおいてだけ「１」にセッ
トされており、その他の全てのプロセッサ内の対応する
ビット・アドレスは「０」にセットされていることが分
かる。

しかしながら、複数のプロセッサ内において対応するビ
ット・アドレスが「１」にセットされているような方式
も可能であるし、有用でもある。この方式は「クラス・
アドレス」モードといわれる方式である。

クラス・アドレスは、そのコピーが複数のプロセッサ内
に存在する処理手順ないし機能の名称と考えることがで
きる。該当する処理手順ないし機能を備えているプロセ
ッサは、いずれも対応するビット・アドレスに「１」ビ
ットがセットされている。

クラス・アドレスへ宛ててメツセージを送出するために
は、ＤＳＷ（第３図）内の該当するクラス・アドレスが
セットされる。Ｈ，Ｓ、ＲＡＭの中の該当する位置のビ
ットが「１」にセットされていることによって当該クラ
スに「所属」していることが示されている全ての動作可
能なプロセッサは、その送出されたメッセージ・パケッ
トに対してｒＡ　ＣＫ」で応答することになる。当該ク
ラスに所属していないプロセッサはＮＡＰで応答する。

従ってＤＳＷは、マルチプロセッサ・システム内のメツ
セージの流れを制御するのに必要な経路指定計算がハー
ドウェアによって行なわれるようにしている。また、プ
ログラムを、システムの様々な機能がいずれのプロセッ
サの中に備えられているのかという知識とは、無関係な
ものとすることができる。更には、マツプはＨ，Ｓ、Ｒ
ＡＭの一部であり、従ってマイクロプロセッサ１０５か
らアクセスできるため、ある機能を１つのプロセッサか
ら別のプロセッサへ動的に再配置することが可能である
。

ヱニ乏亘ｊ 複雑なマルチプロセッサ・システムにおいては、一連の
相互に関連した複数の動作の実行が、タスクによって必
要とされることがある。これは特に、複雑な問合せを取
扱うリレーショナル・データベース・システムについて
言えることであり、そのようなデータベース・システム
においては、データをアセンブルしてファイルを形成し
、しかもアセンブルされた後には特定の方式で複数のプ
ロセッサへ再分配できるようなファイルを形成するため
に、複数の二次記憶装置を参照することが必要とされる
ことがある。以下に示す例は、第１、第８、及び１３図
のシステムが、ＴＮと、ＤＳＷと、それに大域的セマフ
ォとに対して操作を加えることによって、そのような機
能をいかに容易に実行できるようになっているかを、平
定に説明するものである。

まず第１に、マージ・コーデイネータ（典型的な例とし
てはマージ・コーデイネータはＩＦＰ１４ないし１６で
あるが、必ずしもそれに限られるものではない）が、あ
る１つのファイルをマージして形成することになる（即
ちデータ・ソースとして機能する）１つのクラスに属す
る複数のＡＭＰを、（ＡＭＰ１８〜２３の中から）識別
する。割当てがなされていない１つのＴＮが選択され、
そしてデータ・ソース機能を識別するために割当てられ
る。このファイルを別の１組のＡＭＰ（それらは元のデ
ータ・ソースのプロセッサであってもよい）へ分配ない
しハツシングするするという第２の主要機能に対しては
、そのときまで割当てをされていなかった別のＴＮが割
当てられる。

このマージ機能のためのコーデイネータは、第１のＴＨ
に関係するファイルの、マータングの作業を行なうこと
になるクラスに属する複数のプロセッサを、ＤＳＷを用
いて識別する。このマータングの作業に関与する関与プ
ロセッサは、そのＴＨのステータスのレベルを上昇させ
て「ビズイ」または「ウェイティング」ステータスとし
、その後に、マージ動作の制御が、マージ動作に関与し
ている関与プロセッサのうちの１つへ渡される（即ちコ
ーデイネータの仕事が委任される）。

以上の複数の関与プロセッサ（それら以外の全てのプロ
セッサ・モジュールはそのトランザクション・ナンバに
関しては非関与プロセッサである）の各々は、このよう
に規定されたマージのタスクに関するメッセージ・パケ
ットを受信してそれに対する肯定応答を送出した後には
、そのプロセッサ自身のサブタスクの実行を、そのステ
ータス・レベルを適宜更新しながら進行させて行く。そ
して、マージ・コーデイネータの仕事を委任されている
プロセッサがそれ自身のタスクを終了したならば、その
プロセッサは、その他の全ての関与プロセッサに対して
、当該トランザクション・ナンバに関するステータスを
知らせるよう、ステータス・リクエストを送出し、それ
によフて、関与プロセッサのうちでレディネス状態が最
低のプロセッサを表示している応答を受取ることができ
る。

、マージ動作の制御は、このレディネス状態が最低のプ
ロセッサへ渡され、この後には、このプロセッサが、自
身の作業が終了した際にその地金ての関与プロセッサを
ポーリングすることができるようになる。以上のプロセ
スは、必要とあらば、関与プロセッサの全てが準備完了
状態となっていることを示す応答が受信されるまで、続
けさせることができる。そのような応答が受信された時
点においてコーデイネータとして働いていたプロセッサ
は、続いて、ＤＳＷを利用して当該クラスに属している
関与プロセッサを識別しつつ、Ｈ，Ｓ。

ＲＡＭ２６へのメツセージの転送を開始し、このメツセ
ージの転送に伴なって、ステータス・レベルが該当する
出力メツセージ・ベクタ情報により「送信準備完了」へ
と更新される。これに続いて実行されるポーリングの結
果、全ての関与ＡＭＰが送信準備完了状態にあることが
判明したならば、コーデイネータは、その特定のＴＮに
ついてのマージ開始コマンドを発令する。

マージ動作が実行されている間に、処理済のデータ・パ
ケットは、結果をリレーショナル・データベースに従っ
て二次記憶装置へ分配するための１つのクラスに属する
複数のプロセッサ・モジュールへ宛てて、転送されるこ
とになる。それらの複数の受信プロセッサが、このとき
発信元となっている複数のプロセッサと同じものである
と否とにかかわらず、この分配に関与するクラスに所属
する関与プロセッサ（即ち上記受信プロセッサ）は、Ｄ
ＳＷによって識別され、またそのトランザクションは新
たなＴＮによって識別される。この新しいトランザクシ
ョンに関わる関与プロセッサの全てに対して、この新た
なＴＮが割当てられることになり、また、それらの関与
プロセッサは、それらのレディネス状態のレベルを上昇
させて「受信準備完了」とすることになる。このＤＳＷ
は、クラス指定ではなく、ハツシング選択指定のものと
することもできるが、いずれの場合においても、マージ
が実行されている間は、関与プロセッサの全てが、ブロ
ードカストされるメツセージを受信できる状態におかれ
ている。「マージ開始」が発令されたならば、送出動作
に関与すべき送出関与プロセッサの各々から複数のメッ
セージ・パケットが、しかも夫々のプロセッサから互い
に同時に、ネットワーク上へ送出され、それらのメッセ
ージ・パケットに対しては動的に（＝伝送中に）（＊失
権の判定が行なわれる。各々の送出関与プロセッサが、
それ自身の１組のメツセージを送信完了したならば、そ
れらの各々の送出関与プロセッサは、一定の形に定めら
れている「エンド・サブ・ファイル（Ｅｎｄ　ｏｆ　Ｆ
ｉｌｅ　）　Ｊメツセージの送信を試み、この「エンド
・サブ・ファイル」メツセージは種々のデータメツセー
ジより優先順位が低い。関与プロセッサの全てが「エン
ド・サブ・ファイル」メツセージを送出するようになる
までは、この「エンド・サブ・ファイル」メツセージは
データ・メツセージとの競合に敗退し続け、そして全て
の関与プロセッサから送出されるようになったならば、
ようやく、「エンド・サブ・ファイル」メツセージの転
送が達成される。この転送が達成されると、コーデイネ
ータは「エンド・サブ・マージ（Ｅｎｄ　ｏｆ　Ｍｅｒ
ｇｅ）　Ｊメツセージを送出し、また、それに続いてｒ
ＴＮ放棄」を実行することができ、このｒＴＮ放棄」に
よってこのトランザクションは終了する。オーバラン状
態、エラー状態、ないしはロック状態に対しては、マー
ジ即ち送信を始めからやり直すことによって適切に対処
することができる。

ある１つのＴＨに関するマージ動作が終了したならば、
このシステムは、ＴＨのシーケンスの中の、続く次のＴ
Ｎへとシフトすることができる。

この新たなＴＮに該当する複数のメッセージ・パケット
の待ち行列を、各々のプロセッサ・モジュールが作り終
ったならば、それらのプロセッサ・モジュールは、マー
ジ動作を実行させるためのネットワークに対する働きか
けを再び開始することが可能となる。個別に実行される
プロセッサ内マージ動作に加え、更に以上のようにネッ
トワーク内マージ動作が効率的に利用されるために、こ
のシステムは、従来のシステムに対して著しく優れた、
極めて大規模なソート／マージ・タスクを実行すること
ができるようになっている。本発明を採用した場合に、
システム内のある１つのファイルをソートするために必
要な時間は、レコードの個数をｎ個、プロセッサの個数
をｍ個とするとき、以下の式で表わすことができる。

ｍ　　　　　　　　ｍ この式において、Ｃ２は定数であり、この実施例に関し
ては、１００バイト・メツセージが用いられている場合
には約１０マイクロ秒と見積られ、またＣ１は、典型的
な１６ビツト・マイクロプロセッサが使用されている場
合に、約１ミリ秒と見積られる定数である。様々に組み
合わせたｎとｍとの組合せに対する、概略のソート／マ
ージ時間が、秒を単位として次の表に示されており、そ
れらのイ直は１００バイト・レコードが用いられている
場合の値である。

（以下余白） 以上の表に示されている具体例の数字を従来のシステム
と比較して評価するのは容易なことではない、その理由
は、相互に関連を有する２種類のソート処理シーケンス
（プロセッサによるソートとネットワークによるソ、−
ト）が関与しているからであり、また、そもそも、かか
る能力を有するシステムが殆んど存在していないからで
ある。更に、本システムではその長さが長大でしかも可
変なメツセージがソート及びマージされるのに対して、
−数的な多くのソート能力は、数バイトないし数ワード
について能力評価がなされている。

更に別の重要な要因として、本システムはマルチプロセ
ッサそのものであって、ソート／マージ処理の専用シス
テムではないということがある。

本システムは、局所的にも大域的にも、マージ動作とノ
ン・マージ動作との間を完全なフレキシビリティをもっ
てシフトすることができ、しかもこのシフトを、ソフト
ウェア的な不利益を生じることなく、また、システム効
率に損失を生じさせることもなく、行なえるようになっ
ている。

タスク・リクエスト／タスク応答のサイクルニ」 第１図に関し、ネットワーク５０に接続されているプロ
セッサ１４．１６、ないし１８〜２３はいずれも、他の
１個または複数個のプロセッサにタスクを実行させるた
めのタスク・リクエストを、メッセージ・パケットの形
態の然るべきフォーマットで形成する機能を有している
。リレーショナル・データベース・システムにおいては
、これらのタスクの殆んどはホスト・コンピュータ１０
．１２をその発生源とし、インターフェイス・プロセッ
サ１４．１６を介してシステム内へ入力されるものであ
るが、ただし、このことは必要条件ではない。然るべぎ
フォーマットで形成されたこのメッセージ・パケットは
、他のプロセッサからのパケットとの間で争われるネッ
トワーク上の競合の中へ投入され、そして、他のタスク
の優先順位のレベル並びにこのプロセッサにおける動作
状態のレベル次第で、時には優先権を得ることになる。

タスクは、１つのメッセージ・パケットによってその内
容を指定されていることもあり、また、複数の継続パケ
ットによって指定されていることもあるが、後に続く継
続パケットは、データ・メツセージのグループ（第１１
図参照）の中では比較的高い優先順位レベルを割当てら
れ、それによって、後に続く部分を受信するに際しての
遅延ができるだけ短くなるようにしている。

メッセージ・パケットには、トランザクション・アイデ
ンティティ（子トランザクション識別情報）が、トラン
ザクション・ナンバの形で含まれている。このトランザ
クション・ナンバは、処理結果を引き出す上での方式に
関するモードであるノン・マージ・モード即ちデイフォ
ルト・モード（ｒＴＮＯＪ　）と、マージ・モード（ｒ
ＴＮＯＪ以外の全てのＴＮ）とを、選択に応じて区別す
るという性質を本来的に備えている。更に、メッセージ
・パケットにはＤＳＷが含まれている。このＤＳＷは、
実質的に、転送先プロセッサとマルチプロセッサ動作の
モードとを指定するものであり、この指定は、特定のプ
ロセッサの指定、複数のプロセッサから成るクラスの指
定、或いはパッシングの指定によって行なわれ、本実施
例においては、ハツシングは、リレーショナル・データ
ベースの一部分へのパッシングである。ネットワーク５
０を介してターゲット・プロセッサ（指定転送先プロセ
ッサ）へブロードカストされるメッセージ・パケットは
、そのプロセッサにおいて局所的に受入れられて（＝そ
のプロセッサ自身への受入れが適当であるとの判断がそ
のプロセッサ自身によってなされて）、そして、受信し
た旨の認証が肯定応答（ＡＣＫ）によって行なわれる。

プロセッサ１４．１６及び１８〜２３の全てが、ＥＯＭ
（エンド・サブ・メツセージ）のあとに続いてネットワ
ーク５０へ互いに同時に応答を送出するが、しかしなが
ら、指定転送先プロセッサから送出されたＡＣＫが優先
権を獲得し、そして発信元プロセッサに受信されること
になる。

続いて指定転送先プロセッサは、送られてきたメツセー
ジが、局所Ｈ，Ｓ、ＲＡＭ　（＝個々のプロセッサ・モ
ジュールに備えられているＨ、Ｓ、ＲＡＭ）とインター
フェイス１２０と（第８図及び第１３図）を介して局所
マイクロプロセッサに転送されるときに、このリクエス
ト・パケットに送られてきたメツセージ）が要求してい
る処理を非同期的に（＝当該プロセッサ・モジュール以
外の要素とは同期せずに）実行する。リレーショナル・
データベースに関するタスクが実行される場合には、Ｄ
ＳＷは互いに素のデータ部分集合（この部分集合はその
部分集合のためのディスク・ドライブに格納されている
）のある部分を指定するのが通常の例であるが、ただし
、時には、格納されているデータベースを参照すること
を必要としないタスクが実行されることもある。特定の
演算やアルゴリズムを個々のプロセッサによって実行す
るようにしても良く、また指定転送先プロセッサとして
複数のプロセッサが指定された場合には、それらのプロ
セッサの各々が、タスク全体の互いに素の部分集合につ
いての仕事を実行するようにすることができる。可変長
のメッセージ・パケットは、リクエスト・メツセージに
よフて、実行すべぎ動作とデータベース・システム内の
参照すべきファイルとの指定が行なえるように構成され
ている。ここで注意すべきことは、所与の１つのタスク
に関するメッセージ・パケットが大量に存在している場
合もあるということであり、その場合には、ネットワー
クの内部で行なわれるソートのための弁別基準となる適
当な特徴を付与するために、任意採用可能なキー・フィ
ールド（第３図）が重要になってくるということである
。

応答を行なおうとしている各プロセッサによって発生さ
れるタスク応答パケットは、マイクロプロセッサから、
第１図の制御ロジック２８を介して局所Ｈ，Ｓ、ＲＡＭ
２６へと転送され、そこでは、タスク応答パケットは第
２１Ａ図の送出メツセージ・フォーマットの形で格納さ
れる。タスク応答が、継続パケットの使用を必要とする
ものである場合には、そのような継続パケットは先頭パ
ケットの後に続いて、ただし継続のためのより高い優先
順位を与えられた上で、送出される。システムがマージ
・モードで動作しており、且つ、各々のプロセッサがあ
る１つのトランザクション・ナンバに関する多数のパケ
ットを発生している場合には、それらのパケットを先ず
局所的に（−個々のプロセッサの内部において）ソート
類でチェーンし、その後に、ネットワーク５０上でマー
ジを行なうことによって大域的なソート類に並べるよう
にすることができる。

タスク結果パケットは、プロセッサ１４．１６及び１８
〜２３からネットワーク５０へ、同時送出パケット群を
成すように送出され、そして１つの最優先メッセージ・
パケットが、所定のネットワーク遅延ののちに、全ての
プロセッサへブロードカストにより送り返される。それ
らのタスク結果パケットの転送は、そのタスクの性質に
応じて、最初にリクエスト・メツセージを発信した発信
元プロセッサをその転送先として行なわれることもあり
、また、１個ないし複数個の他のプロセッサを転送先と
して行なわれることもあり、更には、既に説明した複数
のマルチプロセッサ・モードのうちのいずれのモードで
転送を行なうこともできる。リレーショナル・データベ
ース・システムにおいて最も一般的に行なわれる事例は
、パッシングを利用して転送先の選択を行ないつつ、マ
ージと再分配とを同時に実行するというものである。従
ってそのことからも理解されるように、「タスク・リク
エスト／タスク応答」のサイクルの中では、各々のプロ
セッサが、発信元プロセッサとしても、コーデイネータ
・プロセッサとしても、また、応答側プロセッサとして
も動作することができ、更には、それらの３つの全てと
して動作することもできるようになっている。多くの「
タスク・リクエスト／タスク応答」サイクルが関与して
くるため、プロセッサ１４．１６及び１８〜２３、並び
にネットワーク５０は、それらのタスクの間で多重化（
マルチプレクシング）されるが、ただしこの多重化は、
時間を基準にすると共に更に優先順位をも基準にして行
なわれる。

１連力」Ｌした２重 リレーショナル・データベース・システムにおいては、
ホスト・コンピュータ１０．１２を利用して、また更に
、タプル（ｔｕｐｌｅｓ）と−次的データ及びバックア
ップ用データの互いに素のデータ部分集合とを規定する
アルゴリズムに従ってリレーショナル・データベースを
複数のディスク・ドライブ３８〜４３の間に分配するよ
うにした分配法を利用して、複雑な問合せがホスト・コ
ンピュータ１０または１２から、ＩＦＰ１４または１６
を介してシステムへ入力される。この入力された問合せ
のメッセージ・パケットは、先ず最初にＩＦＰ１４また
は１６によって詳細に解析され、この解析は、ホスト・
コンピュータからのメツセージを、ＡＭＰ１８〜２３に
対してタスクの実行を要求するための複数のタスク・リ
クエストへと変換するために行なわれるものである。Ｉ
ＦＰ１４ないし１６は、その動作を開始するに際して、
１個ないし複数個の特定のＡＭＰから情報を引き出すた
めのリクエスト・パケットを送出し、それによって、ホ
スト・コンピュータからのメッセージの詳細な解析に必
要なシステム内データを得ることが必要な場合もある。

ホスト・コンピュータからのリクエストの処理に必要な
データを得たならば、ＩＦＰ１４ないし１６は、ＡＭＰ
　１８〜２３との間で何回かの「タスク・リクエスト／
タスク応答」サイクルを実行することができ、また、デ
ータを実際に処理して、ホスト・コンピュータからのリ
クエストを満足させることができる。以上の処理シーケ
ンスにおいては、上に挙げたタスク・リクエストとタス
ク応答とから成るサイクルが用いられ、また、そのサイ
クルは任意の長さに亙って継続することができる。続い
て、ＩＦＰ１４ないし１６は、ＩＦＰインターフェイス
を介してホスト・コンピュータと通信する。ホスト・コ
ンピュータへのこの応答は、単に、ホスト・コンピュー
タ１０または１２が次の複雑な問合せを発生するために
必要とするデータを提供するためのものであることもあ
る。

（独立型マルチプロセッサシステム） 第１図に関連して先に説明した本発明に係るシステムの
基本的実施例は、ホスト・コンピュータ並びに現在使用
されているホスト・コンピュータ用のソフトウェア・パ
ッケージと組み合わせて使用することのできる、後置プ
ロセッサ（バックエンド・プロセッサ）の例を示すもの
である。しかしながら、既に言及したように、本発明は
広範な種々の処理用途において、また特に、大容量の中
央処理能力を必要とすることなく処理タスクを容易に細
分及び分配できるような種類の処理用途において、格別
の利点を有するものである。第２０図は、本発明に係る
独立型（スタンド・アローン型）マルチプロセッサ・シ
ステムの簡単な構成の一実施例を図示している。第２０
図において、複数のプロセッサ３００はいずれもインタ
ーフェイス３０２を介して能動ロジック・ネットワーク
３０４へ接続されており、このネットワークは既に説明
したものと同様のネットワークである。データの完全性
を強化するために、冗長性を有する能動ロジック・ネッ
トワーク３０４を採用するようにしても良い。この実施
例においても、プロセッサ３００には１６ビツト・マイ
クロプロセッサ・チップを使用することができ、また、
充分な容量のメインＲＡＭメモリを組込むことができる
ようになっている。この図には９つのプロセッサ３００
のみが示されており、また、それらのプロセッサの各々
には異なった種類の周辺機器が接続されているが、これ
は、このシステムの多用途性を示すためである。実際に
は、このシステムは更に多くのプロセッサをネットワー
クに備えることによりはるかに効率的になるのであるが
、しかしながら、比較的少数のプロセッサしか備えてい
ない場合であっても、システムの信頼性とデータの完全
性と関して格別の利点が得られるものである。

この実施例においては、複数のプロセッサ３００を不便
のない充分な距離をとって互いから物理的に離隔させる
ことができ、それは、データ転送速度が先の実施例につ
いて述べた速度である場合にノード間の最大間隔が２８
フイート（５，５ｍ）にもなるため、大規模なアレイを
成す複数のプロセッサを、建物の１つのフロア、ないし
は隣接する幾つかのフロアの上に、むやみに込み合うこ
とのないように設置して、利用することができるからで
ある。

独立型システムでは、先に説明した後置プロセッサの実
施例の場合と比較して、周辺機器コントローラ並びに周
辺機器それ自体に、はるかに多くの種類のものが用いら
れる。ここでは便宜的に、個々の入出力デバイスは、夫
々が別個のプロセッサに接続されているものとする。例
えば、キーボード３１２とデイスプレィ３１４とを備え
た入出力端末装置３１０は、端末コントローラ３２０を
介して、同端末装置３１０のためのプロセッサ３００に
接続されている。ただし、比較的動作速度が遅い端末装
置の場合には、かなりの規模の端末装置ネットワークを
１個の１６ビツト・プロセッサで制御することも不可能
ではない。この図示の入出力端末装置は、手動操作キー
ボード等の手動操作入力処理装置がどのようにしてシス
テムに接続されるのかについての一例を示しているにす
ぎない、プロセッサ３００の処理能力を利用してこの端
末装置３１０をワードプロセッサとして構成することも
でき、そしてこのワードプロセッサが、ネットワーク３
０４を介してデータベースや他のワードプロセッサ、或
いは種々の出力装置と通信できるようにすることもでき
る０例えばリジッド・ディスク・ドライブ３２２等の大
容量二次記憶装置を、ディスクコントローラ３２４を介
して、その記憶装置のためのプロセッサに接続すること
ができる。また、容易に理解されるように、大規模シス
テムには、より多数のディスク・ドライブを用いたり、
或いは異なった形態の大容量記憶装置を用いるようにす
れば良い、プリンタ３２６並びにプロッタ３３０等の出
力装置は、夫々、プリンタ・コントローラ３２８とプロ
ッタ・コントローラ３３２とを介して、それらの出力装
置のためのプロセッサ３００にインターフェイスしてい
る。不図示の他のシステムとの間の対話は通信コントロ
ーラ３３８を介して、そして通信システム３３６を経由
して行なわれ、通信システム３３６としては例えば、テ
レタイプ・ネットワーク（ＴＴＹ）や、更に大規模なネ
ットワークのうちの１つ（例えばエサ−ネット（Ｅｔｈ
ｅｒｎｅｔ）　）等が用いられる。プロセッサ３００の
うちの幾つかが、周辺装置を接続することなく単にネッ
トワーク３０４に接続されることもある（不図示）。

双方向のデータ転送が行なわれる可能性があるのは、テ
ープ・ドライブ（テープ駆動機構）３４０及びテープ・
ドライブ・コントローラ３４２が用いられている場合、
それに、コントローラ３４６が接続されたフロッピ・デ
ィスク・ドライブ３４４が用いられている場合等である
。

一般にテープ・ドライブは、オン・ライン接続して使用
する際の大きな記憶容量を提供するばかりでなく、ディ
スク・ドライブのバックアップにも利用可能である。こ
のバックアップの目的には、密閉式リジッド・ディスク
装置に、ある時点までに格納されたデータを保存するた
めにテープが用いられる。このようなバックアップ動作
は、通常、低負荷の時間帯（例えば夜間または週末等）
に行なわれるため、ネットワーク３０４を用いて長い「
ストリーミング」転送を行なうことができる。更には、
システムの初期設定の際のプログラムの入力のためには
、フロッピ・ディスク・ドライブ３４４が使用されるこ
とがあるため、ネットワークの使用時間のうちの幾分か
をこの「ストリーミング」のモードにあてて、かなりの
量のデータを転送することもできる。光学文字読取器３
５０は、更に別の入力データのソースとして機能するも
のであり、その人力データは、そのコントローラ３５２
を介してシステムへ入力される。

尚、単に「他の装置３５４」とだけ記されている周辺装
置は、コントローラ３５６を介してシステムに接続する
ことによって、必要に応じたその他の機能を発揮するよ
うにすることができるものである。

別々のプロセッサ・モジュールから夫々のメッセージ・
パケットを互いに同時に送出し、そしてそれらのメッセ
ージ・パケットに対して優先権の判定を行なって、１つ
の、或いは共通の最優先メッセージ・パケットが所定の
一定の時間内に全てのプロセッサ・モジュールへ同時に
ブロードカストされるようにするという方式を使用して
いるため、オン・ライン状態にある個々のプロセッサの
いずれもが、このシステム内の他のプロセッサ・モジュ
ールに等しくアクセスできるようになっている。優先順
位を付与されたトランザクション・ナンバ並びにレディ
ネス状態表示と、メツセージ内に含まれた転送先選択エ
ントリとを利用しているこの大域的セマフォ・システム
によって、どのプロセッサもコントローラとして働くこ
とが可能となっているため、このシステムは、階層的な
方式でも、また非階層的な方式でも動作可能となってい
る。本システムが、ソフトウェアの精査や変更を必要と
することなく拡張或いは縮小することができるというこ
とも、非常に重要である。

既に説明したメツセージ長さよりかなり長いが、なお比
較的長さの限られているメツセージに対するアクセスが
必要な場合であフても、そのようなアクセスを実行する
ことができる。例を挙げれば、複雑なコンピュータ・グ
ラフィクス装置（不図示）に関して、精巧な２次元図形
及び３次図形を作成するために、膨大なデータベースの
特定の部分にだけアクセスすることが必要とされる場合
がある。また、ワード・プロセッサ・システムに関して
、オペレータ（操作者）の操作速度が遅いために、デー
タベースのうちから、−度に僅かなデータのシーケンス
のみが必要とされる場合もある。これらの状況、並びに
それに類似した状況においては、本システムの、可変長
のメツセージを取扱うことのできる能力、並びに継続メ
ツセージに優先権を付与することのできる能力が有益な
ものとなる。処理能力を集中させることを必要とする状
況や、甚だしく長いメツセージの転送を必要とする状況
は、このシステムの使用に限界を与えるが、それ以外の
状況においては、本システムは非常に有利に機能する。

種々の異なったデータ形式の操作とそれに伴なうのソー
ト機能ないしマージ機能に関わる動的な状況は、いずれ
も本発明が有利に機能する状況に該当する。複雑なデー
タを収集し、照合し、そして解析することを含む経営意
志決定はその種の状況の一例であり、また、定期刊行物
のための、映像入力や図形入力の作成及び編集も、その
−例である。

（結論） 当業者には明らかなように、第１図のシステムは、ソフ
トウェアを変更することを必要とせずにそこに含まれる
プロセッサの個数を任意の個数に（ただしデータ転送容
量によって決定される実際上の限界の個数までに）拡張
することが可能である。更にこれも明らかなことである
が、同図のシステムは、夫々の処理装置のステータスの
確認、タクス並びにプロセッサの優先順位の設定、それ
にプロセッサの処理能力の効率的な利用の確保のための
、管理及びオーバーヘットのソフトウェアの必要量を大
幅に減少させている。

明白な利益が得られるのは、データベース・システムや
、その他の、データベース・システムと同様に１つのタ
スクの全体を、互いに独立して処理することのできる複
数のサブタスクへ細分することが適当なシステム等の場
合である。例えばリレーショナル・データベースに関し
て言えば、二次記憶装置の容量が格段に増大した場合に
も、更なるデータベースを一次的データとバックアップ
・データとからなるデータ構造の中に適切に統合するだ
けで良いのである。換言すれば、ネットワークを限りな
く拡張することが可能であり、それが可能であるのは、
標準化された交点装置即ちノードを２進数的に発展して
行く接続方式で連結しているために、それらの個々のノ
ードにおいて実行される機能が拡張によって変化するこ
とがないからである。更には、ノードの動作についての
設定処理シーケンスや外部制御も不要である。従って本
発明に係るシステムが、第１図に示されているように、
１台ないし複数台のホスト・コンピュータのバックエン
ド・プロセッサとして機能するように接続されている場
合には、システムのユーザはオペレーティング・システ
ムのソフトウェアも、応用ソフトウェアも変更すること
なしに、データベースを任意に拡張（或いは縮小）する
ことができる。ホスト・プロセッサ・システム（＝ホス
ト・コンピュータ）の側から見れば、このバックエンド
・プロセッサはその構成の如何にかかわらず「透明な」
ものとなっており、なぜならばその構成が変化してもこ
のバックエンド・プロセッサとホスト・プロセッサ・シ
ステムとの間の対話の態様には変化は生じないからであ
る。このバックエンド・プロセッサに別のホスト・プロ
セッサ・システムの仕事をさせるように切り換えるため
には、車にＩＦＰがその新たなホスト・プロセッサ・シ
ステムのチャネルないしバスとの間で適切に会話するよ
うにするだけで良い。

ある実機の具体例におけるネットワークの構成に拠れば
、ネットワーク内のメツセージ転送に甚だしい遅延を生
じることなく、またプロセッサ間の競合に起因する不適
当な程の遅延も生じることなしに、１つのアレイに１０
００個までのマイクロプロセッサを包含して使用するこ
とができるようになっている。本明細書で説明した実施
例を、１０２４個を超えるプロセッサを含むように拡張
するにはどのようにすれば良いかは、当業者には明白で
あろう６１つのシステムに１０２４個のプロセッサを用
いる場合、実機の具体例では能動ノード間の最大ライン
長さは２８フイートになることが分っており、このライ
ン長さであればアレイを構成する上で問題が生じること
はない。ネットワークに起因する遅延時間は、いかなる
メツセージについても一定の時間２τＮであり、ここで
τはバイト・クロックの間隔、Ｎは階層構造の中の階層
の数である。明らかに、階層を更に１つ増すことによっ
てプロセッサの個数を倍にしても、遅延時間は僅かに増
加するに過ぎない。データ・メツセージであれば略々必
然的に長いメツセージとなるため（約２００バイト程度
の長さとなる）、また、競合するメツセージの全てにつ
いての優先権の判定が、データをネットワークに沿って
転送している間に行なわれるため、このネットワークは
従来のシステムと比較して、はるかに高い利用効率でデ
ータ・メツセージの転送を行なえるものとなっている。

本システムの重要な経済上の特徴並びに動作上の特徴の
なかには、標準化された能動ロジック回路がソフトウェ
アの替わりに、そして更にはネットワーク・システムに
おけるファームウェアの替わりにも用いられているとい
う事実によって得られている特徴がある。即ちこの事実
によって、近代的なＬＳＩ並びにＶＬＳ　Ｉの技術を利
用してプロセッサのコストと周辺装置のコストとを含め
た全体のコストに対して相対的に低コストで、偏傾性の
高い回路を組込むことができるようになっているのであ
る。

ソフトウェアに時間と経費とを費やさねばならないのは
、データベース管理等の問題領域のタスクに関係するよ
うな、重要な部分についてだけに限定されている。例を
挙げれば、本システムの構成に拠れば、データベースの
完全性を維持するために必要な諸機能の全てを、メッセ
ージ・パケットの構成並びにネットワークの構成に基づ
く範囲内で実行し得るようになっている。ポーリング、
ステータスの変更、並びにデータの復旧等の機能はシス
テムの内部において実行される。

更に別の重要な考慮すべき点として、本発明のネットワ
ークは、その高速データ転送の性能が、従来のオーミッ
クな配線バスに充分匹敵する程に優れたものであるとい
うことがある。複数のメッセージ・パケットが互いに同
時に送出され、それらが伝送されている間に優先権の判
定がなされるため、従来の方式においてステータス・リ
クエストとそれに対する応答の送出、並びに優先権の判
定に伴なフていた遅延が、回避されているからである。

更には、プロセッサの個数が美大な個数であってもノー
ト間の接続構造の長さを所定の長さ以下に抑えることが
可能であるため、バス内の伝播時間がデータ転送速度に
対する制約となることがない。

本システムは、マイクロプロセッサ及びネットワークの
使用効率という点において最適状態に迫るものであるこ
とが判明している。これらの点に関して重要なことは、
全てのマイクロプロセッサがビズイ状態に保たれるよう
にすることと、ネットワークが一杯に有効利用されるよ
うにすることとである。ｒｌＦＰ−ネットワーク−ＡＭ
ＰＪの構成は、事実上それらのことを可能にしており、
その理由は、自らが送出したメッセージ・パケットが優
先権を獲得するための競合において敗退したマイクロプ
ロセッサは、なるたけ早い適当な時刻に再度送信を試み
るだけで良く、そのためバスのデユーティ・サイクルが
高いレベルに維持されるからである。高速ランダム・ア
クセス・メモリもまたこの効果を得るために寄与してお
り、なぜならば、高速ランダム・アクセス・メモリは処
理すべき入力メッセージ・パケットと送出すべき出力メ
ッセージ・パケットとの両方をその内部に集積している
ため、各々のプロセッサが作業のバックログを常時人手
できると共に、ネットワークもまたメツセージパケット
のバックログを人手できるようになっているからである
。全ての入力バッファが満杯になったならば、プロセッ
サがその事実を知らせる表示をネットワーク上へ送出す
る。

また、ＩＦＰに用いられている、ホスト・コンビュータ
からのメツセージを受取るための入力バッファが満杯に
なりたならば、そのことを知らせる表示がチャネル上に
送出される。従って本システムは、内部的にもまた外部
的にも自己調歩式となっている。

本システムは、以上に説明したようなアーキテクチャと
メツセージの構成とを利用することによって、汎用マル
チプロセッサ・システムに必要とされるその他の多くの
機能をも実行できるように構成されている。例えば従来
技術においては、大域的資源のステータスの変化を評価
及び監視するための方式に関して非常な注意が払われて
いた。

これに対して本発明・に拠れば、パリティ・エラーの発
生とプロセッサの使用可能性の変化という事実との両方
を伝達するための手段として、パリティ・チャネルのみ
が備えられ使用されている。

１個ないし複数個のプロセッサがシャット・ダウンした
場合には、そのシャット・ダウンが、その発生と略々同
時にシステム中に伝達され、それによって割込みシーケ
ンスの実行を開始することができるようになっている。

複数の応答を優先順位に従ってソートするという方式が
採用されているため、大域的な能力の変化が生じた場合
にその変化がどのような性質のものであるかを、従来と
比較してはるかに小規模の回路とシステム・オーバヘッ
ドとによって特定することが可能となっている。

大域的セマフォと能動ロジック・ネットワークとを採用
したことによって達成されている、１回の間合せにより
優先権の判定を経て得られる大域的応答は、非常に深い
システム的な意味を持っている。この方式により問合せ
をブロードカストすることによって曖昧性のない一義的
な大域的結果が得られるため、複雑なソフトウェア並び
にオーバヘッドが不要とされている。分散型更新等のス
テータス設定動作は、多数の同時動作が複数の異なった
プロセッサで実行されている際にも実行可能となってい
る。

本システムは更に、以上のようなネットワークとトラン
ザクション・ナンバと転送先選択ワードとを用いること
によって、マルチプロセッサ・システムにおける仕事の
分配並びに処理結果の収集に関する優れた能力を発揮し
ている。種々のマルチプロセッサ・モードと制御メツセ
ージとを利用することができ、また、優先順位プロトコ
ルを操作するだけで、優先順位の種々のレベルを容易に
設定しまた変更することができるようになっている。全
てのプロセッサへ同時にブロードカストすることのでき
る能力と、ネットワーク中でメツセージのソートを行な
える能力とが組み合わさることによって、いかなるプロ
セッサ・グループ或いはいかなる個々のプロセッサを転
送先とすることも可能となっていると共に、処理結果を
適切な順序で引き出すことも可能となっている。従って
、リレーショナル・データベース・システムに対する複
雑な問合せが人力されたならば、そのことによってデー
タベース動作に必要なあらゆる処理シーケンスが開始さ
れるようになっている。

本システムの更に別の利点は、リレーショナル・データ
ベース・システム等のマルチプロセッサ・システムに、
容易に冗長性を導入できることにある。二重ネットワー
クと二重インターフェイスとを備えているため、一方の
ネットワークが何らかの原因で故障した場合にもシステ
ムが動作し続けられるようにする冗長性が得られている
。データベースを互いに素の一時的部分集合とバックア
ップ用部分集合という形で分配しであるため、データ喪
失の確率が最小のレベルにまで低減されている。故障が
発生したり変更が加えられたりした場合にも、用途の広
い種々の制御機能が利用可能であるためにデータベース
の完全性を維持し得るようになっている。

【図面の簡単な説明】 第１図は、新規な双方向ネットワークを含む、本発明に
係るシステムのブロック図である。 第２図および第２Ａ図〜第２Ｊ図は、第１図に示された
簡単な構造の実施例のネットワークにおけるデータ信号
並びに制御信号の伝送の態様を示す、時間の経過に沿っ
た連続する一連の説明図であり、第２図は信号伝送の開
始前の時点における状態を示す図、また、第２Ａ図〜第
２Ｊ図は、夫々、１＝０からｔ＝９までの連続する１０
箇所の時点における時間標本の一つに対応している図で
ある。 第３図は、第１図に示されたシステムに採用されている
メッセージ・パケットの構成を図示する説明図である。 第４図は、第１図に示された新規な双方向ネットワーク
用いられている能動ロジック・ノード並びにクロック回
路に関する、同ネットワークの更なる細部構造を示すブ
ロック図である。 第５図は、前記能動ロジック・ノードの内部の様々な動
作状態を示す、状態図である。 第６図は、前記能動ロジック・ノードの内部において行
なわれるエンド・サブ・メツセージの検出動作を説明す
るためのタイミング・ダイアグラムである。 第７図は、第４図に示したクロック回路の動作を説明す
るための、タイミング波形のダイアグラムである。 第８図は、第１図に示したシステムに使用することので
きる、高速ランダム・アクセス・メモリを含むプロセッ
サ・モジュールのブロック図である。 第９図は、第８図に示したマイクロプロセッサ・システ
ムのメインＲＡＭの内部のアドレスの割当て状況を示す
図である。 第１０図は、第８図に示された高速ランダム・アクセス
・メモリの、１つの参照部分の内部におけるデータの配
置態様のブロック図である。 第１１図は、前記システムに用いられているメツセージ
の優先順位プロトコルを示すチャートである。 第１２図は、トランザクション・ナンバのワード・フォ
ーマットを図示する説明図である。 第１３図および第１３Ａ図は、第１図及び第８図に示し
たシステムの、その内部に備えられている各プロセッサ
モジュールに用いられているインターフェイス回路のブ
ロック図であり、第１３図の右側に第１３Ａ図を置くこ
とによって１枚につながる図である。 第１４図は、第１３図のインターフェイス回路において
用いられている様々なりロック波形及びフェイズ波形を
図示するタイミング・ダイアグラムである。 第１５図は、転送先選択ワードに基づいてマツピングを
行なうための、メモリ構成の更なる詳細とマツピングの
一方式とを図示するブロック図である。 第１６図は、入力データ・メツセージを受信した際のス
テータスの変化を示す、簡略化したフローチャートであ
る。 第１７図および第１７Ａ図は、メツセージの受信が行な
われているときのステータスの変化を示すフローチャー
トであり、第１７図を第１７Ａ図の上縁部に接して並べ
ることにより１枚につながる図である。 第１８図は、様々なプライマリ・メツセージとそれらに
対して発生される種々の応答との間の関係、並びに、様
々なプライマリ・メツセージとそれらに応答して実行さ
れる動作との間の関係を示す表である。 第１９図および第１９Ａ図は、メツセージの送信が行な
われているときのステータスの変化を示すフローチャー
トであり、第１９図を第１９Ａ図の上縁部に接して並べ
ることにより１枚につながる図である。 第２０図は、本発明に係るスタンド・アローン型システ
ムのブロック図である。 第２１図は第２１Ａ図及び第２１Ｂ図から成り、前記高
速ランダム・アクセス・メモリに格納されているメツセ
ージを示す図である。 第２２図は、データベース・システム内の複数の異なっ
たプロセッサの間にデータベースの夫々の部分を分配す
るための、分配方式の可能な一例を示す簡略化した模式
図である。 １０．１２−−ホスト・コンピュータ、１４．１６−−
インターフエイス・プロセッサ、１８〜２３−−アクセ
ス・モジュール・プロセッサ、 ２４−一マイクロプロセッサ、 ２６−一高速ランダム・アクセス・メモリ、２８−一制
御ロシック、 ３２−−ディスク・コントローラ、 ３８〜４３−−ディスク・ドライブ、 ５０−一能動ロシック・ネットワーク構造、５４−一ノ
ード、 ５６−−クロツク・ソース、 １２０．１２０−−ネットワーク・インターフェイス、 １０３−一マイクロプロセッサ・システム。

Claims (12)

【特許請求の範囲】
1. （１）複数のデータ処理のタスクを、システム内の複数
   の異なったプロセッサにおいて実行し、転送経路、使用
   可能性、優先状態を判定するマルチプロセッサ・システ
   ムであつて、 優先権判定の基準とされるコマンド及びデータを内包す
   るメッセージ・パケットを送出する、送出手段を備え、 複数のメッセージ・パケットを受取り、１つの優先メッ
   セージ・パケットを前記複数のプロセッサへ分配するよ
   うに接続されたネットワーク手段を備え、 複数のプロセッサ・モジュールを備え、該プロセッサ・
   モジュールの各々は、前記ネットワーク手段とは異なる
   動作速度で動作するプロセッサと、ランダム・アクセス
   ・メモリ手段を含むインターフェイス手段とを含んでお
   り、 前記インターフェイス手段は、前記ネットワーク手段と
   前記プロセッサとの双方に接続されており、且つ、該イ
   ンターフェイス手段は、メッセージ・パケットに応じて
   、当該インターフェイス手段に組み合わされたプロセッ
   サを転送先としたメッセージ・パケットに対してのみ応
   答する、応答手段を含んでおり、且つ、該インターフェ
   イス手段は、前記プロセッサに受信される受信メッセー
   ジ・パケット並びに前記プロセッサから送信される送信
   メッセージ・パケットを格納するための格納手段と、別
   個に前記ネットワーク手段からアクセスすることのでき
   る、タスクの識別と転送先の選択のためのタスク識別転
   送先選択情報を保持するための、複数の専用メモリ・セ
   クションとを更に含んでおり、 以上により、前記ネットワーク手段から適切なプロセッ
   サへそのインターフェイス手段を介して行なわれるメッ
   セージ・パケットの受入れと、当該インターフェイスに
   組み合わされたプロセッサから前記ネットワーク手段へ
   と送出される処理済みメッセージ・パケットの送出とが
   、プロセッサ間通信と優先権並びに転送経路についての
   中央からの判定とを必要とすることなく行なわれる、マ
   ルチプロセッサ・システム。
2. （２）前記インターフェイス手段が、前記ネットワーク
   手段と前記プロセッサとのいずれよりも高速の動作速度
   で動作するクロッキング手段と、該クロッキング手段に
   応答して前記ランダム・アクセス・メモリ手段をプロセ
   ッサ・フェイズと送信フェイズと受信フェイズとの間で
   時分割するタイム・マルチプレクシング動作を行なう手
   段とを含んでおり、且つ、前記複数のプロセッサが互い
   に非同期的に動作し前記クロッキング手段が前記ネット
   ワーク手段と同期している、請求項１記載のシステム。
3. （３）前記インターフェイス手段が、ステータス・デー
   タ格納手段を更に含んでおり、該ステータス・データ格
   納手段は、前記ランダム・アクセス・メモリ手段を含み
   、且つ、該ステータス・データ格納手段は、当該インタ
   ーフェイス手段に組み合わされたプロセッサに応答して
   、異なった複数のタスクに関するステータス・データを
   前記ネットワーク手段からアクセス可能な形態で前記ラ
   ンダム・アクセス・メモリ手段に格納すると共に、ステ
   ータス表示応答の本文（テキスト）の参照ディレクトリ
   を該ランダム・アクセス・メモリ手段に格納する手段で
   あり、且つ、前記プロセッサ・モジュールが、前記ラン
   ダム・アクセス・メモリ手段に格納されたステータス表
   示応答の本文を制御するための手段を含んでいる、請求
   項２記載のシステム。
4. （４）前記ステータス・データには、メッセージ・パケ
   ットの流れを制御するために用いられるメッセージ・カ
   ウント・データが含まれており、且つ、前記ランダム・
   アクセス・メモリ手段が、前記ネットワーク手段と当該
   ランダム・アクセス・メモリ手段に組み合わされたプロ
   セッサとの間の通信のための複数の受信メッセージ・パ
   ケット並びに複数の送信メッセージ・パケットをアセン
   ブルするメッセージ・バッファ手段を含んでいる、請求
   項３記載のシステム。
5. （５）前記メッセージ・バッファ手段が、受信メッセー
   ジ・パケットのための受信用バッファ・セクションと、
   送信メッセージ・パケットのための送信用バッファ・セ
   クションとを含んでおり、且つ、前記インターフェイス
   手段が、プロセッサ使用不可能状態表示手段を含んでお
   り、該プロセッサ使用不可能状態表示手段は、前記受信
   用バッファ・セクション並びに前記送信用バッファ・セ
   クションの現在内容に基づいて当該プロセッサ・モジュ
   ールの受信容量ないし送信容量が超過しているか否かを
   判定し、その判定に応じて当該プロセッサ・モジュール
   内のプロセッサが使用不可能状態にあることを表示する
   手段である、請求項４記載のシステム。
6. （６）前記プロセッサ使用不可能状態表示手段が、前記
   受信用バッファ・セクションを前記ランダム・アクセス
   ・メモリ手段の内部に循環バッファとして構成する手段
   と、該循環バッファにおけるオーバラン状態を検出する
   ための手段とを含んでおり、且つ、前記送信用バッファ
   ・セクションが、送信メッセージ・パケットを格納する
   ためのバッファと、出力メッセージの格納位置を示すポ
   インタの機能を果たす送信用出力メッセージ完了ベクタ
   用循環バッファとを含んでいる、請求項５記載のシステ
   ム。
7. （７）ネットワークが、互いに同時に送出された複数の
   メッセージに対して優先権の判定を行ない１つの優先メ
   ッセージを複数のプロセッサ・モジュールへ同時に送達
   し、且つ、前記複数のプロセッサ・モジュールが複数の
   メッセージを互いに同時に送出すると共に、複数の受信
   メッセージを処理し、複数のメッセージを送信すべく蓄
   積しするようにしたマルチプロセッサ・システムにおい
   て、前記プロセッサ・モジュールが、 プロセッサを備え、該プロセッサは、前記ネットワーク
   とも、また他のプロセッサとも非同期的に動作するプロ
   セッサであり、 ランダム・アクセス・メモリ手段を含むインターフェイ
   ス手段を備え、該インターフェイス手段は、前記ネット
   ワークと前記プロセッサとの双方に接続されており、該
   インターフェイス手段は、前記ネットワークより高速の
   動作速度で動作するものであり、該インターフェイス手
   段は、前記ネットワークから前記プロセッサへ、並びに
   前記ネットワークへ前記プロセッサからの、通信のため
   の受信メッセージと送信メッセージとをアセンブルする
   ためのアセンブル手段と、前記ランダム・アクセス・メ
   モリ手段を、プロセッサ・フェイズと前記ネットワーク
   からの受信フェイズと前記ネットワークへの送信フェイ
   ズとに時分割するタイム・マルチプレクシング動作を行
   なうための制御手段とを、含んでいる、 マルチプロセッサ・システム。
8. （８）前記ランダム・アクセス・メモリ手段が、複数の
   専用メモリ・セクションを含んでおり、それらの専用メ
   モリ・セクションには、選択マップ・セクション、応答
   デレクトリ・セクション、現在処理中のトランザクショ
   ンを同定するためのトランザクション同定セクション、
   出力メッセージ用セクション、並びに入力メッセージ用
   セクションが含まれている、請求項７記載のシステム。
9. （９）前記ランダム・アクセス・メモリ手段が、少なく
   とも３つの交信ポートを有しており、前記インターフェ
   イス手段が、前記ネットワークを前記ランダム・アクセ
   ス・メモリ手段の夫々異なったポートへ接続するための
   入力レジスタ並びに出力レジスタを含んでおり、 前記プロセッサが、前記ランダム・アクセス・メモリ手
   段の第３の異なったポートに接続されたアドレス・バス
   手段を含んでおり、 前記制御手段が、前記ランダム・アクセス・メモリ手段
   を、前記入力レジスタと１記出力レジスタと前記プロセ
   ッサとの間で反復周期的に時分割する手段である、 請求項８記載のシステム。
10. （１０）複数のプロセッサと相互接続ネットワーク手段
    とを含むマルチプロセッサ・システムであって、 複数のプロセッサ・モジュールを備え、該プロセッサ・
    モジュールの各々は、プロセッサと、ランダム・アクセ
    ス・メモリ手段を含むインターフェイス手段とを含んで
    おり、前記ランダム・アクセス・メモリ手段は、前記ネ
    ットワーク手段と当該ランダム・アクセス・メモリ手段
    に組み合わされたプロセッサとの間の通信のための複数
    の受信メッセージ・パケット並びに複数の送信メッセー
    ジ・パケットをアセンブルするメッセージ・バッファ手
    段を含んでおり、 前記メッセージ・バッファ手段は、受信メッセージ・パ
    ケットのための受信用バッファ・セクションと、送信メ
    ッセージ・パケットのための送信用バッファ・セクショ
    ンとを含んでおり、且つ、前記インターフェイス手段は
    、プロセッサ使用不可能状態表示手段を更に含んでおり
    、該プロセッサ使用不可能状態表示手段は、前記受信用
    バッファ・セクション並びに前記送信用バッファ・セク
    ションの現在内容に基づいて当該プロセッサ・モジュー
    ルの受信容量ないし送信容量が超過しているか否かを判
    定し、その判定に応じて当該プロセッサ・モジュール内
    のプロセッサが使用不可能状態にあることを表示する手
    段であり、前記インターフェイス手段は、他のインター
    フェイス手段と同時に送信メッセージ・パケットを送出
    するように構成されており、 前記相互接続ネットワーク手段は、同時送出された複数
    の送信メッセージ・パケットの中から１つの優先メッセ
    ージ・パケットを選択するように構成されている、 マルチプロセッサ・システム。
11. （１１）前記ランダム・アクセス・メモリ手段が、所与
    のトランザクションについてのプロセッサのレディネス
    状態を示す固定長ワードを格納するための複数のアドレ
    ス位置を含んでおり、且つ、それらのアドレス位置は前
    記複数のプロセッサ・モジュールの全てにおいて同一の
    位置とされている、請求項１９記載のマルチプロセッサ
    ・システム。
12. （１２）前記固定長ワードにはトランザクション・ナン
    バが含まれており、且つ、前記プロセッサが、所与のア
    ドレス位置に格納されているワードを、トランザクショ
    ン・ナンバによって指定された所与の１つのトランザク
    ションについての当該プロセッサのレディネス状態に応
    じて変更するように構成されており、且つ、様々なレデ
    ィネス状態は優先順位に従うものとされており、それに
    よって、異なった複数のプロセッサから送出された所与
    の１つのトランザクションに関する複数のメッセージ・
    パケットをレディネス状態に基づいてソートすることが
    可能とされている、請求項１１記載のシステム。