JPH02126364A - 複数次元データ処理装置 - Google Patents
複数次元データ処理装置Info
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- JPH02126364A JPH02126364A JP63279665A JP27966588A JPH02126364A JP H02126364 A JPH02126364 A JP H02126364A JP 63279665 A JP63279665 A JP 63279665A JP 27966588 A JP27966588 A JP 27966588A JP H02126364 A JPH02126364 A JP H02126364A
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- 230000015654 memory Effects 0.000 claims abstract description 87
- 230000007246 mechanism Effects 0.000 claims abstract description 29
- 238000012545 processing Methods 0.000 claims description 40
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 230000009466 transformation Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 23
- 230000008707 rearrangement Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000013519 translation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置に係り特に２次元又は３次元
の膨大な複数次元データを高速で処理するのに好適なバ
ッファメモリを持つ複数次元データ処理装置に関する。
の膨大な複数次元データを高速で処理するのに好適なバ
ッファメモリを持つ複数次元データ処理装置に関する。
本発明の適用を想定している分野は例えばＣＴ。
ＭＲＩ等医用画像診断分野における画像データの処理に
おいては、極めて膨大な２次元及び３次元データを扱う
ため、その画像処理を高速に行なう必要がある。特に測
定データより画像を生成する為に用いる高速フーリエ変
換（以下ＦＥＴと略称する）の演算速度の高速化は診断
効率の向上の点から重要な課題となっている。上記分野
におけるＦＦＴは２次元または３次元のＦＦＴであるが
。
おいては、極めて膨大な２次元及び３次元データを扱う
ため、その画像処理を高速に行なう必要がある。特に測
定データより画像を生成する為に用いる高速フーリエ変
換（以下ＦＥＴと略称する）の演算速度の高速化は診断
効率の向上の点から重要な課題となっている。上記分野
におけるＦＦＴは２次元または３次元のＦＦＴであるが
。
次元が高くなるほどメモリ容址が増す。例えば−方向（
１次元）２５６点の場合２次元のデータで６５５３６
（＝２５６Ｘ２５６）データ、３次元のデータで１６７
７７２１６ （２５６３）データとなり膨大なメモリを
必要とする。従ってこれらのデータを格納するには比較
的低速なダイナミックメモリを用いるのが現実には一般
的である。しかしＦＦＴ等を行なう為のデータ演算装置
（以下ＤＳＰと略称する）の演算速度が向上してくるに
従いメモリのアクセスタイムが演算速度向上の為のネッ
クとなってくる。これを解消する為に一般の計算機等で
も用いられている技術であるキャッシュメモリ即ち高速
バッファメモリを用いることが考えられる。
１次元）２５６点の場合２次元のデータで６５５３６
（＝２５６Ｘ２５６）データ、３次元のデータで１６７
７７２１６ （２５６３）データとなり膨大なメモリを
必要とする。従ってこれらのデータを格納するには比較
的低速なダイナミックメモリを用いるのが現実には一般
的である。しかしＦＦＴ等を行なう為のデータ演算装置
（以下ＤＳＰと略称する）の演算速度が向上してくるに
従いメモリのアクセスタイムが演算速度向上の為のネッ
クとなってくる。これを解消する為に一般の計算機等で
も用いられている技術であるキャッシュメモリ即ち高速
バッファメモリを用いることが考えられる。
高速バッファメモリの用法はまとまった処理を行なうの
に必要なデータをデータメモリから高速バッファメモリ
に転送しくロード）、高速バッファメモリ上で演算を行
なった後演算結果を再びデータメモリに書き出す（スト
ア）といった処理を繰返すことである。バッファメモリ
内に複数のバンクを置いて、データ処理（演算）を行な
っている間に別のバンクとデータメモリとの間でデータ
のロード／ストアを行なうようにすることによりロード
／ストアに要する時間をデータ処理時間の影に隠すこと
ができ、ある程度データ処理速度を向上させることがで
きる。
に必要なデータをデータメモリから高速バッファメモリ
に転送しくロード）、高速バッファメモリ上で演算を行
なった後演算結果を再びデータメモリに書き出す（スト
ア）といった処理を繰返すことである。バッファメモリ
内に複数のバンクを置いて、データ処理（演算）を行な
っている間に別のバンクとデータメモリとの間でデータ
のロード／ストアを行なうようにすることによりロード
／ストアに要する時間をデータ処理時間の影に隠すこと
ができ、ある程度データ処理速度を向上させることがで
きる。
しかし上記、高速バッファメモリを用いた場合。
２次元、３次元のＦＦＴを行なう際、その処理を高速に
行う上では問題があった。
行う上では問題があった。
例えば第８図に示すごとき３次元のデータＤのＦＦＴを
行なう場合を考える。ここで、３次元のデータＤは、直
交座標Ｘ、Ｙ、Ｚ方向にＮ、Ｍ。
行なう場合を考える。ここで、３次元のデータＤは、直
交座標Ｘ、Ｙ、Ｚ方向にＮ、Ｍ。
５区分した各点のデータを意味する。画点のデータをＤ
（０，Ｏ，Ｏ）として、各位置におけるデータは第８
図に記入したごとく表わされ、例えばＭＲＩ等において
は人体等の立体的な画像の情報を意味する。この様なデ
ータ処理を行う場合、Ｘ方向に並んだデータに対しＦＦ
Ｔを行ない、次いでＸ方向に並んだデータに対しＦＦＴ
を行ない、最後にＺ方向に対して行なうといったように
３方向に対して一次元Ｆ Ｆ Ｔを行なわなければなら
ない。しかしデータメモリは一次元構造である為３次元
のデータはメモリ上においては第２図（Ａ）〜（Ｃ）の
ごとく配列されることになる。この場合、Ｘ方向のデー
タは順番に並んでおり、バッファメモリへの転送は問題
ないが、Ｘ方向に並んだデータはｎデータだけ離れた位
置に配置され、２方向に並んだデータはＭＸＮだけ離れ
た位置に配置されることになる。従ってＹ、Ｚ方向に対
して一次元ＦＦＴを行なう場合、バッファメモリへの転
送をこの順番のまま単純に行なうことができなかった。
（０，Ｏ，Ｏ）として、各位置におけるデータは第８
図に記入したごとく表わされ、例えばＭＲＩ等において
は人体等の立体的な画像の情報を意味する。この様なデ
ータ処理を行う場合、Ｘ方向に並んだデータに対しＦＦ
Ｔを行ない、次いでＸ方向に並んだデータに対しＦＦＴ
を行ない、最後にＺ方向に対して行なうといったように
３方向に対して一次元Ｆ Ｆ Ｔを行なわなければなら
ない。しかしデータメモリは一次元構造である為３次元
のデータはメモリ上においては第２図（Ａ）〜（Ｃ）の
ごとく配列されることになる。この場合、Ｘ方向のデー
タは順番に並んでおり、バッファメモリへの転送は問題
ないが、Ｘ方向に並んだデータはｎデータだけ離れた位
置に配置され、２方向に並んだデータはＭＸＮだけ離れ
た位置に配置されることになる。従ってＹ、Ｚ方向に対
して一次元ＦＦＴを行なう場合、バッファメモリへの転
送をこの順番のまま単純に行なうことができなかった。
従って、従来はこの高速バッファメモリを第３図のよう
な構成として、データ演算装置がデータメモリから高速
メモリへの転送を行ないその際、Ｚ、Ｘ方向のデータを
第５図（Ｘ方向の並べ換えの例）で示すようにプログラ
ムを用いて並べ換えを行なっていた。このようにすると
第４図（Ａ）のタイムチャートで示すようにデータの転
送及び並べ換えを行うロード（ＬＤＯ，ＬＤＩ。
な構成として、データ演算装置がデータメモリから高速
メモリへの転送を行ないその際、Ｚ、Ｘ方向のデータを
第５図（Ｘ方向の並べ換えの例）で示すようにプログラ
ムを用いて並べ換えを行なっていた。このようにすると
第４図（Ａ）のタイムチャートで示すようにデータの転
送及び並べ換えを行うロード（ＬＤＯ，ＬＤＩ。
・・・）、ストア（ＳＴＯ，ＳＴＩ・・・）と高速フー
リエ変換（ＦＦＴＯ，ＦＦＴｌ・・・）がシリアルに処
理される為ＦＦＴ自体がより高速になってくると、デー
タ転送のオーバーヘッドの割合が高くなり全体的なＦＦ
Ｔの高速化に対し大きな障害となってきた。
リエ変換（ＦＦＴＯ，ＦＦＴｌ・・・）がシリアルに処
理される為ＦＦＴ自体がより高速になってくると、デー
タ転送のオーバーヘッドの割合が高くなり全体的なＦＦ
Ｔの高速化に対し大きな障害となってきた。
このような問題点を解決するため、本発明は高速バッフ
ァメモリの中に持っているデータ転送機構からデータメ
モリに出力するアドレス信号線の中間にアドレス信号を
そのビット番号順にいくつかのグループに分け、そのグ
ループ間で信号の並びを変更できるようなアドレス変換
機構を付加するよう構成したものである。
ァメモリの中に持っているデータ転送機構からデータメ
モリに出力するアドレス信号線の中間にアドレス信号を
そのビット番号順にいくつかのグループに分け、そのグ
ループ間で信号の並びを変更できるようなアドレス変換
機構を付加するよう構成したものである。
この様に、本発明は膨大なデータのグループ単位でアド
レスを入れ変えるアドレス変換機構を設けることにより
、データの並べ変えを、他のデータ群の高速処理と並行
して行うことが出来るので、複数次元のデータ処理を非
常に高速に行うことが出来る。
レスを入れ変えるアドレス変換機構を設けることにより
、データの並べ変えを、他のデータ群の高速処理と並行
して行うことが出来るので、複数次元のデータ処理を非
常に高速に行うことが出来る。
本発明の一実施例を第１図、第２図、第６図。
第７図および第９図を用いて説明する。第１図において
、データ演算装置１０１は高速バッファメモリ族ｆｆ１
１０２を介して大容量の複数次元データを記憶するデー
タメモリ１０６と接続されている。
、データ演算装置１０１は高速バッファメモリ族ｆｆ１
１０２を介して大容量の複数次元データを記憶するデー
タメモリ１０６と接続されている。
高速バッファメモリ族［１０２の中には２バンク構成の
高速メモリ１０５Ａ、１０５Ｂがあり各々アドレスセレ
クタ１０７Ａ、Ｂ、データセレクタ１０８Ａ、Ｂにより
データ演算装置１０１からのアドレス２０１．データ２
０５とデータ転送機構１０３からのアドレス２０２．デ
ータメモリ１０６からのデータ２０６を選択する。この
セレクタは高速メモリ１０５Ａがデータ演算装置１０１
からアクセス可能な時は高速メモリ１０５Ｂがデータ転
送機構１０３からアクセス可能となり、逆に１０５Ｂが
データ演算装置１０１からアクセス可能な時は１０５Ａ
がデータ転送機構からアクセス可能となるように制御さ
れる。データ転送機構１０３はデータメモリ１０６と高
速メモリ１０５Ａ。
高速メモリ１０５Ａ、１０５Ｂがあり各々アドレスセレ
クタ１０７Ａ、Ｂ、データセレクタ１０８Ａ、Ｂにより
データ演算装置１０１からのアドレス２０１．データ２
０５とデータ転送機構１０３からのアドレス２０２．デ
ータメモリ１０６からのデータ２０６を選択する。この
セレクタは高速メモリ１０５Ａがデータ演算装置１０１
からアクセス可能な時は高速メモリ１０５Ｂがデータ転
送機構１０３からアクセス可能となり、逆に１０５Ｂが
データ演算装置１０１からアクセス可能な時は１０５Ａ
がデータ転送機構からアクセス可能となるように制御さ
れる。データ転送機構１０３はデータメモリ１０６と高
速メモリ１０５Ａ。
１０５Ｂの間のデータの転送を行なう為にアドレスカウ
ンタ１１０，１１１により持って高速メモ１．１１０５
へのアドレス２０２とデータメモリ１０６へのアドレス
を２０３を発生させる。２０３はアドレス変換機構１０
４によりアドレスビットを入れ換えてデータメモリアド
レス２０４としてデータメモリに出力される。
ンタ１１０，１１１により持って高速メモ１．１１０５
へのアドレス２０２とデータメモリ１０６へのアドレス
を２０３を発生させる。２０３はアドレス変換機構１０
４によりアドレスビットを入れ換えてデータメモリアド
レス２０４としてデータメモリに出力される。
第２図に本発明により処理する３次元データをデータメ
モリに格納する場合の格納フォーマットを記す。
モリに格納する場合の格納フォーマットを記す。
３次元画像データの場合、第８図に示すごとく３次元画
像データを構成している情報を基準となる直交座標ｘ、
ｙ、ｚ方向にそれぞれＮ’、Ｍ、Ｌ等分して離散的な点
のデータをサンプリングし、各点に対してデジタル量を
持つ。各々のデータの基準点を０とした座標（Ｑ、ｍ、
ｎ）（（ｏ≦２≦Ｌ−１，Ｏ≦ｍ≦Ｍ−１，０≦ｎ５Ｎ
−１））の点のデータをＤ ＣＱ ｖ ｍｙ ｎ）と表
現する。このような３次元のデータをデータメモリに格
納する場合は、先ずＸ軸方向にデータを並べる。Ｘ軸方
向に並べた１次元データ群を、Ｙ軸方向に並べ、さらに
そうしてできた２次元データをＺ軸方向に並べて３次元
データとする。これを表現したものが第２図（Ａ）、（
Ｂ）、（Ｃ）である。
像データを構成している情報を基準となる直交座標ｘ、
ｙ、ｚ方向にそれぞれＮ’、Ｍ、Ｌ等分して離散的な点
のデータをサンプリングし、各点に対してデジタル量を
持つ。各々のデータの基準点を０とした座標（Ｑ、ｍ、
ｎ）（（ｏ≦２≦Ｌ−１，Ｏ≦ｍ≦Ｍ−１，０≦ｎ５Ｎ
−１））の点のデータをＤ ＣＱ ｖ ｍｙ ｎ）と表
現する。このような３次元のデータをデータメモリに格
納する場合は、先ずＸ軸方向にデータを並べる。Ｘ軸方
向に並べた１次元データ群を、Ｙ軸方向に並べ、さらに
そうしてできた２次元データをＺ軸方向に並べて３次元
データとする。これを表現したものが第２図（Ａ）、（
Ｂ）、（Ｃ）である。
（Ａ）はメモリ領域を大局的に見たものであり、（Ｂ）
、（Ｃ）と詳細となっていく。
、（Ｃ）と詳細となっていく。
（Ａ）図に示すように、データは最初にＺ座標がＯであ
る２次元平面のデータ群Ｄ （０，Ｙ、Ｘ）、次にＺ座
標が１である２次元平面のデータ群Ｄ（Ｌ Ｙ、Ｘ）と
並び最後にＺ座標がＬ−１であるデータ群Ｄ （Ｌ−１
，Ｙ、Ｘ）がある。これらの各データ群はＭＸＮ個のデ
ータを含む。
る２次元平面のデータ群Ｄ （０，Ｙ、Ｘ）、次にＺ座
標が１である２次元平面のデータ群Ｄ（Ｌ Ｙ、Ｘ）と
並び最後にＺ座標がＬ−１であるデータ群Ｄ （Ｌ−１
，Ｙ、Ｘ）がある。これらの各データ群はＭＸＮ個のデ
ータを含む。
従って、この３次元データの先頭アドレスをｋとすると
、データ群Ｄ （０，Ｙ、Ｘ）の先頭アドレスＫ、デー
タ群Ｄ（１，Ｙ、Ｘ）の先頭アドレスは、Ｋ＋ＭＸＮ、
データ群（Ｌ−１，Ｙ、Ｘ）の先１１７ドレＸ４ｔＫ＋
（Ｌ−１）（ＭＸＮ）である、 ただしここで１点のデ
ータ＝１ワードとしている。
、データ群Ｄ （０，Ｙ、Ｘ）の先頭アドレスＫ、デー
タ群Ｄ（１，Ｙ、Ｘ）の先頭アドレスは、Ｋ＋ＭＸＮ、
データ群（Ｌ−１，Ｙ、Ｘ）の先１１７ドレＸ４ｔＫ＋
（Ｌ−１）（ＭＸＮ）である、 ただしここで１点のデ
ータ＝１ワードとしている。
さて各データ群（Ｑ、Ｙ、Ｘ）の中の並びはどうなって
いるかというと、例えばＤ （０，Ｘ、Ｙ）を取るとそ
の内部は（Ｂ）で示すように、Ｙ軸座標が０である１次
元のデータ群Ｄ（０，Ｏ，Ｘ）。
いるかというと、例えばＤ （０，Ｘ、Ｙ）を取るとそ
の内部は（Ｂ）で示すように、Ｙ軸座標が０である１次
元のデータ群Ｄ（０，Ｏ，Ｘ）。
次にＹ軸座標が１である１次元のデータ群（０゜１、Ｘ
）と続き最後にＤ （１，Ｍ−１，Ｘ）となる。
）と続き最後にＤ （１，Ｍ−１，Ｘ）となる。
２次元データ群Ｄ （１，Ｙ、Ｘ）も同様に第２図（Ｂ
）のようになる。同様に１次元データ群Ｄ（Ωｅ ｍ
＊ Ｘ ）の中の並びは、順にＤ（Ω９ｍ。
）のようになる。同様に１次元データ群Ｄ（Ωｅ ｍ
＊ Ｘ ）の中の並びは、順にＤ（Ω９ｍ。
ｏ）ｔ ｏ （Ｑ？ ｍ、ｉ） ・・・ｏ （Ｑ、ｍ、
Ｎ ｉ）となるため、例えば−次元データブロックＤ
（０゜１、Ｘ）、Ｄ （０，２，Ｘ）（７）中は第２図
（Ｃ）のような並びとなる。
Ｎ ｉ）となるため、例えば−次元データブロックＤ
（０゜１、Ｘ）、Ｄ （０，２，Ｘ）（７）中は第２図
（Ｃ）のような並びとなる。
この様な３次元のデータをフーリエ変換のごとき処理を
し、画像処理することはＭＲＩ等の医用機器の分野で良
く行われるところであるが、その様な場合には、３次元
データをｘ、ｙ、ｚの各方向から方向を変えて処理を行
う。このようなデータの処理は、それらのデータのアド
レスを第７図に示すような動作をアドレス変換機構１０
４により行いアドレス変換して処理する。
し、画像処理することはＭＲＩ等の医用機器の分野で良
く行われるところであるが、その様な場合には、３次元
データをｘ、ｙ、ｚの各方向から方向を変えて処理を行
う。このようなデータの処理は、それらのデータのアド
レスを第７図に示すような動作をアドレス変換機構１０
４により行いアドレス変換して処理する。
Ｘ方向の一次元データ処理を行なう場合には（Ａ）、Ｙ
方向の一次元データ処理を行なう場合には（Ｂ）、Ｘ方
向の一次元データ処理を行なう場合には（Ｃ）の変換を
行なうように制御する。
方向の一次元データ処理を行なう場合には（Ｂ）、Ｘ方
向の一次元データ処理を行なう場合には（Ｃ）の変換を
行なうように制御する。
例えば第７図（Ｂ）の場合の具体的な変換を行う例を第
６図に示す、データ転送機構１０３からアドレスレジス
タ１０４Ｂに第６図のように出力されたアドレスをアド
レスレジスタ１０４Ａに図のように入れ換えてデータメ
モリ１０６に出力する。
６図に示す、データ転送機構１０３からアドレスレジス
タ１０４Ｂに第６図のように出力されたアドレスをアド
レスレジスタ１０４Ａに図のように入れ換えてデータメ
モリ１０６に出力する。
するとデータメモリ１０６からは第５図右のようにデー
タメモリ１０６に入っているデータをＹ方向に並び変え
第５図右のようなフォーマットで高速メモリ１０５に格
納することができる。
タメモリ１０６に入っているデータをＹ方向に並び変え
第５図右のようなフォーマットで高速メモリ１０５に格
納することができる。
第６図は２３ビツトのアドレス信号ラインを持つアドレ
ス変換機構を想定している。従って２２３：８３８８６
０８のアドレスを指定できる。第６図の例では３次元デ
ータはＸ方向５１２点＝２９（９ビツト）、Ｙ方向２５
６点＝２８（８ビツトＬ ｚ方向６４点＝２８ （６
ビツト）の３次元データを想定している。
ス変換機構を想定している。従って２２３：８３８８６
０８のアドレスを指定できる。第６図の例では３次元デ
ータはＸ方向５１２点＝２９（９ビツト）、Ｙ方向２５
６点＝２８（８ビツトＬ ｚ方向６４点＝２８ （６
ビツト）の３次元データを想定している。
データメモリ１０６に入っているデータは第２図（Ａ）
〜（Ｃ）に示すようにＸ方向を基準に並んでいるので、
アドレス変換機構１０４を用いて第６図に示すようにア
ドレスビットの並べ換えをブロック毎に行なえば必要に
応じたアドレスとなってデータメモリに出力されること
になる。アドレスカウンタ１１１は１点のデータを転送
する毎にインクリメントされるが、このアドレス変換機
構１０４によりデータメモリ１０６に対してはＹ方向の
アドレスがインクリメントされるため、データメモリ１
０６の十Ｎだけ離れたデータを順次アクセスすることに
なるため、第５図右に示されるように高速メモリ１０５
に転送される。
〜（Ｃ）に示すようにＸ方向を基準に並んでいるので、
アドレス変換機構１０４を用いて第６図に示すようにア
ドレスビットの並べ換えをブロック毎に行なえば必要に
応じたアドレスとなってデータメモリに出力されること
になる。アドレスカウンタ１１１は１点のデータを転送
する毎にインクリメントされるが、このアドレス変換機
構１０４によりデータメモリ１０６に対してはＹ方向の
アドレスがインクリメントされるため、データメモリ１
０６の十Ｎだけ離れたデータを順次アクセスすることに
なるため、第５図右に示されるように高速メモリ１０５
に転送される。
このような・動作を第１図の実施例と対応して行なう時
のタイミングチャートを第９図に示す、データ演算装置
１０１は図示しない内蔵プログラムによってアドレス変
換機構１０４のアドレス変換モードを決めアドレス変換
レジスタ１０９に対し、図示してない信号線によって指
令すると共に、データ転送機構１０３にデータメモリの
ロード指令ＬＤＯを出す。データ転送機構１０３はロー
ドするデータの並び換えをアドレス変換機構１０４で行
なった後データメモリ１０６から高速メモリ１０５Ａへ
データをロードする。ここで、データ演算装置１０１の
プログラムに基づく指令により、高速メモリ１０５にセ
レクトするデータのアドレスはアドレスカウンタ１１０
にカウントされ、又。
のタイミングチャートを第９図に示す、データ演算装置
１０１は図示しない内蔵プログラムによってアドレス変
換機構１０４のアドレス変換モードを決めアドレス変換
レジスタ１０９に対し、図示してない信号線によって指
令すると共に、データ転送機構１０３にデータメモリの
ロード指令ＬＤＯを出す。データ転送機構１０３はロー
ドするデータの並び換えをアドレス変換機構１０４で行
なった後データメモリ１０６から高速メモリ１０５Ａへ
データをロードする。ここで、データ演算装置１０１の
プログラムに基づく指令により、高速メモリ１０５にセ
レクトするデータのアドレスはアドレスカウンタ１１０
にカウントされ、又。
データメモリ１０６よりセレクトする並び換え前データ
のアドレスはアドレスカウンタ１１１にカウントされる
。その後１０５Ａをデータ演算装置１０１の側へ切り換
え、データ演算装置１０１は高速メモリ１０５Ａ内のデ
ータに対し１次元のＦＦＴ演算を行なう（第９図のＦＦ
ＴＯ）、その後データ転送機構１０３は高速メモリ１０
５Ｂへ次のデータのロードを並行して行なう（第９図Ｌ
ＤＩ）、データ演算装置１０１がＦＦＴＯを終了すると
、高速メモリを切り換え高速メモリ１０５Ｂのデータに
対しＦＦＴを行なう（第９図ＦＦＴＩ）。
のアドレスはアドレスカウンタ１１１にカウントされる
。その後１０５Ａをデータ演算装置１０１の側へ切り換
え、データ演算装置１０１は高速メモリ１０５Ａ内のデ
ータに対し１次元のＦＦＴ演算を行なう（第９図のＦＦ
ＴＯ）、その後データ転送機構１０３は高速メモリ１０
５Ｂへ次のデータのロードを並行して行なう（第９図Ｌ
ＤＩ）、データ演算装置１０１がＦＦＴＯを終了すると
、高速メモリを切り換え高速メモリ１０５Ｂのデータに
対しＦＦＴを行なう（第９図ＦＦＴＩ）。
この間データ転送機構はＦＦＴＯの結果を高速メモリ１
０５Ａからデータメモリへ転送しく第９図ＳＴ○）、そ
の後火のＦＦＴの為のデータをロードする（第９図ＬＤ
２）。
０５Ａからデータメモリへ転送しく第９図ＳＴ○）、そ
の後火のＦＦＴの為のデータをロードする（第９図ＬＤ
２）。
以下同様の操作を繰返せば、最初のデータロードと最後
のデータストア以外は１次元ＦＦＴ演算とデータ転送が
並行して行なわれ、全体として３次元データのＦＦＴ演
算の高速化が図れる。
のデータストア以外は１次元ＦＦＴ演算とデータ転送が
並行して行なわれ、全体として３次元データのＦＦＴ演
算の高速化が図れる。
尚、上記実施例においては、第８図に示すごときデータ
が３次元の場合について説明してきたが、これは、２次
元のデータの場合についても、本発明が適用できること
は容易に想到できるところである。
が３次元の場合について説明してきたが、これは、２次
元のデータの場合についても、本発明が適用できること
は容易に想到できるところである。
本発明によれば複数次元データをデー°タブロックの並
び換えにより任意の次元を基準にした並べ方で高速バッ
ファメモリとロード／ストアが可能とし、高速バッファ
メモリとデータメモリの転送が演算と並行して行なえる
ことによう構成したので多次元データ処理が著しく高速
化できるという効果がある。
び換えにより任意の次元を基準にした並べ方で高速バッ
ファメモリとロード／ストアが可能とし、高速バッファ
メモリとデータメモリの転送が演算と並行して行なえる
ことによう構成したので多次元データ処理が著しく高速
化できるという効果がある。
第１図は本発明のハードウェアの全体的な構成を示す図
、第２図はデータメモリに格納されている複数次元デー
タの格納状態を示す図、第３図は従来のデータ演算装置
の構成を示す図、第４図は従来例におけるデータ処理時
のタイミングチャート、第５図は本発明で行うデータの
並べ換えの例、第６図は本発明におけるアドレス信号線
の並べ換えの例、第７図は本発明における３次元データ
処理時のアドレス変換機構の動作モードを示す図である
。第８図は本発明で取扱う３次元データの構成の説明図
、第９図は本発明における実施例の動作のタイムチャー
トである。 １０１・・・データ演算装置、１０２・・・高速バッフ
ァメモリ装置、１０３・・・データ転送機構、１０４・
・・アドレス変換機構、１０５・・・高速メモリ、１０
６・・データメモリ、１０７・・・アドレスセレクタ、
１０８・・・データセレクタ。 塞 図 乃つンフ （Ａｌ 帛λ凹 （Ｃ） ０６− デー７≠モリ Ｇキロつ 尾 圀 宙６日 荊′Ｖ口 （Ａｌ ＣＢ） 第８図 高９Ｆ ＦＴＯ ！”ｌ”ＴＩ ＦＩ：ＴＺ ＦＴ３ Ｔ ＬＯ２−ＳＴＩ Ｏ３ Ｔ
、第２図はデータメモリに格納されている複数次元デー
タの格納状態を示す図、第３図は従来のデータ演算装置
の構成を示す図、第４図は従来例におけるデータ処理時
のタイミングチャート、第５図は本発明で行うデータの
並べ換えの例、第６図は本発明におけるアドレス信号線
の並べ換えの例、第７図は本発明における３次元データ
処理時のアドレス変換機構の動作モードを示す図である
。第８図は本発明で取扱う３次元データの構成の説明図
、第９図は本発明における実施例の動作のタイムチャー
トである。 １０１・・・データ演算装置、１０２・・・高速バッフ
ァメモリ装置、１０３・・・データ転送機構、１０４・
・・アドレス変換機構、１０５・・・高速メモリ、１０
６・・データメモリ、１０７・・・アドレスセレクタ、
１０８・・・データセレクタ。 塞 図 乃つンフ （Ａｌ 帛λ凹 （Ｃ） ０６− デー７≠モリ Ｇキロつ 尾 圀 宙６日 荊′Ｖ口 （Ａｌ ＣＢ） 第８図 高９Ｆ ＦＴＯ ！”ｌ”ＴＩ ＦＩ：ＴＺ ＦＴ３ Ｔ ＬＯ２−ＳＴＩ Ｏ３ Ｔ
Claims (1)
- 【特許請求の範囲】 １、複数次元のデータを格納するデータメモリと、その
データを呼び出して処理するデータ演算装置からなる複
数次元データ処理装置において、前記データメモリから
のデータを記憶し選択的にアクセスされる２組の高速メ
モリと、前記データ演算装置よりの指令により前記デー
タメモリより前記高速メモリに呼び出すデータのアドレ
スを同じ次元のデータグループ毎に並び換えるアドレス
変換機構を有し、前記データ演算装置により一方の前記
高速メモリをアクセス中に、前記アドレス変換機構によ
りアドレス変換したアドレスにより前記データメモリか
らデータを他方の前記高速メモリに呼び出すことを特徴
とする複数次元データ処理装置。 ２、特許請求の範囲第１項記載の複数次元データ処理装
置において、前記同じ次元のデータグループは、前記デ
ータ演算装置で処理するプログラムがフーリエ変換の変
換方向におけるデータを扱うものであることを特徴とす
る複数次元データ処理装置。 ３、特許請求の範囲第１項記載の複数次元データ処理装
置において、アドレス変換機構をＬＳＩとして設けたこ
とを特徴とする複数次元データ処理装置。 ４、特許請求の範囲第１項記載の複数次元データ処理装
置において、前記複数次元のデータは３次元の立体的画
像情報であることを特徴とする複数次元データ処理装置
。 ５、特許請求の範囲第１項記載の複数次元データ処理装
置において、前記アドレス変換機構は前記複数次元のデ
ータをそのアドレスのビット番号順に複数グループ分け
、そのグループ間でアドレスを並び換えるものであるこ
とを特徴とする複数次元データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279665A JPH02126364A (ja) | 1988-11-05 | 1988-11-05 | 複数次元データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279665A JPH02126364A (ja) | 1988-11-05 | 1988-11-05 | 複数次元データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02126364A true JPH02126364A (ja) | 1990-05-15 |
Family
ID=17614154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279665A Pending JPH02126364A (ja) | 1988-11-05 | 1988-11-05 | 複数次元データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02126364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096312B2 (en) | 2002-03-20 | 2006-08-22 | Seiko Epson Corporation | Data transfer device and method for multidimensional memory |
-
1988
- 1988-11-05 JP JP63279665A patent/JPH02126364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096312B2 (en) | 2002-03-20 | 2006-08-22 | Seiko Epson Corporation | Data transfer device and method for multidimensional memory |
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