JP2001265652A

JP2001265652A - キャッシュディレクトリ構成方法および情報処理装置

Info

Publication number: JP2001265652A
Application number: JP2000076699A
Authority: JP
Inventors: Yasuhiro Teramoto; 康弘寺本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-17
Filing date: 2000-03-17
Publication date: 2001-09-28
Also published as: US6848023B2; US20010032299A1

Abstract

(57)【要約】【課題】キャッシュ一致保証制御のためのキャッシュ
ディレクトリのハードウエア物量を抑え、かつ、高いキ
ャッシュディレクトリ検索性能を実現する。【解決手段】本来のキャッシュディレクトリ２００を
構成する各エントリのアドレスタグを２分割して、各々
独立に並列動作が可能なキャッシュディレクトリ２１
０、２２０とする。キャッシュディレクトリ２１０、２
２０を用いて、各々、検索要求を同時に処理し、不一致
であれば、当該検索処理を終了し、一致した場合のみ、
他のキャッシュディレクトリの検索を行う。各処理装置
が主記憶のアドレスを局所的に使用する場合、一方のキ
ャッシュディレクトリでほとんど不一致と判断されるた
め、キャッシュディレクトリの物量は従来のままで、従
来より高いキャッシュディレクトリ検索性能が実現す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の処理装置と
該複数の処理装置が共有する主記憶装置からなる情報処
理装置において、各処理装置が内蔵するキャッシュ記憶
部と主記憶装置との間の一致（コヒーレンス）を保証す
るためのキャッシュディレクトリ構成方法およびそれを
適用した情報処理装置に関する。

【０００２】

【従来の技術】複数の処理装置で主記憶装置を共有し、
各処理装置が各々主記憶装置の一部の写しを保持するキ
ャッシュ記憶部を具備するマルチプロセッサ構成の情報
処理装置においては、一般に各処理装置が内蔵するキャ
ッシュ記憶部と主記憶装置との間の一致（コヒーレン
ス）を保証するためにコヒーレンス制御装置を備えてい
る。コヒーレンス制御装置は、各処理装置ごとに、当該
処理装置のキャッシュ記憶部が保持しているアドレスタ
グ（キャッシュタグ）のコピーであるキャッシュディレ
クトリを備え、他処理装置が主記憶装置に対し書込みを
行った場合、該書込みを行った処理装置以外の処理装置
のキャッシュディレクトリを検索し、もし書込みアドレ
スと一致するアドレスタグが登録されていれば、当該処
理装置に対してキャッシュ記憶部の該当エントリの無効
化を報告する。

【０００３】図６に、従来のキャッシュディレクトリの
構成例を示す。ここで、キャッシュディレクトリ６００
は、一つの処理装置のキャッシュ記憶部が保持している
アドレスタグのコピーであり、コヒーレンス制御装置内
には、該キャッシュディレクトリ６００が処理装置の数
だけ存在する。処理装置が主記憶装置からキャッシュ記
憶部へブロック転送を行い、新たにアドレスタグを登録
する場合、キャッシュディレクトリインデックスインタ
ーフェース６０１を介し、リード／ライトポインタ６１
１の指し示すキャッシュディレクトリ６００の該当エン
トリに、キャッシュディレクトリ登録アドレスインター
フェース６０２を介し、同じアドレスタグを登録する。
一方、他処理装置が主記憶装置に対して書き込みを行っ
た場合、キャッシュディレクトリインデックスインター
フェース６０１を介し、リード／ライトポインタ６１１
の指し示すキャッシュディレクトリ６００の内容を読み
出し、読出しレジスタ６１２に格納し、該読出しレジス
タ６１２の内容とストアアドレスインターフェース６０
３を介し格納されたストアアドレスレジスタ６１３の内
容を比較器６１４で比較し、一致した場合、インターフ
ェース６０４を介し、当該処理装置にキャッシュエント
リの無効化を報告する。

【０００４】

【発明が解決しようとする課題】複数の処理装置で共有
される主記憶装置は、一般に各々異ったアドレス空間を
有して独立に並列動作が可能なバンク構成をとり、処理
装置との間で高いスループットを有しており、近年のさ
らなる高速化の要求に伴い、キャッシュディレクトリも
主記憶装置と同等のスループットを持つことが必要とな
ってきている。しかし、図６に示したような従来のキャ
ッシュディレクトリ構成では、キャッシュディレクトリ
の読出しパスは１本しか存在しないので、キャッシュデ
ィレクトリの検索性能は１であり、スループットの向上
は期待できない。

【０００５】キャッシュディレクトリ検索性能を２倍に
するためには、図７に示すように、図６のキャッシュデ
ィレクトリ６００と同じ内容を登録しているキャッシュ
ディレクトリ７００をもう一つ用意することが考えられ
る。処理装置が主記憶装置からキャッシュ記憶部へブロ
ック転送を行い、新たにアドレスタグを登録する場合、
キャッシュディレクトリインデックスインターフェース
７２１を介し、各々、リード／ライトポインタ６１１、
７１１の指し示すキャッシュディレクトリ６００、７０
０の該当エントリに、キャッシュディレクトリ登録アド
レスインターフェース７２２を介し、同じアドレスタグ
を登録する。一方、２つのキャッシュディレクトリ検索
要求に対しては、各々独立に、キャッシュディレクトリ
インデックスインターフェース６０１、７０１を介し、
リード／ライトポインタ６１１、７１１の指し示すキャ
ッシュディレクトリ６００、７００の内容を読み出し、
読出しレジスタ６１２、７１２に格納し、これら読出し
レジスタ６１２、７１２の内容とストアアドレスインタ
ーフェース６０３、７０３を介し格納されたストアアド
レスレジスタ６１３、７１３の内容とを比較器６１４、
７１４で比較し、比較結果をインターフェース６０４、
７０４に出力する。

【０００６】図７のキャッシュディレクトリ構成をとる
ことにより、キャッシュディレクトリの検索性能は２倍
になるが、キャッシュディレクトリの物量も２倍必要と
なる。しかも、これは各処理装置ごとに必要となる。

【０００７】処理装置のキャッシュ記憶部はますます大
容量の傾向にあり、高いキャッシュディレクトリの検索
性を実現するためには、大きなハードウエア物理を投入
する必要がある。かたや、キャッシュディレクトリのハ
ードウエア物理は、昨今の大容量キャッシュ構成で複数
の処理装置を接続する情報処理装置においては、無視で
きないものであり、ハードウエア物理を押さえて高いキ
ャッシュディレクトリ検索性を実現する必要がある。

【０００８】本発明の目的は、複数の処理装置のキャッ
シュ記憶部と主記憶装置との間の一致保証するためのキ
ャッシュディレクトリのハードウェアの物量を抑え、か
つ高いキャッシュディレクトリ検索性能を実現するキャ
ッシュディレクトリ構成方法およびそれを適用した情報
処理装置を提供することである。

【０００９】

【課題を解決するための手段】本発明は、複数の処理装
置のキャッシュ記憶部と主記憶装置間の一致を保証する
ための各処理装置のキャッシュ記憶部を保持するアドレ
スタグの写しである本来の各キャッシュディレクトリ
を、各々、複数に分割して独立に並列動作が可能な構成
として、各キャッシュディレクトリに対し、複数の検索
要求を同時に処理できるようにしたことである。これに
より、キャッシュディレクトリのハードウエアの物理を
抑え、従来より高いキャッシュディレクトリ検索性能が
実現する。

【００１０】

【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。なお、実施例では処理装置は
２つとするが、勿論、本発明はこれに限定されるもので
ないことは云うまでもない。

【００１１】図１は、本発明の一実施例にかかる情報処
理装置のシステム構成図である。本実施例の情報処理装
置は、２台の処理装置１１０、１２０と、主記憶制御装
置１３０と主記憶装置１４０とコヒーレンス制御装置１
５０から構成される。各処理装置１１０、１２０は、各
々主記憶装置１４０の一部の写し（コピー）を保持する
キャッシュ記憶部１１１、１２１と該キャッシュ記憶部
１１１、１２１に記憶されているブロックの主記憶領域
のアドレスを保持するキャッシュタグ１１２、１２２を
有する。さらに、各処理装置１１０、１２０のキャッシ
ュ記憶部１１１、１２１と主記憶装置１４０間の一致
（コヒーレンス）を保証するために、コヒーレンス制御
装置１５０は、各処理装置１１０、１２０のキャッシュ
記憶部１１１、１２１が保持しているキャッシュタグ１
１２、１２２のコピーであるキャッシュディレクトリ１
５１、１５２を備えている。各処理装置１１０、１２０
は主記憶制御装置１３０との間をインターフェース１６
１、１６２により接続され、主記憶制御装置１３０は、
主記憶装置１４０、コヒーレンス制御装置１５０との間
を各々インターフェース１７０、１８０により接続され
ている。コヒーレンス制御装置１５０は、各処理装置１
１０、１２０との間をインターフェース１９１、１９２
により接続されている。

【００１２】処理装置１１０は、リード要求が発生する
と、キャッシュ記憶部１１１を参照し、目的のデータが
キャッシュ記憶部１１１に存在すれば、該キャッシュ記
憶部１１１から直接目的のデータを読み出す。一方、目
的のデータがキャッシュ記憶部１１１に存在しないと、
処理装置１１０は、インターフェース１６１、主記憶制
御装置１３０、インターフェース１７０を介して、目的
のデータを含むブロックを主記憶装置１４０からキャッ
シュ記憶部１１１へ転送し、あらためてキャッシュ記憶
部１１１から目的のデータを読み出すとともに、キャッ
シュ記憶部１１１に格納した当該ブロックの主記憶領域
のアドレス（アドレスタグ）をキャッシュタグ１１２に
登録する。また、処理装置１１０は、ライト要求が発生
すると、インターフェース１６１、主記憶制御装置１３
０、インターフェース１７０を介して、主記憶装置１４
０に書き込みを行うとともに、キャッシュ記憶部１１１
に旧データが存在すれば、それを書き替える。処理装置
１２０の動作も、この処理装置１１０の動作と同様であ
る。

【００１３】主記憶制御装置１３０は、各処理装置１１
０、１２０からの主記憶アクセスのプライオリティをと
り、インターフェース１７０を介し順次、主記憶装置１
４０に対しアクセスを行なうと共に、インターフェース
１８０を介し、コヒーレンス制御装置１５０に対して処
理装置ＩＤを付加して主記憶アクセス情報を転送する。

【００１４】主記憶装置１４０は、主記憶制御装置１３
０からの主記憶アクセスに従い、所定領域に新しい内容
の書き込み（ライト）を行い、また、所定領域から内容
の読み出し（リード）を行なう。主記憶装置１４０は、
各々異ったアドレス空間を有し、独立に並列動作が可能
なバンク構成をとる。

【００１５】コヒーレンス制御装置１５０は、各処理装
置１１０、１２０が持つキャッシュ記憶部１１１、１２
１と主記憶装置１４０間の一致を保証するために、主記
憶制御装置１３０から転送される各処理装置１１０、１
２０の主記憶アクセス情報を常に監視し、各処理装置１
１０、１２０のキャッシュ記憶部１１１、１２１が保持
しているキャッシュタグ１１２、１２２のコピーである
キャッシュディレクトリ１５１、１５２を更新したり、
検索する。具体的には、例えば、処理装置１１０が主記
憶装置１４０からブロックを読み出し、キャッシュ記憶
部１１１に格納し、キャッシュタグ１１２に新たにアド
レスタグを登録する場合は、コヒーレンス制御装置１５
０は、該処理装置１１０のキャッシュディレクトリ１５
１に同じアドレスタグを登録する。また、他処理装置１
２０が主記憶装置１７０に対し書込みを行なった場合に
は、コヒーレンス制御装置１５０は、該処理装置１２０
以外の処理装置１１０のキャッシュディレクトリ１５１
を検索し、もし書込みのアドレスと一致するアドレスタ
グが、処理装置１１０内のキャッシュ記憶部１１１のキ
ャッシュタグ１１２に登録されていることが判明したな
らば、そのキャッシュエントリを無効化する要求を処理
装置１１０に対しインターフェース１９１を介して行な
う。処理装置１２０に対応するキャッシュディレクトリ
１５２の更新、検索についても同様である。

【００１６】キャッシュディレクトリにより、各処理装
置内のキャッシュ記憶部と主記憶装置との間の一致が常
に保証されていることとなり、ソフトウェアはコヒーレ
ンス制御に関する処理を行なわず、高速にマルチプロセ
ッサでの処理が可能となる。本発明は、このキャッシュ
ディレクトリの構成に関する。

【００１７】図２は、本発明の一実施例のキャッシュデ
ィレクトリ周辺の構成図であり、便宜上、図２は処理装
置１１０のキャッシュ記憶部が保持するキャッシュタグ
１１２のコピーであるキャッシュディレクトリ１５１に
対応するとする。本実施例のキャッシュディレクトリ周
辺は、キャッシュディレクトリ２１０、２２０と、キャ
ッシュディレクトリ２１０、２２０のリード／ライトポ
インタ２１１、２２１と、読出しレジスタ２１２、２２
２と、ストアアドレスレジスタ２１３、２２３と、比較
器２１４、２２４と、比較結果ディレイヤ２１５、２２
５と、アンド回路２１６、２２６と、インデックスディ
レイヤ２１７、２２７と、ストアアドレスディレイヤ２
１８、２２８と、インデックスのセレクタ２１９−１、
２２９−１と、ストアアドレスのセレクタ２１９−２、
２２９−２などから構成される。２０１と２０２は主記
憶ストアアクセス情報のキャッシュディレクトリインデ
ックスインターフェース、２０３と２０４は主記憶スト
アアクセス情報のストアアドレスインターフェース、２
０５は主記憶リードアクセス情報のキャッシュディレク
トリインデックスインターフェース、２０６は主記憶リ
ードアクセス情報のアドレスタグインターフェースであ
る。

【００１８】キャッシュディレクトリ２１０、２２０
は、一つの処理装置（ここでは、処理装置１１０）のキ
ャッシュ記憶部が保持するキャッシュタグの写しを保持
するものである。ただし、本実施例では、キャッシュタ
グを構成する各エントリのアドレスタグの全ビットを論
理的に半分に分割し、キャッシュディレクトリ２１０と
キャッシュディレクトリ２２０に各々登録する。すなわ
ち、キャッシュディレクトリ２１０とキャッシュディレ
クトリ２２０は同じ内容を登録しているわけではなく、
アドレスタグとして必要な全ビットの半分ずつを記憶し
ている。

【００１９】キャッシュディレクトリ２１０、２２０の
リード／ライトポインタ２１１、２２１は、各々キャッ
シュディレクトリ２１０、２２０の内容を読み書きする
エントリのポインタである。読出しレジスタ２１２、２
２２は、各リード／ライトポインタ２１１、２２１が指
し示した個所のキャッシュディレクトリ２１０、２２０
のエントリから読み出された内容を格納するレジスタで
ある。ストアアドレスレジスタ２１３、２２３は、各キ
ャッシュディレクトリ２１０、２２０の検索を行なうア
ドレス、すなわち、他処理装置が主記憶装置に対し行な
った書込みのアドレスの半分ずつを格納するレジスタで
ある。比較器２１４、２２４は、各々読出しレジスタ２
１２、２２２とストアアドレスレジスタ２１３、２２３
の内容を比較する論理である。比較結果ディレイヤ２１
５、２２５は、比較器２１４、２２４の出力結果を一時
的にディレイするものである。アンド回路２１６、２２
６は、比較結果ディレヤと他方の比較結果との論理積を
とるものであり、比較最終結果はインターフェース１９
１により処理装置（ここでは、処理装置１１０）に報告
される。このアンド回路２１６、２２６の結果がキャッ
シュディレクトリ２１０、２２０の該当エントリの全ビ
ットを比較した最終結果となる。インデックスディレイ
ヤ２１７、２２７は、各々、一方のキャッシュディレク
トリの内容と一致した場合に反対のキャッシュディレク
トリの内容を検索するためのインデックスの一時的なデ
ィレイヤである。同様に、ストアアドレスディレイヤ２
１８、２２８は、各々、一方のキャッシュディレクトリ
の内容と一致した場合に反対のキャッシュディレクトリ
の内容を検索するためのストアアドレスの一時的なディ
レイヤである。セレクタ２１９−１、２２９−１は、リ
ード／ライトポインタ２１１、２２１へ送る内容（キャ
ッシュディレクトリインデックス）を通常のパスかディ
レイヤのパスかに切り替えるためのセレクタである。セ
レクタ２１９−２、２２９−２は、各々ストアアドレス
レジスタ２１３、２２３へ送る内容（ストアアドレスの
半分）を通常のパスかディレイヤのパスかに切り替える
ためのセレクタである。

【００２０】図３は、キャッシュディレクトリ２１０、
２２０に分割して登録されるアドレスタグの具体的イメ
ージを説明する図である。キャッシュディレクトリ２０
０は本来キャッシュディレクトリとして必要な全ての情
報を有している。すなわち、キャッシュディレクトリ２
００内の任意のエントリ２００１は、当該処理装置のア
ドレス記憶部が保持するキャッシュタグ内の１つのアド
レスタグのコピーであり、ここでは２０ビットの情報を
有しているとする。本実施例では、このキャッシュディ
レクトリ２００の各エントリを構成するビット（アドレ
スタグ）を、奇数ビットと偶数ビットで２つに分けて、
各々、キャッシュディレクトリ２１０とキャッシュディ
レクトリ２２０としている。すなわち、一方のキャッシ
ュディレクトリ２１０内の該当するエントリ２１０１
は、キャッシュディレクトリ２００内のエントリ２００
１の情報のうち偶数ビットのみを有し、他方のキャッシ
ュディレクトリ２２０内の同じく該当するエントリ２２
０１は、キャッシュディレクトリ２００内のエントリ２
００１の情報のうち奇数ビットのみを有するようにす
る。これにより、キャッシュディレクトリのハードウェ
ア物量は同じで、お互いは本来のキャッシュディレクト
リとして必要な半分の情報しか有していないが、お互い
が独立に動作可能である利点をもつ。なお、図３では、
アドレスタグを奇数ビットと偶数ビットに分けるとした
が、分け方は、アドレスタグの前半と後半、２ビットや
３ビット単位など、どのように分けてもよい。

【００２１】図１において、コヒーレンス制御装置１５
０は、主記憶制御装置１３０から転送される処理装置１
１０、１２０の主記憶リードアクセス情報、主記憶スト
アアクセス情報をキューイングして、主記憶リードアク
セス情報のキャッシュディレクトリインデックスとリー
ドアドレスの組は自処理装置に対応するキャッシュディ
レクトリに送り、主記憶ストアアクセス情報のキャッシ
ュディレクトリインデックスとストアアドレスの組は他
処理装置に対応するキャッシュディレクトリに送る。こ
こで、特に主記憶ストアアクセス情報のインデックスと
ストアアドレスの組については、複数の主記憶ストアア
クセス情報がキューイングされている場合、２組のイン
デックスとストアアドレスを該当するキャッシュディレ
クトリに送る。キャッシュディレクトリは、この２組の
インデックスとストアアドレスを同時に処理する。すな
わち、実施例では、キャッシュディレクトリは最大で同
時に２つの検索リクエストを処理し、二つのキャッシュ
ディレクトリ１５１、１５２では、最大で同時に合計４
つの検索リクエストを処理できる。

【００２２】以下では、処理装置１１０側のキャッシュ
ディレクトリ１５１であるキャッシュディレクトリ２１
０、２２０に着目し、図２の動作について詳述する。

【００２３】はじめ、キャッシュディレクトリ２１０、
２２０を更新（登録）する動作について説明する。自処
理装置１１０の主記憶リードアクセス情報のキャッシュ
ディレクトリインデックス（以下、単にインデックスと
いう）は、インターフェース２０５を介してリード／ラ
イトポインタ２１１、２２１に格納され、主記憶リード
アドレス（アドレスタグ）は、インターフェース２０６
を介して、その半分（例えば偶数ビット）はキャッシュ
ディレクトリ２１０に入力し、残りの半分（例えば奇数
ビット）はキャッシュディレクトリ２２０に入力され
る。この結果、キャッシュディレクトリ２１０では、リ
ード／ライトポインタ２１１が指し示すエントリにアド
レスタグの半分が格納され、キャッシュディレクトリ２
２０では、リード／ライトポインタ２２１が指し示す同
じエントリにアドレスタグの残り半分が格納される。

【００２４】次に、キャッシュディレクトリ２１０、２
２０を検索する動作について説明する。通常、セレクタ
２１９−１、２２９−１はインターフェース２０１、２
０２を選択し、セレクタ２１９−２、２２９−２はイン
ターフェース２０３、２０４を選択している。他処理装
置１２０の主記憶ライトアクセス情報のインデックスは
インターフェース２０１を介して与えられ、そのライト
アドレスはインターフェース２０３を介して与えられ
る。この時、さらに、他処理装置１２０の主記憶ライト
アクセス情報が存在する場合、そのインデックスはイン
ターフェース２０２を介して与えられ、ライトアドレス
はインターフェース２０４を介して与えられる。以下で
は、インターフェース２０１、２０３のパスのインデッ
クスとライトアドレスの組を例に動作を説明するが、イ
ンターフェース２０２、２０４のパスのインデックスと
ライトアドレスの組の動作も、検索するキャッシュディ
レクトリの関係が逆になるだけで基本的には同様であ
る。

【００２５】インターフェース２０１からのインデック
スは、インデックスディレイャ２２７に退避されると共
に、セレクタ２１９−１を通過してリード／ライトポイ
ンタ２１１に格納される。この結果、キャッシュディレ
クトリ２１０において、リード／ライトポインタ２１１
が指し示すエントリの内容（例えば、アドレスタグの偶
数ビット）が読み出され、読出しレジスタ２１２に格納
される。一方、インターフェース２０３からのストアア
ドレスは、その半分（例えば奇数ビット）がストアアド
レスディレイャ２２８に退避されると共に、その残りの
半分（例えば偶数ビット）はセレクタ２１９−２を通過
し、ストアアドレスレジスタ２１３に格納される。該ス
トアアドレスレジスタ２１３の内容と読出しレジスタ２
１２の内容を比較器２１４で比較し、一致していなけれ
ば、当該ライトリクエストに対するキャッシュディレク
トリの検索処理は終了する。

【００２６】もし、一致していた場合には、この一致は
図３のキャッシュディレクトリ２００のエントリの半分
の内容との一致でしかないため、残りの半分との比較を
行なうために、反対側のキャッシュディレクトリ２２０
の検索を行なう。この場合、インターフェース２０２、
２０４のパスに対するキャッシュディレクトリ２２０の
検索終了をまって、比較器２１４の比較結果（論理１）
を比較結果ディレイャ２２５に設定すると共に、該比較
結果の信号を受けて、反対側のセレクタ２２９−１とセ
レクタ２２９−２を切り替える。これにより、インデッ
クスディレイヤ２２７に退避してあるインデックスがセ
レクタ２２９−１を通過し、リード／ライトポインタ２
２１に格納され、キャッシュディレクトリ２２０におい
て、該リード／ライトポインタ２２１が指し示すエント
リの内容（例えばアドレスタグの奇数ビット）が読み出
され、読出しレジスタ２２２に格納される。さらに、ス
トアアドレスディレイヤ２２８に退避してあるストアア
ドレスの半分（例えば、奇数ビット）がセレクタ２２９
−２を通過し、ストアアドレスレジスタ２２３に格納さ
れる。該ストアアドレスレジスタ２２３の内容と読出し
レジスタ２２２の内容を比較器２２４で比較し、その比
較結果と前記比較器２１４の比較結果を一時的に比較結
果ディレイヤ２２５でディレイしたものと、アンド回路
２２６で論理積をとる。この結果が図３のキャッシュデ
ィレクトリ２００の該当エントリの全ビットの比較した
最終結果となる。この最終結果が真の時、ストアアドレ
スとキャッシュディレクトリの内容とが一致したという
ことで、インターフェース１９１を介し、処理装置１１
０に対してキャッシュ記憶部１１１の該当エントリの無
効化を報告する。

【００２７】本実施例は、キャッシュディレクトリの内
容、すなわち、各処理装置がもつキャッシュのアドレス
タグと、各処理装置が主記憶装置に対して行なう書込み
動作において、お互いのアドレスが似ている場合には、
同時に２つのキャッシュディレクトリ検索ができるが、
処理に２サイクルかかるので、あまりメリットはない。
しかし、今般の大容量の主記憶装置を備え、各処理装置
がなるべく主記憶のアドレスを局所的に使用する場合に
おいては、キャッシュディレクトリのアドレスタグの半
分のビット比較でもストアアドレスとは不一致と判断で
きる場合が多く、コヒーレンス制御装置は、ほとんどの
時間において、処理装置ごとに同時に２つのキャッシュ
ディレクトリの検索リクエストを処理できるメリットが
ある。また、図１では、便宜上、処理装置は２台とした
が、処理装置が３台以上になると、そのメリットはさら
に向上する。

【００２８】図４は、本発明の他の実施例のキャッシュ
ディレクトリ周辺の構成図であり、図２と同様に、図１
の処理装置１１０キャッシュ記憶部１１１が保持するキ
ャッシュタグ１１１のコピーである一つのキャッシュデ
ィレクトリ１５１に対応するものである。本実施例のキ
ャッシュディレクトリ周辺は、キャッシュディレクトリ
４１０、４２０と、各キャッシュディレクトリ４１０、
４２０のリードライトポインタ４１１、４２１と、読出
しレジスタ４１２、４２２と、ストアアドレスレジスタ
４１３、４２３と、比較器４１４、４２４から構成され
る。４０１と４０２は主記憶リードアクセス情報や主記
憶ストアアクセス情報のインデックスインターフェー
ス、４０３と４０４は主記憶リードアクセス情報のリー
ドアドレスインターフェース、４０５と４０６は主記憶
ストアアクセス情報のアドレスインターフェースであ
る。

【００２９】キャッシュディレクトリ４１０、４２０
は、一つの処理装置のキャッシュ記憶部が保持するキャ
ッシュタグの写しである一つのキャッシュディレクトリ
（ここでは、図１の１５１）に対応する。ただし、本実
施例では、該キャッシュディレクトリのエントリを半分
ずつに分割し、キャッシュディレクトリ４１０とキャッ
シュディレクトリ４２０に分割して登録することで、各
キャッシュディレクトリ４１０、４２０を独立に動作可
能なバンク構成として、キャッシュディレクトリの登録
・検索性能を向上させるものである。すなわち、キャッ
シュディレクトリ４１０とキャッシュディレクトリ４２
０は同じ内容を登録しているわけではなく、エントリ毎
で半分ずつを記憶している。

【００３０】キャッシュディレクトリ４１０、４２０の
リード／ライトポインタ４１１、４２１は、キャッシュ
ディレクトリ４１０、４２０の内容を読み書きする場合
のポインタである。読出しレジスタ４１２、４２２は、
キャッシュディレクトリ４１０、４２０のリード／ライ
トポインタ４１１、４２１が指し示した個所のエントリ
の内容を格納するレジスタである。ストアアドレスレジ
スタ４１３、４２３は、キャッシュディレクトリの検索
を行なうアドレス、すなわち、他処理装置が主記憶装置
に対し行なった書込みのアドレスを格納するレジスタで
ある。比較器４１４、４２４各々読出しレジスタ４１
２、４２２とストアアドレスレジスタ４１３、４２３の
内容を比較する論理である。

【００３１】図５は、キャッシュディレクトリ４１０、
４２０に分割して登録するエントリの具体的イメージを
説明する図である。キャッシュディレクトリ４００は本
来キャッシュディレクトリとして必要な全ての情報を有
している。ここでは、キャッシュディレクトリ４００は
処理装置のキャッシュ記憶部が保持するキャッシュタグ
のコピーとして１０個のエントリを有している。先の実
施例では、エントリのアドレスタグのビットにより分割
したが、本実施例では、キャッシュディレクトリのエン
トリ４００を、奇数エントリと偶数エントリで２つに分
けて、各々キャッシュディレクトリ４１０とキャッシュ
ディレクトリ４２０としている。これにより、キャッシ
ュディレクトリのハードウェア物量は同じで、お互いは
本来のキャッシュディレクトリとして必要な半分のエン
トリしか有していないが、お互いが独立に動作可能であ
る利点をもつ。なお、図５では、奇数エントリと偶数エ
ントリで２つに分けたが、例えば前半エントリと後半エ
ントリで分けることでもよい。

【００３２】図４では、エントリによりキャッシュディ
レクトリを２つに分割しているため、キャッシュディレ
クトリの検索において、検索先のエントリが、例えば、
一方が奇数エントリで他方が偶数エントリと異なれば、
２つのキャッシュディレクトリ検索リクエストを、キャ
ッシュディレクトリ４１０とキャッシュディレクトリ４
２０で同時に処理することが可能であり、分割する前の
構成と比較し、キャッシュディレクトリの物量は同じな
がらキャッシュディレクトリの検索性能は２倍得ること
ができる。さらに、キャッシュディレクトリの登録にお
いても、登録先のエントリが同様に異なれば、２つのキ
ャッシュディレクトリ登録リクエストをキャッシュディ
レクトリ４１０とキャッシュディレクトリ４２０で同時
に処理することが可能である。また、検索先のエントリ
と登録先のエントリが異なれば、キャッシュディレクト
リ検索リクエストとキャッシュディレクトリ登録リクエ
ストを同時に処理することも可能である。図４の動作
は、お互いが独立に動作可能なメモリのバンク構成の動
作と基本的に同様であるため省略する。

【００３３】以上、図２や図４では、キャッシュディレ
クトリを２つに分割するとしたが、これは単なる一実施
例であり、勿論、原理的に３つあるいはそれ以上に分割
してもよいことは云うまでもない。

【００３４】

【発明の効果】以上述べたように、本発明によれば、大
容量のキャッシュ記憶部を備えた複数の処理装置が主記
憶装置に接続されたマルチプロセッサシステムにおい
て、ハードウェアによるキャッシュ一致保証を行うため
の装置として、複数処理装置のキャッシュ記憶部が保持
するアドレスタグの写しであるキャッシュディレイクト
リを用意するコヒーレンス制御装置を備える場合、キャ
ッシュディレクトリの物量を抑え、かつ高いキャッシュ
ディレクトリ検索性能を実現することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の情報処理装置に係わる全体
的ブロック図である。

【図２】本発明の第１の実施例のキャッシュディレクト
リ周辺のブロック図である。

【図３】図２のキャッシュディレクトリのビット分割に
関する説明図である。

【図４】本発明の第２の実施例のキャッシュディレクト
リ周辺のブロック図である。

【図５】図４のキャッシュディレクトリのエントリ分割
に関する説明図である。

【図６】従来のコヒーレンス制御装置に係わる要部ブロ
ック図である。

【図７】キャッシュディレクトリをコピーで持つ場合
の、従来のコヒーレンス制御装置に係わる要部ブロック
図である。

【符号の説明】

１１０、１２０処理装置１１１、１２１キャッシュ記憶部１１２、１２２キャッシュタグ１３０主記憶制御装置１４０主記憶装置１５０コヒーレンス制御装置１５１、１５２キャッシュディレクトリ２１１、２２０ビット分割のキャッシュディレクトリ４１０、４２０エントリ分割のキャッシュディレクト
リ

Claims

【特許請求の範囲】

【請求項１】複数の処理装置で主記憶装置を共有し、
各処理装置が主記憶装置の一部の写しを保持するキャッ
シュ記憶部を具備する情報処理装置において、処理装置
のキャッシュ記憶部と主記憶装置との間の一致を保証す
るための、処理装置のキャッシュ記憶部が保持するアド
レスタグの写しを保持するキャッシュディレクトリの構
成方法であって、キャッシュディレクトリを複数に分割し、該分割した複
数のキャッシュディレクトリを用いて、複数の検索要求
を同時に処理可能としたことを特徴とするキャッシュデ
ィレクトリ構成方法。
【請求項２】請求項１記載のキャッシュディレクトリ
構成方法において、キャッシュディレクトリを構成する
各エントリのアドレスタグを複数に分割し、検索要求に
対して、該当エントリの分割したアドレスタグビット部
分で不一致であれば、該検索処理を終了し、一致した場
合に、該当エントリの分割した他のアドレスタグビット
部分を検索することを特徴とするキャッシュディレクト
リ構成方法。
【請求項３】請求項１記載のキャッシュディレクトリ
構成方法において、キャッシュディレクトリを複数の異
ったエントリ群に分割し、該分割した各エントリ群を独
立に動作可能としたことを特徴とするキャッシュディレ
クトリ構成方法。
【請求項４】主記憶装置の一部の写しを保持するキャ
ッシュ記憶部を各々内蔵する複数の処理装置と、各々異なるアドレス空間を有して独立に並列動作が可能
な複数バンク構成をとり、複数の処理装置で共有される
主記憶装置と、複数の処理装置のキャッシュ記憶部と主記憶装置との間
の一致を保証するための、各処理装置のキャッシュ記憶
部が保持するアドレスタグの写しを保持する複数のキャ
ッシュディレクトリとして、各々、複数に分割された独
立に並列動作が可能な構成のキャッシュディレクトリを
備え、各キャッシュディレクトリに対し、複数の検索要
求を同時に処理するコヒーレンス制御装置と、を具備す
ることを特徴とする情報処理装置。