JPH02125427A - Forming method for contact hole - Google Patents
Forming method for contact holeInfo
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- 238000000034 method Methods 0.000 title claims description 27
- 238000005530 etching Methods 0.000 claims abstract description 37
- 230000007423 decrease Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 9
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001373 regressive effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体装置等の製造に用いられるコンタク
ト孔形成法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a contact hole forming method used in manufacturing semiconductor devices and the like.
[発明の概要]
この発明は、絶縁膜にレジスト層をマスクとするエツチ
ング処理によりコンタクト孔を形成するにあたり、エツ
チング処理を等方性エツチング処理とこれに続く異方性
エツチング処理の2回に分け、異方性エツチング処理で
はレジスト孔内のテーパー付きレジスト裾部の後退的エ
ツチングを利用してコンタクト孔をその間口サイズが深
さ方向に漸減するように形成することによりコンタクト
孔の微細化及びステップカバレージの改善を可能とした
ものである。[Summary of the Invention] The present invention involves dividing the etching process into two steps, an isotropic etching process and a subsequent anisotropic etching process, when forming a contact hole in an insulating film by etching using a resist layer as a mask. In the anisotropic etching process, the contact hole is formed so that the opening size gradually decreases in the depth direction by using regressive etching of the tapered resist bottom in the resist hole, thereby making the contact hole finer and forming a step. This made it possible to improve coverage.
[従来の技術]
従来、LSI等におけるコンタクト孔形成法としては、
第8図に示すようなものが知られている。[Prior Art] Conventionally, as a method for forming contact holes in LSI etc.,
A device as shown in FIG. 8 is known.
第8図において、半導体基板lの表面には、シリコンオ
キサイド等の絶縁膜2が形成されている。絶縁!!2の
上にレジスト層3を形成した後。In FIG. 8, an insulating film 2 made of silicon oxide or the like is formed on the surface of a semiconductor substrate l. insulation! ! After forming a resist layer 3 on top of 2.
レジスト層3には所望のコンタクト孔パターンに従って
露光・現像処理を施すことにより孔3Aを形成する。そ
して、孔3Aを有するレジスト層3に熱処理を施してレ
ジストを軟化させることにより孔3A内のレジスト裾部
3aがテーパー状をなしてさらに内方に広がるようにす
る。この後、絶縁膜2に対してレジスト層3をマスクと
する異方性エツチング処理を施すことによりコンタクト
孔2Aを形成する。この場合、レジスト裾部3aがエツ
チングにより後退する(後退的にエッチされる)ので、
コンタクト孔2Aはその内壁面2aが外方に傾斜する(
開口サイズが深さ方向に漸減する)ように形成される。Holes 3A are formed in the resist layer 3 by exposing and developing according to a desired contact hole pattern. Then, heat treatment is applied to the resist layer 3 having the holes 3A to soften the resist, so that the resist skirt portions 3a within the holes 3A are tapered and further spread inward. Thereafter, a contact hole 2A is formed by subjecting the insulating film 2 to an anisotropic etching process using the resist layer 3 as a mask. In this case, the resist hem 3a recedes (etches backward) due to etching, so
The inner wall surface 2a of the contact hole 2A is inclined outward (
The opening size gradually decreases in the depth direction).
[発明が解決しようとする課題]
上記した従来技術によると、コンタクト孔2Aの内壁面
2aが傾斜した形になるので、コンタクト孔2Aをおお
ってAu等の配線用金属を被着した際に段差部での被覆
性(ステップカバレージ)をある程度改善できるが、必
ずしも十分でない。[Problems to be Solved by the Invention] According to the above-mentioned prior art, the inner wall surface 2a of the contact hole 2A has an inclined shape, so that when a wiring metal such as Au is deposited over the contact hole 2A, a step is formed. Although step coverage can be improved to some extent, it is not necessarily sufficient.
その上、レジストの軟化を利用してテーパー付きレジス
ト裾部3aを形成する際、孔3Aの最小開口サイズWを
再現性良く制御するのが困難であり、特に小サイズのコ
ンタクト孔を形成しようとすると、開口サイズWがゼロ
となることがあり、コンタクト孔2Aとして所望の傾斜
を有するものが得られない事態も生ずる。従って、上記
した従来技術は、微細なコンタクト孔の形成には不向き
であるという問題点を有するものである。Furthermore, when forming the tapered resist skirt 3a by utilizing the softening of the resist, it is difficult to control the minimum opening size W of the hole 3A with good reproducibility, especially when forming a small-sized contact hole. Then, the opening size W may become zero, and a situation may arise in which the contact hole 2A cannot have a desired slope. Therefore, the above-mentioned conventional techniques have the problem of being unsuitable for forming fine contact holes.
この発明の目的は、ステップカバレージが良好で微細な
コンタクト孔を簡単に形成可能とすることにある。An object of the present invention is to easily form fine contact holes with good step coverage.
[課題を解決するための手段]
この発明によるコンタクト孔形成法は、導体をおおう絶
縁膜の上にレジスト層を形成した後、このレジスト層に
所望のコンタクト孔パターンに従って露光・現像処理を
施すことにより該コンタクト孔パターンに対応する孔を
形成すると共に線孔の内方に向けてテーパーがついたレ
ジスト裾部を形成し、この後レジスト層をマスクとして
絶縁膜に等方性エツチング処理を施すことにより上記孔
に対応してその最小開口サイズより大きい最大開口サイ
ズを有する凹部を形成し、さらにレジスト裾部が徐々に
後退的にエッチされるような条件でレジスト層をマスク
として絶縁膜に異方性エツチング処理を施すことにより
上記凹部の最大開口サイズより小さい範囲で開口サイズ
が深さ方向に漸減するコンタクト孔を該凹部から導体に
達するように形成することを特徴とするものである。[Means for Solving the Problems] The contact hole forming method according to the present invention includes forming a resist layer on an insulating film covering a conductor, and then subjecting this resist layer to exposure and development according to a desired contact hole pattern. to form a hole corresponding to the contact hole pattern and form a resist foot tapered inwardly of the wire hole, and then perform an isotropic etching process on the insulating film using the resist layer as a mask. A recess with a maximum opening size larger than the minimum opening size is formed corresponding to the hole, and the insulating film is anisotropically etched using the resist layer as a mask under conditions such that the resist foot is gradually etched backwards. The present invention is characterized in that a contact hole whose opening size gradually decreases in the depth direction within a range smaller than the maximum opening size of the recess is formed so as to reach the conductor from the recess by performing a chemical etching process.
[作 用]
この発明のコンタクト孔形成法によれば、テーパー付き
レジスト裾部をレジスト軟化処理によってではなく露光
・現像処理によって形成するので、微細なコンタクト孔
の形成が可能となる。[Function] According to the contact hole forming method of the present invention, the tapered resist bottom portion is formed not by resist softening treatment but by exposure and development treatment, so that it is possible to form fine contact holes.
また、等方性エツチング処理により凹部を形成した後、
レジスト裾部の後退的エツチングを伴う異方性エツチン
グ処理により凹部の最大開口サイズより小さい範囲で開
口サイズが深さ方向に漸減するコンタクト孔を形成する
ようにしたので、コンタクト孔は開口端部では凹部内壁
の弯曲に対応して丸味を有すると共に凹部より深いとこ
ろではプロフィールが傾斜を示すようになり、従来の単
純な傾斜面に比べてステップカバレージが−層改善され
る。In addition, after forming the recesses by isotropic etching,
By using an anisotropic etching process that involves regressive etching of the bottom of the resist, a contact hole whose opening size gradually decreases in the depth direction within a range smaller than the maximum opening size of the recess is formed. It has a roundness corresponding to the curvature of the inner wall of the recess, and the profile exhibits an inclination at a depth deeper than the recess, resulting in an improvement in step coverage compared to a conventional simple inclined surface.
[実施例]
第1図乃至第3図は、この発明の一実施例によるコンタ
クト孔形成法を示すもので、各々の図に対応する工程(
1)〜(3)を順次に説明する。[Example] Figures 1 to 3 show a contact hole forming method according to an example of the present invention, and the steps (
1) to (3) will be explained in order.
(1)シリコン等の半導体基板!0の表面をおおうシリ
コンオキサイド等の絶縁膜12の上に公知の方法により
レジスト層14を被着する。そして、レジス)層14に
所望のコンタクト孔パターンに従って露光・現像処理を
施すことにより該コンタクト孔パターンに対応する孔1
4Aを形成すると共に孔14Aの内方に向けてテーパー
がついたレジスト裾部14aを形成する。(1) Semiconductor substrate such as silicon! A resist layer 14 is deposited on an insulating film 12 of silicon oxide or the like covering the surface of the resist layer 12 by a known method. Then, by exposing and developing the resist layer 14 according to a desired contact hole pattern, holes 1 corresponding to the contact hole pattern are formed.
4A, and a resist hem 14a tapered inward of the hole 14A.
(2)次に、レジスト層14をマスクとして絶縁膜12
に等方性エツチング処理を施すことにより孔υ
14Aに対応してその最小開口サイズWo より大きい
最大開口サイズW1を有する凹部12Aを形成する。こ
の場合1等方性エツチング処理としては、ウェットエツ
チング又はドライエツチングのいずれを用いてもよいが
、エツチング条件としては、レジスト裾部14aが後退
的にエッチされない条件を選ぶ0通常、凹部12Aの内
壁面12aは弯曲した形に形成される。(2) Next, using the resist layer 14 as a mask, the insulating film 12 is
By performing an isotropic etching process on the hole υ 14A, a recess 12A having a maximum opening size W1 larger than its minimum opening size Wo is formed corresponding to the hole υ 14A. In this case, either wet etching or dry etching may be used as the isotropic etching process, but the etching conditions are such that the resist hem 14a is not etched backwards.Usually, the inside of the recess 12A is selected. The wall surface 12a is formed in a curved shape.
(3)次に、レジスト裾部14aが徐々に後退的にエッ
チされるような条件でレジスト層14をマスクとして絶
縁膜12に異方性エツチング処理を施すことにより凹部
12Aの最大開口サイズW1より小さい範囲で開口サイ
ズが深さ方向に漸減するコンタクト孔12Bを凹部12
Aから半導体表面に達するように形成する。エツチング
の進行につれてレジスト裾部14aが後退するので、コ
ンタクト孔12Bの内壁面12bは外方に傾斜するよう
に形成される。(3) Next, by performing an anisotropic etching process on the insulating film 12 using the resist layer 14 as a mask under such conditions that the resist foot 14a is gradually etched backward, the maximum opening size W1 of the recess 12A is reduced. A contact hole 12B whose opening size gradually decreases in the depth direction within a small range is formed in the recess 12.
It is formed so as to reach the semiconductor surface from A. As the etching progresses, the resist bottom portion 14a recedes, so that the inner wall surface 12b of the contact hole 12B is formed to be inclined outward.
コンタクト孔12Bの最小開口サイズをW2とすると、
w2 ”=Wo となる。また、エツチング終了時にお
ける孔14Aの最小開口サイズをW3とすると、これは
Wt及びW2に対し、W2<W3 <W、なる関係を有
する。If the minimum opening size of the contact hole 12B is W2,
w2''=Wo. Furthermore, if the minimum opening size of the hole 14A at the end of etching is W3, this has the relationship W2<W3<W with respect to Wt and W2.
この場合、バー7チ式RIE (反応性イオンエツチン
グ)装置のようなパワー密度の低いエツチング装置を用
いると、レジスト裾部14aの後退が生じにくい、そこ
で、レジスト裾部14aの後退を生じ易くするには、パ
ワーを高くしなければならず、このようにすると、イオ
ン衝撃を増大させ。In this case, if an etching device with a low power density such as a Burr 7-inch type RIE (reactive ion etching) device is used, the resist bottom portion 14a is less likely to recede. To do this, the power must be increased, which increases the ion bombardment.
下地半導体との選択比を低下させてしまう。This lowers the selectivity with respect to the underlying semiconductor.
これに対し、ポリマーデポジションを利用して異方性を
得る枚葉式高密度プラズマエツチング装置にあっては、
下地半導体との選択比を低下させることなくレジスト裾
部14aを後退させることができる。従って、この発明
の実施にあたっては。On the other hand, in single-wafer high-density plasma etching equipment that uses polymer deposition to obtain anisotropy,
The resist foot portion 14a can be retreated without reducing the selectivity with respect to the underlying semiconductor. Therefore, in carrying out this invention.
枚葉式高密度プラズマエツチング装置を用いるのが好ま
しい。Preferably, a single-wafer high-density plasma etching apparatus is used.
第3図の異方性エツチング工程では、コンタクト孔12
Bのプロフィールが直線的な傾斜を示すようにエツチン
グ条件を制御したが、エツチング条件の制御により第4
図又は第5図に示すようなプロフィールを得ることもで
きる。In the anisotropic etching process shown in FIG.
The etching conditions were controlled so that the profile of B showed a linear slope.
It is also possible to obtain a profile as shown in FIG.
第4図は、パワー(高周波電力)密度をエツチング進行
につれて第6図に示すようにステップ的に増加させ、t
oの時点でエツチングを終了した場合のコンタクト孔断
面を示すもので、コンタクト孔12Bのプロフィールが
折れ線状の傾斜を示すようになっている。FIG. 4 shows that the power (high frequency power) density is increased stepwise as etching progresses as shown in FIG.
This figure shows a cross section of the contact hole when etching is finished at time o, and the profile of the contact hole 12B shows a polygonal slope.
第5図は、パワー密度をエツチング進行につれて第7図
に示すように連続的に増加させ、toの時点でエツチン
グを終了した場合のコンタクト孔断面を示すもので、コ
ンタクト孔12Bのプロフィールがなめらかな曲線状の
傾斜を示すようになっている。FIG. 5 shows the cross section of the contact hole when the power density is continuously increased as the etching progresses as shown in FIG. It shows a curved slope.
[発明の効果]
以上のように、この発明によれば、ステップカバレージ
が良好で微細なコンタクト孔を形成可能となるので、L
SI等の半導体装置りこおいて高信頼の電極乃至配線を
実現できる効果が得られるものである。[Effects of the Invention] As described above, according to the present invention, it is possible to form fine contact holes with good step coverage.
This has the effect of realizing highly reliable electrodes and wiring in semiconductor devices such as SI.
第1図乃至第3図は、この発明の一実施例によるコンタ
クト孔形成法を示す基板断面図、第4図及び第5図は、
異方性エツチング工程の他の異なる実施例をそれぞれ示
す基板断面図、第6図及び第7図は、それぞれ第4図及
び第5図の工程におけるパワー密度の時間的変化を示す
グラフ、
第8図は、従来のコンタクト孔形成法の一例を示す基板
断面図である。
10・・・半導体基板、12・・・絶縁膜、 12A・
・・凹部、12B・・・コンタクト孔、12a 、 1
2b・・・内壁面、 14・・・レジスト層、14a・
・・レジスト裾部。1 to 3 are cross-sectional views of a substrate showing a contact hole forming method according to an embodiment of the present invention, and FIGS. 4 and 5 are
6 and 7 are cross-sectional views of the substrate showing other different embodiments of the anisotropic etching process, respectively. The figure is a cross-sectional view of a substrate showing an example of a conventional contact hole forming method. 10... Semiconductor substrate, 12... Insulating film, 12A.
...Concave portion, 12B...Contact hole, 12a, 1
2b...Inner wall surface, 14...Resist layer, 14a...
...Resist hem.
Claims (1)
する工程と、 (b)所望のコンタクト孔パターンに従って前記レジス
ト層に露光・現像処理を施すことにより該コンタクト孔
パターンに対応する孔を形成すると共に該孔の内方に向
けてテーパーがついたレジスト裾部を形成する工程と、 (c)前記レジスト層をマスクとして前記絶縁膜に等方
性エッチング処理を施すことにより前記孔に対応してそ
の最小開口サイズより大きい最大開口サイズを有する凹
部を形成する工程と、 (d)前記レジスト裾部が徐々に後退的にエッチされる
ような条件で前記レジスト層をマスクとして前記絶縁膜
に異方性エッチング処理を施すことにより前記凹部の最
大開口サイズより小さい範囲で開口サイズが深さ方向に
漸減するコンタクト孔を前記凹部から前記導体に達する
ように形成する工程と を含むコンタクト孔形成法。 2、前記異方性エッチング処理において、エッチング条
件をステップ的に変化させることにより前記コンタクト
孔のプロフィールが折れ線状の傾斜を示すようにしたこ
とを特徴とする請求項1記載のコンタクト孔形成法。 3、前記異方性エッチング処理において、エッチング条
件を連続的に変化させることにより前記コンタクト孔の
プロフィールがなめらかな曲線状の傾斜を示すようにし
たことを特徴とする請求項1記載のコンタクト孔形成法
。[Claims] 1. (a) depositing a resist layer on the insulating film covering the conductor; and (b) exposing and developing the resist layer according to a desired contact hole pattern. (c) isotropically etching the insulating film using the resist layer as a mask; (d) forming a recess corresponding to the hole and having a maximum opening size larger than the minimum opening size by etching the resist under conditions such that the resist skirt is gradually and regressively etched; A contact hole whose opening size gradually decreases in the depth direction within a range smaller than the maximum opening size of the recess is formed so as to reach the conductor from the recess by performing anisotropic etching on the insulating film using the layer as a mask. A contact hole forming method including a process. 2. The contact hole forming method according to claim 1, wherein in the anisotropic etching process, the etching conditions are changed stepwise so that the profile of the contact hole exhibits a polygonal slope. 3. Contact hole formation according to claim 1, characterized in that in the anisotropic etching process, the etching conditions are continuously changed so that the profile of the contact hole exhibits a smooth curved slope. Law.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27882088A JPH02125427A (en) | 1988-11-04 | 1988-11-04 | Forming method for contact hole |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27882088A JPH02125427A (en) | 1988-11-04 | 1988-11-04 | Forming method for contact hole |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02125427A true JPH02125427A (en) | 1990-05-14 |
Family
ID=17602606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27882088A Pending JPH02125427A (en) | 1988-11-04 | 1988-11-04 | Forming method for contact hole |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02125427A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05304217A (en) * | 1992-04-28 | 1993-11-16 | Nec Corp | Etching method for insulation film |
FR2707042A1 (en) * | 1993-06-25 | 1994-12-30 | Mitsubishi Electric Corp |
-
1988
- 1988-11-04 JP JP27882088A patent/JPH02125427A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05304217A (en) * | 1992-04-28 | 1993-11-16 | Nec Corp | Etching method for insulation film |
FR2707042A1 (en) * | 1993-06-25 | 1994-12-30 | Mitsubishi Electric Corp | |
US5498572A (en) * | 1993-06-25 | 1996-03-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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