JPH02124536A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
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- JPH02124536A JPH02124536A JP63276272A JP27627288A JPH02124536A JP H02124536 A JPH02124536 A JP H02124536A JP 63276272 A JP63276272 A JP 63276272A JP 27627288 A JP27627288 A JP 27627288A JP H02124536 A JPH02124536 A JP H02124536A
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- Japan
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- electrode
- active matrix
- capacitors
- matrix substrate
- capacitor
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- Pending
Links
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Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス基板内に具備される、
電荷保持用容量の構成法に関するもので、特に、これら
電荷保持用容量の製造歩留りを向上せしめる方法に関す
るものである。
電荷保持用容量の構成法に関するもので、特に、これら
電荷保持用容量の製造歩留りを向上せしめる方法に関す
るものである。
従来、アクティダマ１〜リクス基板内に内蔵される電荷
保持用容量は、電極用の１対の導電膜と、その間の容量
用の絶縁膜とによって構成されていた。この容量の断面
構造を第２図に示す。ガラス等の基板１１の上に、電極
２２を形成し、これを絶縁膜２３で被覆し、その上に電
極２４を形成した構造をしている。なお、この種の装置
として関連するものには特開昭５８−７４０７８号等が
挙げられる。
保持用容量は、電極用の１対の導電膜と、その間の容量
用の絶縁膜とによって構成されていた。この容量の断面
構造を第２図に示す。ガラス等の基板１１の上に、電極
２２を形成し、これを絶縁膜２３で被覆し、その上に電
極２４を形成した構造をしている。なお、この種の装置
として関連するものには特開昭５８−７４０７８号等が
挙げられる。
上記従来技術は、この電荷保持用容量の製造歩留りの点
について配慮がされていなかった。通常、第２図に示し
た絶縁膜３は、その膜中にピンホール等の欠陥をある一
定の密度含み、この欠陥が第２図における、電極２と電
極４の間に存在すると両電極間が短絡する。そのため、
アクティブマトリクス基板の製造歩留りが低下するとい
う問題があった。
について配慮がされていなかった。通常、第２図に示し
た絶縁膜３は、その膜中にピンホール等の欠陥をある一
定の密度含み、この欠陥が第２図における、電極２と電
極４の間に存在すると両電極間が短絡する。そのため、
アクティブマトリクス基板の製造歩留りが低下するとい
う問題があった。
本発明の目的は、」―記、電荷保持容量の製造歩留りを
向上せしめるその構成方法を提供することにある。
向上せしめるその構成方法を提供することにある。
」二記目的は、電荷保持用容量を、２つ以上の容量を直
列に接続して構成することによって達成される。
列に接続して構成することによって達成される。
電荷保持用容量の不良の原因となる、その容量用の絶縁
膜中の、ピンホール等の欠陥は、その絶縁膜の製造プロ
セス中のゴミや、不純物に由来するものであり、これら
欠陥の数は、統計的に、その絶縁膜の単位面積当りの数
としてＮ（個／ホ）と表わされる。この時、電極面積Ｓ
Ｃｒｄ）（Ｓ＜１）の１つの容量に着目すると、この
容量の絶縁膜中に上記欠陥が少なくとも１つ含まれる確
率Ｉ１．すなわち容量の不良発生確率は Ｉ １＝ １ （１−Ｓ）Ｎ ・・・
（１）と表わされる。
膜中の、ピンホール等の欠陥は、その絶縁膜の製造プロ
セス中のゴミや、不純物に由来するものであり、これら
欠陥の数は、統計的に、その絶縁膜の単位面積当りの数
としてＮ（個／ホ）と表わされる。この時、電極面積Ｓ
Ｃｒｄ）（Ｓ＜１）の１つの容量に着目すると、この
容量の絶縁膜中に上記欠陥が少なくとも１つ含まれる確
率Ｉ１．すなわち容量の不良発生確率は Ｉ １＝ １ （１−Ｓ）Ｎ ・・・
（１）と表わされる。
従来技術では、この１１が、そのまま電荷保持用容量の
不良発生率である。これに比べて、本発明において、大
きさの等しい容量Ｃ１と０２を２つ直列に継ぐことを例
にとれば、１つの容量Ｃ１が不良となってショートが生
じても、もう一方の容量が正常であれば、全体として不
良とはならない。
不良発生率である。これに比べて、本発明において、大
きさの等しい容量Ｃ１と０２を２つ直列に継ぐことを例
にとれば、１つの容量Ｃ１が不良となってショートが生
じても、もう一方の容量が正常であれば、全体として不
良とはならない。
この時、容量の大きさは、ＣＩ Ｃ２／ （Ｃｔ 十〇
２ ）から０２へと大きくなるが、 （Ｃｔ ＝ Ｃ
２なら２倍）通常、この電荷保持用容量の駆動は、２倍
以上の容量を駆動可能な様に余裕を持って設Ｈ１される
ため、問題とはならない。
２ ）から０２へと大きくなるが、 （Ｃｔ ＝ Ｃ
２なら２倍）通常、この電荷保持用容量の駆動は、２倍
以上の容量を駆動可能な様に余裕を持って設Ｈ１される
ため、問題とはならない。
そこで、本発明において、完全な不良となるのは、２つ
の容量ＣＩ、Ｃ２が同時に不良となる場合であるが この確率は、 ｌ２＝（１−（１−２・Ｓ）’）Ｘ（１−（１−２・５
）Ｎ）＝（１−（１−２８）Ｎ）！ ・
・・（２）となる。ＩｌとＩ２の計算結果を第３図に示
す。
の容量ＣＩ、Ｃ２が同時に不良となる場合であるが この確率は、 ｌ２＝（１−（１−２・Ｓ）’）Ｘ（１−（１−２・５
）Ｎ）＝（１−（１−２８）Ｎ）！ ・
・・（２）となる。ＩｌとＩ２の計算結果を第３図に示
す。
第３図から１本発明における不良の発生率■２は従来の
不良発生率１１に比べて格段に小さくなることがわかる
。１００１当り１００個の欠陥発生率で、電極面積が１
００００μイの時、Ｉ２はＩｒのおよそ１０４分の１と
なる。
不良発生率１１に比べて格段に小さくなることがわかる
。１００１当り１００個の欠陥発生率で、電極面積が１
００００μイの時、Ｉ２はＩｒのおよそ１０４分の１と
なる。
以十の結果は、直列に継ぐ容量の数を２個以上に増した
場合でも変わらない。
場合でも変わらない。
そこで、本発明に因れば、電荷保持用容量の歩留りが著
しく向上し、アクティブマトリクス基板の製造歩留りを
向上させることが出来る。
しく向上し、アクティブマトリクス基板の製造歩留りを
向上させることが出来る。
第１図は、本発明の実施例である。アクティブマトリク
ス基板における、電荷保持用容量の部分の断面図を示す
。ガラス等の基板１１の上に、導電膜によって電極１２
、電極１３を形成し、更にＣＶＤ法等により、この上に
Ｓｊ、０２．ＰＳＧ等の絶縁膜１４を形成する。その後
、コンタクトスルーホール１５を形成したのち、導電膜
によって電極１５．１６を形成する。ここで、電極１２
゜１５とで形成された容量と、電極１３．１６とで形成
された容量とがコンタクト１５を通して直列に接続され
ており、これによって歩留りを向上することが出来る。
ス基板における、電荷保持用容量の部分の断面図を示す
。ガラス等の基板１１の上に、導電膜によって電極１２
、電極１３を形成し、更にＣＶＤ法等により、この上に
Ｓｊ、０２．ＰＳＧ等の絶縁膜１４を形成する。その後
、コンタクトスルーホール１５を形成したのち、導電膜
によって電極１５．１６を形成する。ここで、電極１２
゜１５とで形成された容量と、電極１３．１６とで形成
された容量とがコンタクト１５を通して直列に接続され
ており、これによって歩留りを向上することが出来る。
第４図は１本発明の他の実施例である。第１図と同様の
断面図を示す。ガラス基板等の基板１１の上に、導電膜
によって、電極４２を形成し、更にＣＶＤ法等によりこ
の上にＳｉＯ２，ＰＳＧ等の絶縁膜１４を形成し、次い
で導電膜によって電極４４．４５を形成する。ここで、
電極４５と、電極４２における電極４５に対向する部分
とにおいて形成される容量と、電極４４と、電極４２に
おける電極４４に対向する部分とで形成される容量が直
列に接続されているため、歩留りが向上する。本例では
、第１図に示した実施例に比べて、コンタクトホールを
形成する必要がないため、工程の数を少なくできる。
断面図を示す。ガラス基板等の基板１１の上に、導電膜
によって、電極４２を形成し、更にＣＶＤ法等によりこ
の上にＳｉＯ２，ＰＳＧ等の絶縁膜１４を形成し、次い
で導電膜によって電極４４．４５を形成する。ここで、
電極４５と、電極４２における電極４５に対向する部分
とにおいて形成される容量と、電極４４と、電極４２に
おける電極４４に対向する部分とで形成される容量が直
列に接続されているため、歩留りが向上する。本例では
、第１図に示した実施例に比べて、コンタクトホールを
形成する必要がないため、工程の数を少なくできる。
尚、本実施例においては、電極４２を分割し、上部電極
４４．４５を１体とした構造、すなわち第４図の上下反
対の構造においても、全く同様の効果を生む。
４４．４５を１体とした構造、すなわち第４図の上下反
対の構造においても、全く同様の効果を生む。
また、以上２例は、便宜上、最下層の電極を基板上に直
接形成した場合について示したが、もちろんこの最下層
の電極と、基板との間に他の層が存在してもよい。
接形成した場合について示したが、もちろんこの最下層
の電極と、基板との間に他の層が存在してもよい。
第５図は、本発明の別の実施例である。アクティブマト
リクス基板では、表示部となるマトリクスアレイ以外の
基板の周辺領域に、そのマトリクスの駆動用として、容
量を用いたメモリを含んだ回路を内蔵する場合がある。
リクス基板では、表示部となるマトリクスアレイ以外の
基板の周辺領域に、そのマトリクスの駆動用として、容
量を用いたメモリを含んだ回路を内蔵する場合がある。
本実施例は、この場合のメモリの容量に本発明を適用し
た例である。
た例である。
第５図は、信号側周辺駆動回路のメモリ部分の等価回路
を示す。第５図において、５１は画像信号の入力端子、
５２は、サンプリングパルス入力端子、５３はサンプリ
ング用薄膜トランジスタ、５４はメモリ、５５は出力用
端子であり、この先にバッファ回路等が接続されて、マ
トリクスアレイの信号線に接続される。ここで、ライン
メモリ５４を、本発明を適用して、２つの容量の直列接
続により構成することによりこの回路の歩留りを向上さ
せている。このラインメモリ５４は、その中の１つがシ
ョートすると、その部分の信号線に正常な信号が供給で
きなくなるという重大な不良モードを生み、アクティブ
マトリクス基板の歩留り向上における重要なポイントで
ある。本実施例によれば、このラインメモリ５４の歩留
りが格段に向上するため、上記不良モードを激減させる
ことができる。また、以上の例では、信号駆動回路のみ
ならず、走査回路等の他の回路で、メモリを有する回路
において、同様に適用できる。
を示す。第５図において、５１は画像信号の入力端子、
５２は、サンプリングパルス入力端子、５３はサンプリ
ング用薄膜トランジスタ、５４はメモリ、５５は出力用
端子であり、この先にバッファ回路等が接続されて、マ
トリクスアレイの信号線に接続される。ここで、ライン
メモリ５４を、本発明を適用して、２つの容量の直列接
続により構成することによりこの回路の歩留りを向上さ
せている。このラインメモリ５４は、その中の１つがシ
ョートすると、その部分の信号線に正常な信号が供給で
きなくなるという重大な不良モードを生み、アクティブ
マトリクス基板の歩留り向上における重要なポイントで
ある。本実施例によれば、このラインメモリ５４の歩留
りが格段に向上するため、上記不良モードを激減させる
ことができる。また、以上の例では、信号駆動回路のみ
ならず、走査回路等の他の回路で、メモリを有する回路
において、同様に適用できる。
第６図は、本発明の別の実施例である。アクティブマト
リクス基板では、表示部内の各画素毎に蓄積容量を設け
、各画素における電荷保持特性を改善させる場合がある
。本例は、この蓄積容量に本発明を適用した例である。
リクス基板では、表示部内の各画素毎に蓄積容量を設け
、各画素における電荷保持特性を改善させる場合がある
。本例は、この蓄積容量に本発明を適用した例である。
第６図は、マトリクスアレイの等価回路を示す。６１は
走査線、６２は信号線、６３は薄膜トランジスタ、６４
は液晶容量、６５は蓄積容量を表わす。ここで、この蓄
積容量６５に本発明を適用して、２つの容量を直列に接
続している。通常、７１〜リクスアレイの画素数は１万
個以上であるため、これら全ての画素を無欠陥にするこ
とは、製造工程上、大きな困難を伴い、この際歩留りを
決定する主原因は、蓄積容量の不良率である。蓄積容量
６５がショートするとその部分の画素は欠陥となり、表
示特性上では、黒、あるいは白の点欠陥となって表われ
る。
走査線、６２は信号線、６３は薄膜トランジスタ、６４
は液晶容量、６５は蓄積容量を表わす。ここで、この蓄
積容量６５に本発明を適用して、２つの容量を直列に接
続している。通常、７１〜リクスアレイの画素数は１万
個以上であるため、これら全ての画素を無欠陥にするこ
とは、製造工程上、大きな困難を伴い、この際歩留りを
決定する主原因は、蓄積容量の不良率である。蓄積容量
６５がショートするとその部分の画素は欠陥となり、表
示特性上では、黒、あるいは白の点欠陥となって表われ
る。
本実施例によれば、この蓄積容量６５の歩留りを格段に
向上させることができるため、アクティブマトリクス基
板の歩留りを上げることができる。
向上させることができるため、アクティブマトリクス基
板の歩留りを上げることができる。
以上第１図、第４図、第５図、第６図によって示した実
施例は、便宜上、２つの容量を直列に接続した場合につ
いて示したが、３個以上の容量を直列に設ける場合にお
いても、全く同様に実施される。
施例は、便宜上、２つの容量を直列に接続した場合につ
いて示したが、３個以上の容量を直列に設ける場合にお
いても、全く同様に実施される。
本発明によれば、電荷保持用容量の歩留りを格段に向上
させることが出来るため、この容量をつくり込んだアク
ティブマトリクス基板の歩留り、ひいてはそれを用いる
液晶表示装置の製造歩留りを大きく向上させることが出
来る。
させることが出来るため、この容量をつくり込んだアク
ティブマトリクス基板の歩留り、ひいてはそれを用いる
液晶表示装置の製造歩留りを大きく向上させることが出
来る。
第１図は本発明の一実施例の電荷保持用容量の断面図、
第２図は従来の電荷保持用容量の断面図、第３図は本発
明と従来の電荷保持用容量の不良発生率の比較グラフを
示す図、第４図はそれぞれ異なった方法による本発明の
一実施例の電荷保持用容量を示す図、第５図は本発明の
一実施例のラインメモリ部分の等価回路図、第６図は本
発明の一実施例のマトリクスアレイ部分の等価回路図で
ある。 １１・・基板、１２，１３，１５．１６・・・電極、１
４・・絶縁膜、１５・・コンタク１−ホール、４１゜４
４．４５・・電極、５４・・・メモリ、６５・・蓄積容
量。
第２図は従来の電荷保持用容量の断面図、第３図は本発
明と従来の電荷保持用容量の不良発生率の比較グラフを
示す図、第４図はそれぞれ異なった方法による本発明の
一実施例の電荷保持用容量を示す図、第５図は本発明の
一実施例のラインメモリ部分の等価回路図、第６図は本
発明の一実施例のマトリクスアレイ部分の等価回路図で
ある。 １１・・基板、１２，１３，１５．１６・・・電極、１
４・・絶縁膜、１５・・コンタク１−ホール、４１゜４
４．４５・・電極、５４・・・メモリ、６５・・蓄積容
量。
Claims (1)
- 【特許請求の範囲】 １、ガラス、石英、シリコン等の基板上に、薄膜トラン
ジスタ等の能動素子、走査配線、信号配線等をマトリク
ス状に配したアクティブマトリクス基板内の、そのマト
リクスアレイ部、あるいはその周辺に、電荷を一定時間
保持することを目的として電荷保持用容量を設けたアク
ティブマトリクス基板において、１つの電荷保持用容量
を、２つ以上の容量を直列に接続することによつて構成
することを特徴としたアクティブマトリクス基板。 ２、電荷保持用容量を有したアクティブマトリクス基板
において、その基板上に導電膜によつて第１の電極を形
成し、その上を絶縁膜で覆い、さらにその上の第１の電
極と対向した位置に、導電膜によつて第２の電極を形成
した構造の容量を、隣接して２つ以上設け、そのうちの
１つの容量の第２の電極と、それ以外のもう１つの容量
の第１の電極を、外部から電位を与えない、フローティ
ング電位とする配線によつて接続する構造によつて、電
気的に容量を直列接続させて、それら直列接続されたひ
とまとまりの容量によつて、１つの電荷保持用容量を構
成することを特徴としたアクティブマトリクス基板。 ３、電荷保持用容量を有したアクティブマトリクス基板
において、その基板上に導電膜によつて第１の電極を形
成し、その上を絶縁膜で覆い、さらにその上の第１の電
極と対向した位置に、導電膜によつて第２の電極を形成
した構造の容量を、隣接して２つ以上設け、１つの容量
と、それ以外のもう１つの容量との、第１の電極同志、
あるいは第２の電極同志を外部から電位を与えない、フ
ローティング電位とする配線によつて電気的に接続する
ことにより、電気的に容量を直列接続させて、それら直
列接続されたひとまとまりの容量によつて、１つの電荷
保持用容量を構成することを特徴としたアクテイブマト
リクス基板。 ４、アクティブマトリクス基板内に、メモリを有する回
路を内蔵する場合において、そのメモリ用の容量を、特
許請求の範囲第１項記載の構成とすることを特徴とする
アクティブマトリクス基板。 ５、アクティブマトリクス基板内に、各画素毎に信号電
圧保持用の蓄積容量を設ける場合において、その蓄積容
量を特許請求の範囲第１項記載の構成とすることを特徴
とするアクティブマトリクス基板。 ６、特許請求の範囲第２項記載のアクティブマトリクス
基板を用いたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276272A JPH02124536A (ja) | 1988-11-02 | 1988-11-02 | アクテイブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276272A JPH02124536A (ja) | 1988-11-02 | 1988-11-02 | アクテイブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02124536A true JPH02124536A (ja) | 1990-05-11 |
Family
ID=17567129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276272A Pending JPH02124536A (ja) | 1988-11-02 | 1988-11-02 | アクテイブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02124536A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182661A (en) * | 1990-06-25 | 1993-01-26 | Nec Corporation | Thin film field effect transistor array for use in active matrix liquid crystal display |
| US5576858A (en) * | 1991-10-14 | 1996-11-19 | Hosiden Corporation | Gray scale LCD control capacitors formed between a control capacitor electrode on one side of an insulating layer and two subpixel electrodes on the other side |
| US5694188A (en) * | 1994-09-17 | 1997-12-02 | Kabushiki Kaisha Toshiba | Reflection type liquid crystal display device having comb-shaped wall electrode |
| US6556257B2 (en) * | 1991-09-05 | 2003-04-29 | Sony Corporation | Liquid crystal display device |
-
1988
- 1988-11-02 JP JP63276272A patent/JPH02124536A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182661A (en) * | 1990-06-25 | 1993-01-26 | Nec Corporation | Thin film field effect transistor array for use in active matrix liquid crystal display |
| US6556257B2 (en) * | 1991-09-05 | 2003-04-29 | Sony Corporation | Liquid crystal display device |
| US5576858A (en) * | 1991-10-14 | 1996-11-19 | Hosiden Corporation | Gray scale LCD control capacitors formed between a control capacitor electrode on one side of an insulating layer and two subpixel electrodes on the other side |
| US5694188A (en) * | 1994-09-17 | 1997-12-02 | Kabushiki Kaisha Toshiba | Reflection type liquid crystal display device having comb-shaped wall electrode |
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