JPH02123962A

JPH02123962A - ゲート駆動回路

Info

Publication number: JPH02123962A
Application number: JP27587488A
Authority: JP
Inventors: Makoto Tanitsu; 誠谷津; Itaru Asai; 浅井　至; Koichi Okamura; 幸一岡村
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1990-05-11
Anticipated expiration: 2015-07-17
Also published as: JP3066754B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はゲート駆動回路にかかり、詳しくは、制御回路
からの制御信号（オン・オフ信号）をパルストランスを
用いて絶縁変換した後、ＭＯＳＦＥＴのゲート・ソース
間に供給するゲート駆動回路に関する。

（従来の技術）従来、この種のゲート駆動回路として第３図に示す構成
のものがよく知られている。同図において、パルストラ
ンス３の１次巻線の一方の端子は電源Ｖｃｃに、他方の
端子は制御回路からの制御信号が加えられるスイッチ１
に、また、１次巻線間にはパルストランスリセット回路
２が接続されており、パルストランス３の２次巻線にゲ
ート駆動用電圧を発生させるようになっている。

パルストランス３の２次巻線の一方の端子とＭＯＳＦＥ
Ｔ　７のゲート間には、ダイオード５．１０及び抵抗６
の直列回路が接続され、また、ダイオード５と並列に抵
抗４が接続されていると共に、ダイオード５，１０の接
続点にはＰＮＰトランジスタ１４のベースと抵抗１１の
一端とが接続されている。更に、ダイオード１０と抵抗
６との接続点にはＰＮＰ　トランジスタ１３のエミッタ
と、抵抗１２を介して前記トランジスタ１４のエミッタ
とが接続され、トランジスタ１３のベースはトランジス
タ１４のエミッタに接続されている。そして、パルスト
ランス３の２次巻線の他方の端子と、抵抗１１の他端と
、トランジスタＪ、４．１３のコレクタはＭＯＳＦＥＴ
　７のソースに接続されている。

このような構成において、制御信号によりスイッチ１を
オンさせるとパルストランス３の２次巻線に電圧が誘起
され、ダイオード５，１０及び抵抗６を通してＭＯＳＦ
ＥＴ　７のゲート・ソース間容量９が充電され、ＭＯＳ
ＦＥＴ　７がオンする。次に、スイッチ１がオフすると
パルストランス３の２次巻線にはオン時とは逆極性のリ
セット電圧が発生し、このリセット電圧とＭＯＳＦＥＴ
　７のゲート・ソース間容量９に蓄積されている電荷に
より、ダーリントン接続されたトランジスタ１４．１３
にベース電流が流れ。

まず最初に前段のトランジスタ１４がオンする。このト
ランジスタ１４のオンにより、後段のトランジスタ１３
のベース電流が増加してトランジスタ１３がオンする。

この結果、ＭＯＳＦＥＴ　７のゲート・ソース間容量９
に蓄積されている電荷は、抵抗６、トランジスタ１３の
エミッタ、コレクタの経路で放電され、　ＭＯＳＦＥＴ
７がオフする。

（発明が解決しようとする課題）上述した従来のゲート駆動回路では、制御回路からのオ
フ信号によりＭＯＳＦＥＴ　７がオフした後、パルスト
ランス３のリセットエネルギーがなくなるとトランジス
タ１３．１４はオフとなる。このような状態で、例えば
インバータのアームを構成しているＭＯＳＦＥＴ　７の
ドレイン・ソース間に急峻な電圧変化が生じると、ドレ
イン・ゲート間容量８を通して急峻な変化のある電流が
ゲートに流れ込み、ゲート・ソース同容ｉ９を充電する
。

この時、トランジスタ１３．１４は両方ともオフ状態で
あり、またパルストランス３のリセット電圧がないため
、このゲート・ソース間電圧に反応して、ダーリントン
接続されたトランジスタ１３がオンするまでには長いオ
ン遅れ時間が存在するという問題があった。その結果、
ゲート・ソース間電圧がしきい値を越えてしまい、ＭＯ
ＳＦＥＴ　７が誤ってオンし、発生損失が増大したり過
電流により破壊される等の欠点があった。

本発明は上記問題点を解消するために提案されたもので
、その目的とするところは、制御回路からのオン信号が
ない状態でＭＯＳＦＥＴのゲート・ソース間に電圧が発
生した場合にＭＯＳＦＥＴのオフ状態を安定させ、ＭＯ
ＳＦＥＴの誤オンを防止して損失の低減及び素子の破壊
防止を可能にしたゲート駆動回路を提供することにある
。

（課題を解決するための手段）上記目的を達成するため、本発明は、制御回路からのオ
ン信号によりＭＯＳＦＥＴのゲート・ソース間容量を充
電して前記ＭＯ５ＦＥＴをオンさせ、前記制御回路から
のオフ信号により前記ゲート・ソース間にダーリントン
接続されたトランジスタ群をオンさせて前記ゲート・ソ
ース間容量に蓄積された電荷を放電させることにより前
記ＭＯＳＦＥＴをオフさせるゲート駆動回路において、
前記オン信号がない状態で前記ゲート・ソース間に電圧
が発生した際に前記トランジスタ群のうち最後段のトラ
ンジスタをオンさせるベース電流を流すためのコンデン
サと、前記オン信号がある状態で前記ベース電流を阻止
するべく前記コンデンサを充電する充電手段とを備えた
ことを特徴とする。

（作用）本発明によれば、ダーリントン接続した１〜ランジスタ
群の最後段のトランジスタのベースにコンデンサを接続
することにより、制御回路からのオン信号がない状態で
ＭＯＳＦＥＴのゲート・ソース間に電圧が発生した場合
、その電圧の変化（ｄＶ／ｄｔ）により前記コンデンサ
を通って前記最後段のトランジスタにベース電流が流れ
るため、この時の当該トランジスタがオンするまでの時
間が短くなる。

更に、前記コンデンサを制御回路からのオン信号発生時
に充電することにより、このコンデンサを通って前記最
後段のトランジスタにベース電流が流れるのを阻止し、
当該トランジスタの誤オンを防いでＭＯＳＦＥＴのオン
状態を安定化するように作用する。

（実施例）以下、図に沿って本発明の詳細な説明する。

第１図は本発明の第１実施例を示すものであり、第３図
に示した回路の構成要素と同一の構成要素には同一符号
を付して説明を省略し、以下、異なる部分を中心に説明
する。

第１図において、ダイオード５と抵抗６との間にはダイ
オード１５．１６が直列接続され、これらのダイオード
１５．１６相互の接続点はダーリントン接続されたトラ
ンジスタ群のうち前段のＰＮＰ　）−ランジスタ１４の
エミッタと、後段のＰＮＰトランジスタ１３のベースと
に接続されている。また、ダイオード１６と抵抗６との
接続点はトランジスタ１３のエミッタに接続されている
。更に、トランジスタ１３のベースすなわちトランジス
タ１４のエミッタにはコンデンサ１７の一端が接続され
、その他端は、パルストランス３の２次巻線の他方の端
子、抵抗１１の他端及びトランジスタ１４．１３のコレ
クタと共にＭＯＳＦＥＴ　７のソースに接続されている
。

なお、上記構成において、パルストランス３の２次巻線
及びダイオード５，１５はコンデンサ１７の充電手段を
構成している。

このような構成において制御信号（オン信号）によりス
イッチ１をオンさせると、パルストランス３の２次巻線
に電圧が誘起され、ダイオード５゜１５を介してコンデ
ンサ１７が充電されると共に、ダイオード１６、抵抗６
を介してＭＯＳＦＥＴ　７のゲート・ソース間容量９が
充電され、ＭＯＳＦＥＴ　７がオンする。

この間、コンデンサ１７の充電によりトランジスタ１３
は安定したオフ状態となる。

次に、制御信号（オフ信号）によりスイッチ１がオフす
ると、パルストランス３の２次巻線にはオン時とは逆の
リセット電圧が発生し、このリセット電圧とコンデンサ
１７に蓄積されている電荷及びＭＯＳＦＥＴ　７のゲー
ト・ソース間容量９に蓄積されている電荷により、ダー
リントン接続されたトランジスタ１４及びトランジスタ
１３にベース電流が流れ、まず最初に前段のトランジス
タ１４がオンする。次いで、トランジスタ１４のオンに
より後段のトランジスタ１３のベース電流が増加するこ
とで、トランジスタ１３がオンする。この結果、　ＭＯ
ＳＦＥＴ７のゲート・ソース間容量９に蓄積されている
電荷は、抵抗６．トランジスタ１３のエミッタ、コレク
タの経路で放電され、ＭＯＳＦＥＴ　７はオフする。こ
のＭＯＳＦＥＴ７がオフした後、パルストランス３のリ
セットエネルギーがなくなると、トランジスタ１４．１
３もオフする。

このような状態でＭＯＳＦＥＴ　７のドレイン・ソース
間に急峻な電圧変化が生じると、ドレイン・ゲート間容
量８を通して急峻な変化のある電流がゲートに流れ込み
、ゲート・ソース間容量９を充電するためＭＯＳＦＥＴ
　７のゲート電圧が上昇する。このゲート電圧の上昇に
伴い、後段のトランジスタ１３のベース電流がコンデン
サ１７を通して過渡的に十分流れるため、トランジスタ
１３は、早いスイッチングでオンする。更に、コンデン
サ１７の電圧が上昇すると前段のトランジスタ１４がオ
ンし、コンデンサ１７に蓄えられた電荷を放電すると共
にトランジスタ１３のベース電流も流すようになるため
、トランジスタ１３のオン状態はＭＯＳＦＥＴ　７のゲ
ート電圧がなくなるまで持続することとなる。

このように、上記実施例では後段のトランジスタ１３の
早いオン及びその後のオン状態の維持により、ドレイン
・ソース間に加わった電圧に起因してＭＯＳＦＥＴ　７
が誤オンするのを確実に防止することができる。

次に、第２図は本発明の第２実施例を示すもので、図示
する如く第１実施例のコンデンサ１７に加えて抵抗１８
を直列に接続することによっても第１実施例と同様の効
果を得ることができる。その動作は第１実施例と同様で
あるため、詳述を省略する。なお、この場合にはパルス
トランス３の２次巻線、ダイオード５，１５及び抵抗１
８がコンデンサ１７の充電手段を構成することとなる。

（発明の効果）以上のように本発明によれば、ダーリントン接続された
トランジスタ群の最後段の１〜ランジスタのベースに、
そのベース電流を過渡的に流すためのコンデンサを接続
したため、制御回路からのオン信号がない状態でＭＯＳ
ＦＥＴのゲート・ソース間に電圧が発生した場合、前記
コンデンサを介したベース電流の通梳によって最後段の
トランジスタのオンが早くなり、その結果１Ｍ０９ＦＥ
Ｔのオフ状態を安定にしてこのＭＯＳＦＥＴが誤オンす
るのを防止することができる。

更に、前記コンデンサを充電するための充電手段を備え
ることにより、制御回路からのオン信号が発生した際に
前記コンデンサを充電することによって最後段のトラン
ジスタが誤オンするのを防止することができ、ＭＯＳＦ
ＥＴのオン状態を安定化させると共に、本発明は従来回
路に若干の変更を加えるだけで実現可能であるから、経
済性に富む等の効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１．第２実施例
を示す回路図、第３図は従来例を示す回路図である。１・・・スイッチ２・・・パルストランスリセット回路３・・・パルストランス　　　４　、６．１１．１８・
・・抵抗５．１５．１６・・・ダイオード　　７・・・
ＭＯＳＦＥＴ８・・・ドレイン・ゲート間容量９・・・ゲート・ソース間容量

Claims

【特許請求の範囲】制御回路からのオン信号によりＭＯＳＦＥＴのゲート・
ソース間容量を充電して前記ＭＯＳＦＥＴをオンさせ、
前記制御回路からのオフ信号により前記ゲート・ソース
間にダーリントン接続されたトランジスタ群をオンさせ
て前記ゲート・ソース間容量に蓄積された電荷を放電さ
せることにより前記ＭＯＳＦＥＴをオフさせるゲート駆
動回路において、前記オン信号がない状態で前記ゲート・ソース間に電圧
が発生した際に前記トランジスタ群のうち最後段のトラ
ンジスタをオンさせるベース電流を流すためのコンデン
サと、前記オン信号がある状態で前記ベース電流を阻止
するべく前記コンデンサを充電する充電手段とを備えた
ことを特徴とするゲート駆動回路。