JPH02122659A - 半導体パッケージ - Google Patents

半導体パッケージ

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JPH02122659A
JPH02122659A JP63274528A JP27452888A JPH02122659A JP H02122659 A JPH02122659 A JP H02122659A JP 63274528 A JP63274528 A JP 63274528A JP 27452888 A JP27452888 A JP 27452888A JP H02122659 A JPH02122659 A JP H02122659A
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JP
Japan
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cap
package substrate
dam
package
chip
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Pending
Application number
JP63274528A
Other languages
English (en)
Inventor
Kenji Nagasaki
長崎 健二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
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Publication of JPH02122659A publication Critical patent/JPH02122659A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は半導体パッケージに関し、特にり−ドピンを
多数有するICなどの半導体素子(半導体チップともい
う)を封止するP−PGA  (プラスチック ピン 
グリッド アレイ)と呼ばれる半導体パッケージの構造
改良に関するものである。
[従来の技術] 第3図(a) 、 (b)は従来のP−PGAと呼ばれ
ている半導体パッケージの模式図であり、(a)は断面
図、(b)は斜視図である。
第3図(a)において、1パツケージ基板でガラス−エ
ポキシ樹脂、ビスマレイミド・トリアジン([IT)樹
脂、あるいは変性ポリイミド樹脂などの耐熱性樹脂で形
成されている。さらにパッケージ基板1の上のダイパッ
ト部にICチップ(半導体チップ)2を載置し、ダイパ
ットの周囲を取り囲んで配列形成された配線パターンの
一方の端にある図示しないインナーリードと、ICチッ
プ2の電極端子間はボンディング・ワイヤ3で接続され
ている。また、パッケージ基板1の裏面にはリードピン
8が整列配置して埋め込まれ、前記インナーリードの夫
々に接続されている。また、パッケージ基板1上にはイ
ンナー封止剤4の流れ止めとしてパッケージ基板1と同
一材料からなるダム9が取り付けられている。
ワイヤボンディングの終了したパッケージ基板1は、I
Cチップ2上にエポキシ樹脂やシリコン樹脂などからな
るインナー封止材4に、よって封止される。
ついで、表面をアルマイト加工したAg製のキャップ6
の裏面に、Bステージ(半硬化の状態をいう)化されて
シート状になっているエポキシ樹脂からなるアウター封
止材5を仮り付けする。さらにキャップ6をインナー封
止済のパッケージ基板1とmねて150℃で数時間加熱
処理して、アウター封止材5を溶融固化させることによ
り、ICチップ2を樹脂封止した半導体パッケージが形
成される。
[発明が解決しようとする課題] しかしながら、上記のような従来の構成の半導体パッケ
ージでは、パッケージ基板1の上にBステージ状のエポ
キシのアウター封止材5をはさんで金属製のキャップ6
が搭載されているのみであるため、キャップの位置決め
がしに(り、第2図(b)にもその有様を示したように
パッケージ基板1に対してキャップ6が傾いてしまう事
がある。
さらに硬化温度のバラツキやキャップ6の位置ずれ等に
よりアウター封止材5の流出不足部lOやパッケージ基
板1の側面への樹脂流出部11等が生じてパッケージ外
観が損われるという事態もおこりやすい。
また、キャップ6の取付は工程でもキャップの位置決め
が難しく時間がかかること、及び取付は工程を自動化し
にくいことなどの問題があった。
この発明は上記の課題を解決するためになされたもので
、パッケージ基板とキャップの位置ずれを防止し、アウ
ター封止材の樹脂の流出を制御し、外観の優れた半導体
パッケージを提供すると共に、生産工程で時間短縮によ
る能率アップをはかり、かつ工程自動化を容易にする事
を目的とするものである。
[課題を解決するための手段] この発明の第1の発明(rR請求項)に係る半導体パッ
ケージは、パッケージ基板とパッケージ基板上面のダム
内のグイバット部を封止しているインナー封止材と、パ
ッケージ基板を保護するキャップ、更にキャップを接着
するアウター封止材からなるP−PCAの半導体パッケ
ージにおいて、パッケージ基板上面の最外周に、キャッ
プとBステージ状のアウター封止材がパッケージ基板に
対してずれなく装着できるようにキャップダムを設けた
ものである。
また、この発明の第2の発明(w!請求項)に係る半導
体パッケージは、上記請求項1の発明の解決手段におい
て説明したP−PGAの半導体パッケージにおいて、キ
ャップの中央部に設けた突起部の内側形状をインナー封
止材封止用のダムの外側寸法と嵌合するように形成した
ことによりパッケージ基板に対してキャップの位置決め
を容品にする構造としたものである。また、アウター封
止材のパッケージ基板外側への流出を防ぐために、パッ
ケージ基板の上面外周にキャップの外径よりやや小さい
溝を設けたものである。
〔作用] 第1の発明においては、パッケージ基板のキャップ取付
外周にキャップダムを設けたので、アウター封止材の封
止(このことをアウター封止ともいう)において、キャ
ップの位置ずれやアウター封止材の流出不足やパッケー
ジ基板側面への樹脂流出がおこらない。
また、第2の発明においては、インナー封止材封止用の
ダムの形状をキャップ中央部に設けた突起部の形状と嵌
合させるようにしたので、アウター封止材の封止時、パ
ッケージ基板に対してキャップの位置決めが一義的に行
われる。さらに、パッケージ基板の上面外周に溝を設け
たので余分なアウター封止材がキャップ側面に流出しな
い。
[実施例] 以下図面を用いて、この発明の詳細な説明する。
実施例1; 第1図(a) 、 (b)は第1の発明の一実施例を示
す半導体パッケージの模式説明図であり、(a)は断面
図、(b)はその斜視図を示している。図において、第
3図(a) 、(b)の従来例と同−又は相当部分には
同じ符号を付している。
第1図(a) 、 (b)において、この発明によるP
−PGAにおいてはパッケージ基板1の上面の外周に沿
って、断面形状が角型のキャップダム7を形成したもの
である。
このキャップダム7は、ガラス・エポキシ樹脂、ビスマ
レイミド・トリアジン(IIT)樹脂あるいは変性ポリ
イミド樹脂などパッケージ基板1と同質の耐熱性樹脂に
よって形成されている。また、キャップダム7のパッケ
ージ基板1への接着にはエポキシ系の接着剤を用いる。
さらに、キャップダム7の内側寸法(内形ともいう)は
キャップ6の外側寸法(外形ともいう)に合わせて、キ
ャップ6の外形より0.2〜0.3mm程度大きくする
。厚さについてはアウター封止材5の厚さとキャップ6
の厚さを足したものより厚くしなければならない。
そして、キャップダム7を取り付けたパッケージ基板1
上のダイパット部にICチップ2を載置し、チップ2と
図示しないインナーリードとの間はボンディング・ワイ
ヤ3で接続されている。また、ICチップ2とボンディ
ング・ワイヤ3はインナー封止材4で封止されている。
さらに、インナー封止材4で封止されたパッケージ基板
1上に、キャップダム7より0.2mm程度外形の小さ
いBステージ状のアウター封止材5とAll製のキャッ
プ6を搭載し、150℃で数時間加熱処理して、アウタ
ー封止材5を溶融固化させることにより、ICチップ2
を封入した半導体パッケージが得ら゛れる。
上記の実施例1においてはパッケージ基板1の全周囲に
キャップダム7を設けた場合について説明したが、この
発明においてキャップ6の位置ずれ防止を主目的とする
場合はコーナー又は各辺の一部にキャップダム7を設け
たものであってもよい。
実施例2; 第2図(a) 、(b) 、(c)は第2の発明の一実
施例を示す半導体パッケージの模式説明図であり、(a
)は断面図、(b)はキャップ斜視図、(e)はキャッ
プを除いたパッケージの斜視図を示すものである。
図において、第1図(a) 、 (b)の実施例と同−
又は相当部分には同じ符号を付している。
第2図(a) 、(b) 、 (c)に示す様にパッケ
ージ基板1の上面にICチップ2を囲むようにしてダイ
パット部分の周囲にダム7aが設けられる。ダム7aの
材質は、ガラス・エポキシ樹脂、ビスマレイミド・トリ
アジン(BT)樹脂、あるいは変性ポリイミド樹脂など
パッケージ基板1と同質の樹脂を用いる。又このダム7
aのパッケージ基板1への接着にはエポキシ系の接着剤
を用いる。もちろんパッケージ基板1と一体で成形して
もかまわない。
更にこのダム7aの外形(外側寸法)はキャップ6の中
央部に形成した台形状の突起部12の内形(内側寸法)
と寸法、形とも同一にする事によって、パッケージ基板
1に対するキャップ6の位置決めが可能になっている。
(ダム7aの外形は外形の4辺の一部が突起部12の内
形と一致するだけでもかまわない。)ダム7aの厚さは
キャップ6の厚さとアウター封止材5の厚さを足した厚
さとなっている。
なお、このダム7aはダム厚と同じ板厚を持った板状物
をプレス加工し、いったん四角いダム形状にした後、ル
ータ−加工等によって所定の外形寸法に加工して製造し
たものである。また、パッケージ基板1と一体成形され
た場合はルータ−加工等によってのみ所定の外形寸法に
加工して製造する。
さらに、パッケージ基板1の上面外周には、アウター封
止した時に余分な樹脂を流れ込ませるために、キャップ
6の外形よりやや小さい?1W13が掘られている。
そして、ダム7aを取り付けたパッケージ基板1上のグ
イバット部にICチップ2を載置し、ICチップ2とイ
ンナーリードとの間はボンディング・ワイヤ3で接続さ
れている。又ICチップ2とボンディング・ワイヤ3は
インナー封止材4で封止される。さらに、インナー封止
されたパッケージ基板1上に、キャップ6よりやや外形
が小さくBステージ化されたシート状のアウター封止材
5とキャップ6を搭載し、150℃で数時間加熱処理し
て、アウター封止材5を溶融固化させる。
以上のような手段によって、この発明の構造を有する半
導体パッケージが得られる。そして、ダム7aの外形が
キャップ6の突起部12を案内することによってアウタ
ー封止材5の封止時にキャップ6が再現性よくパッケー
ジ基板1に位置決めされるとともに、余分なアウター封
止材5は溝13が受は皿となるため、パッケージ基板1
の外側へ流出されなくなる。
[発明の効果] 以上のように、この発明の第1発明によれば、パッケー
ジ基板のキャップ取付面外周に、キャップ外形と同形の
内形を持つキャップダムを取付けた事により、アウター
封止においてキャップの位置ずれおよびアウター封止樹
脂の流出不足やパッケージ基板側面への樹脂流出のない
外観の良い製品を製造する事ができる。
また、第2の発明によれば、インナー封止材を囲むダム
の外形(全部あるいは一部)をキャップに設けた突起部
の内形と一致させた事により、アウター封止においてパ
ッケージ基板に対するキャップの位置ずれかない半導体
パッケージが得られる。また、パッケージ基板の上面外
周に溝を設は事により余分なアウター封止材がキャップ
側面に流れ出ず、外観の優れた製品を製造する事が出来
る。
さらに、上記2つの発明の共通する効果として、キャッ
プの位置決めがよくなるので、生産効率の向上とアウタ
ー封止の自動化が可能となる。
【図面の簡単な説明】
第1図(a) 、 (b)は第1の発明の一実施例を示
す半導体パッケージの模式説明図、第1図(a)はその
断面口、第1図(b)は斜視図、第2図(a) 、 (
b) 。 (c)は第2の発明の一実施例を示す模式説明図、第2
図(a)はその断面図、第2図(b)はキャップ斜視図
、第2図(C)はキャップを除く斜視図、第3図(a)
 、 (b)は従来の半導体パッケージを示す模式説明
図、第3図(a)はその断面図、第3図(b)は斜視図
である。 図において、1はパッケージ基板、2はICチップ、3
はボンディング・ワイヤ、4はインナー封止材、5はア
ウター封止材、6はキャップ(金属!J)、7はキャッ
プダム、7aはダム、8はリードピン、 9はダム、 lOは流出不足部、 11は樹脂 流出部、 12は突起部、 13は溝である。 断 ■ 凶 (b)憚斗額1区 蹄1そ明によろP−PGAの一英)セ籾り第1図 (C)赤十才見凹 蹄5月1てよろP−PGAの−笑方亡功’1第2図

Claims (2)

    【特許請求の範囲】
  1. (1)外部装置への接続用ピンとこのピンに導通するイ
    ンナーリードとを有する、パッケージ基板のダイパット
    部に設置された半導体チップが上記インナーリードにワ
    イヤボンディングされるとともに、上記半導体チップは
    インナー封止材により封止され、上記パッケージ基板は
    金属キャップを用いてアウター封止材により封止されて
    なる半導体パッケージにおいて、 上記パツケージ基板上に上記金属キャップ及びアウター
    封止材の位置合せ用のキャップダムを有することを特徴
    とする半導体パッケージ。
  2. (2)外部装置への接続用ピンとこのピンに導通するイ
    ンナーリードとを有するパッケージ基板のダイパット部
    に設置された半導体チップが上記インナーリードにワイ
    ヤボンディングされるとともに、上記半導体チップはイ
    ンナー封止材により封止され、上記パッケージ基板は金
    属キャップを用いてアウター封止材により封止されてな
    る半導体パッケージにおいて、 上記パッケージ基板の中央部に上記ダイパット部を囲う
    ように形成された上記インナー封止材封止用のダムと、 このダムの外側寸法に嵌合するように形成された突起部
    をもつ上記金属キャップと、 上記パッケージ基板の上面外周に形成された上記アウタ
    ー封止材流出防止用の溝と を有し、上記金属キャップを用いてアウター封止材を封
    止したことを特徴とする半導体パッケージ。
JP63274528A 1988-11-01 1988-11-01 半導体パッケージ Pending JPH02122659A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492071B1 (en) 2000-09-26 2002-12-10 International Business Machines Corporation Wafer scale encapsulation for integrated flip chip and surface mount technology assembly

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Publication number Priority date Publication date Assignee Title
US6492071B1 (en) 2000-09-26 2002-12-10 International Business Machines Corporation Wafer scale encapsulation for integrated flip chip and surface mount technology assembly

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