JPH02119422A - Tri-state inverter - Google Patents
Tri-state inverterInfo
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- JPH02119422A JPH02119422A JP63273438A JP27343888A JPH02119422A JP H02119422 A JPH02119422 A JP H02119422A JP 63273438 A JP63273438 A JP 63273438A JP 27343888 A JP27343888 A JP 27343888A JP H02119422 A JPH02119422 A JP H02119422A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体回路特にトランジスタ数を少なく構成
できるトライステートインバータに関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor circuit, particularly a tri-state inverter that can be constructed with a reduced number of transistors.
従来の技術
従来のトライステートインバータを第２図に示す。Ｎｌ
、Ｎ２．Ｎ３はＮチャネルトランジスタ（Ｎｃ ｈＴ
ｒ ）であり、ＰＬ、Ｐ２．Ｐ３はＰチャネルトランジ
スタ（ＰｃｈＴｒ）である。また、端子Ｃ１端子りは入
力端子であり、端子０は出力端子である。Prior Art A conventional tri-state inverter is shown in FIG. Nl
, N2. N3 is an N-channel transistor (NchT
r), and PL, P2. P3 is a P channel transistor (PchTr). Further, the terminal C1 is an input terminal, and the terminal 0 is an output terminal.
第２図の入力端子Ｃが５ｖのときＮｃｈＴｒＮ１はオン
で、ＰｃｈＴｒＰ３はオフ、ＮｃｈＴｒＮ３はオンとな
りＰｃｈＴｒＰ２はオンとなる。ここで入力端子りが５
ＶのときＰＣｈＴＲＰｌはオフ、ＮｃｈＴｒＮ２はオン
となるので出力端子○にはＯＶが出力される。また、入
力端子りがＯＶのときはＰｃｈＴｒＰｌはオン、Ｎｃｈ
ＴｒＮ２はオフとなり出力端子０には５ｖが出力される
。When the input terminal C in FIG. 2 is 5V, NchTrN1 is on, PchTrP3 is off, NchTrN3 is on, and PchTrP2 is on. Here the input terminal is 5
When the voltage is V, PChTRP1 is turned off and NchTrN2 is turned on, so that OV is output to the output terminal ○. Also, when the input terminal is OV, PchTrPl is on and Nch
TrN2 is turned off and 5V is output to output terminal 0.
次に、入力端子ＣがＯＶのときはＮｃｈＴｒＮｌはオフ
でＰ ｃ ｈ Ｔ ｒ Ｐ ３がオン、Ｎ ｃ ｈ Ｔ
ｒ Ｎ ３がオフになるのでＰＣｈＴｒＰ２がオフに
なる。Next, when the input terminal C is OV, NchTrNl is off and P c h T r P 3 is on, Nch
Since r N 3 is turned off, PChTrP2 is turned off.
この状態では入力端子りの状態にかかわらず出力端子Ｏ
はハイインピーダンス状態になる。In this state, the output terminal is O regardless of the state of the input terminal.
becomes a high impedance state.
第２図のような構成のトライステートインバータはＮチ
ャネルトランジスタ３個とＰチャネルトランジスタ３個
の計６個のトランジスタで構成されている。The tri-state inverter having the configuration shown in FIG. 2 is composed of a total of six transistors: three N-channel transistors and three P-channel transistors.
発明が解決しようとする課題
１記従来技術では、トライステートインバータに関しＮ
チャネルトランジスタ３個とＰチャネルトランジスタ３
個の計６個のトランジスタで構成されておりトランジス
タ数が多く、半導体回路上でトライステートインバータ
の占める面積が大きくなる。そのため、特に面積効率の
重要な半導体回路において不都合であった。Problem to be Solved by the Invention 1 In the prior art, N
3 channel transistors and 3 P channel transistors
The tri-state inverter has a large number of transistors, a total of six transistors, and the tri-state inverter occupies a large area on the semiconductor circuit. This is particularly inconvenient in semiconductor circuits where area efficiency is important.
課題を解決するための手段
上記課題を解決するために第１の発明はソースが接地さ
れた第１のＮチャネルトランジスタＮ１のドレイン（こ
第２のＮチャネルトランジスタＮ２のソースが接続され
、前記Ｎ２のドレインにＰチャネルトランジスタＰ１の
ドレインか接続され、前記Ｐ１のソースに第３のＮチャ
ネルトランジスタＮ３のドレインが接続され、前記Ｎ３
のソースが電源に接続され、前記Ｎ２と前記Ｐ１のゲー
トに第１の入力端子が接続され、前記Ｎ１と前記Ｎ３の
ゲートに第２の入力端子が接続され、前記Ｎ２のドレイ
ンと前記Ｐ１のドレインとを出力端子とすることを特徴
とするトライステートインバータである。Means for Solving the Problems In order to solve the above problems, a first invention provides a drain of a first N-channel transistor N1 whose source is grounded (the source of a second N-channel transistor N2 is connected to the The drain of a P-channel transistor P1 is connected to the drain of the third N-channel transistor N3, and the drain of a third N-channel transistor N3 is connected to the source of P1.
The source of is connected to a power supply, the first input terminal is connected to the gates of N2 and P1, the second input terminal is connected to the gates of N1 and N3, and the drain of N2 and the gate of P1 are connected. This is a tri-state inverter characterized by having a drain as an output terminal.
作用
本発明の半導体回路は前記した構成にすることによりト
ライステートインバータにおいて、Ｎチャネルトランジ
スタ３個とＰチャネルトランジスタ１個の計４個で構成
されており、従来のトライステートインバータよりトラ
ンジスタ数を少ないので、半導体回路上でトライステー
トインバータの占める面積が小さくなるため、面積効率
の重要な半導体回路において都合がよい。Effect: By having the above-described structure, the semiconductor circuit of the present invention is composed of a total of four transistors, three N-channel transistors and one P-channel transistor, in a tri-state inverter, which has a smaller number of transistors than the conventional tri-state inverter. Therefore, the area occupied by the tri-state inverter on the semiconductor circuit is reduced, which is convenient for semiconductor circuits where area efficiency is important.
実施例
第１図は本発明の一実施例のトライステートインバータ
をゲートで構成した回路図である。Ｎｌ。Embodiment FIG. 1 is a circuit diagram in which a tri-state inverter according to an embodiment of the present invention is constructed of gates. Nl.
Ｎ２．Ｎ３はＮチャネルトランジスタ（ＮｃｈＴｒ）で
あり、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）で
ある。また、端子Ｃは本トライステートインバータの制
御端子で端子りはデータ入力端子であり、端子Ｏは出力
端子である。N2. N3 is an N-channel transistor (NchTr), and Pl is a P-channel transistor (PchTr). Further, terminal C is a control terminal of this tri-state inverter, terminal 1 is a data input terminal, and terminal O is an output terminal.
入力端子ＣにＨｉｇｈを入力するとＮｃｈＴｒＮｌ、Ｎ
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮ ｃ ｈ Ｔ ｒ Ｎ ２がオン、Ｐ ｃ ｈ
Ｔ ｒ Ｐ ］、がオフになるので出力端子ＯにはＬｏ
ｗが出力される。また、入力端子ＤＩ’：Ｌｏｗを入力
するとＮｃｈＴｒＮ２がオフ、Ｐ ｅ ｈ Ｔ ｒＰｌ
がオンとなるので出力端子ＯにはＨｉｇｈが出力される
。入力端子ＣにＬｏｗを入力すると、ＮｃｈＴｒＮｌ、
Ｎ３がオフになる。この時入力端子りの状態にかかわら
ず出力端子Ｏはハイインピーダンス状態になる。When High is input to input terminal C, NchTrNl,N
3 is turned on. At this time, when High is input to the input terminal, Nch T r N 2 is turned on and Pch
T r P ], is turned off, so the output terminal O has a Lo
w is output. In addition, when input terminal DI': Low is input, NchTrN2 turns off, P e h T rPl
is turned on, so a high level is output to the output terminal O. When Low is input to input terminal C, NchTrNl,
N3 turns off. At this time, the output terminal O is in a high impedance state regardless of the state of the input terminal.
以上述べたように本実施例によれば、トライステートイ
ンバータにおいて前記した構成にすることによりトラン
ジスタ数を削減でき半導体回路上の面積効率を良くする
ことができる。As described above, according to this embodiment, the number of transistors can be reduced and the area efficiency on the semiconductor circuit can be improved by adopting the above-described configuration in the tri-state inverter.
なお、本発明を第３図のような構成にすると負論理制御
のトライステートインバータを実現することができる。It should be noted that if the present invention is configured as shown in FIG. 3, a negative logic controlled tri-state inverter can be realized.
一方、第２図は本発明の第２の実施例のトライステート
インバータをゲートで構成した回路図である。Ｎｌ、Ｎ
２．Ｎ３はＮチャネルトランジスタ（ＮｃｈＴｒ）であ
り、ＰｌはＰチャネルトランジスタ（ＰｃｈＴｒ）であ
る。また、端子Ｃは本トライステートインバータの制御
端子で端子りはデータ入力端子であり、端子０は出力端
子である。On the other hand, FIG. 2 is a circuit diagram in which a tri-state inverter according to a second embodiment of the present invention is constructed with gates. Nl, N
2. N3 is an N-channel transistor (NchTr), and Pl is a P-channel transistor (PchTr). Further, terminal C is a control terminal of this tri-state inverter, terminal C is a data input terminal, and terminal 0 is an output terminal.
入力端子ＣにＨｉｇｈを入力するとＮｃｈＴｒＮｌ、Ｎ
３がオンになる。この時入力端子りにＨｉｇｈを入力す
るとＮｃｈＴｒＮ２がオン、ＰｃｈＴｒＰｌがオフにな
るので出力端子ＯにはＬｏｗが出力される。また、入力
端子りにＬｏｗを入力するとＮｃｈＴｒＮ２がオフ、Ｐ
ｃｈＴｒＰｌがオンとなるので出力端子０にはＨｉｇｈ
が出力される。入力端子ＣにＬｏｗを入力するとＮｃｈ
ＴｒＮｌ、Ｎ３がオフになる。この時入力端子りの状態
にかかわらず出力端子Ｏはハイインピーダンス状態にな
る。When High is input to input terminal C, NchTrNl,N
3 is turned on. At this time, when High is input to the input terminal, NchTrN2 is turned on and PchTrPl is turned off, so that Low is output to the output terminal O. Also, if you input Low to the input terminal, NchTrN2 turns off and P
Since chTrPl is turned on, output terminal 0 is set to High.
is output. When inputting Low to input terminal C, Nch
TrNl and N3 are turned off. At this time, the output terminal O is in a high impedance state regardless of the state of the input terminal.
発明の効果
以上のように本発明はトライステートインバータにおい
て前記した構成にすることによりトランジスタ数を削減
することができ、半導体回路上を占める面積が小さくな
るので、面積効率の重要な半導体回路において効率よく
設計することが可能になる。Effects of the Invention As described above, the present invention can reduce the number of transistors by adopting the above configuration in a tri-state inverter, and the area occupied on a semiconductor circuit becomes smaller, so that efficiency is improved in a semiconductor circuit where area efficiency is important. It becomes possible to design well.
第１図から第３図は本発明のトライステートインバータ
の実施例を示す回路図、第４図は従来のトライステート
インバータの回路図である。
Ｎｌ、Ｎ２．Ｎ３・・・・・・Ｎチャネルトランジスタ
、Ｐｌ・・・・・・Ｐチャネルトランジスタ、Ｃ，Ｄ・
・・・・・入力端子、０・・・・・・出力端子。
代理人の氏名 弁理士 粟野重孝 ほか１名Ｃ，Ｄ−一
一 入力端子
Ｎｌ、 ＮＺ、 Ａ／Ｊ−−−Ｎ＋−ｒ！Ｆ ル）ラン
ｓ”ヌ’；’０−−一 出力端子
β７−ＦチャネルＦランシヌク
Ｃ，Ｄ−一一人カ嫡子
Ｎ１．Ｎ２、Ｎ５−Ｎ＋ヤネルＦランシスク０−ｍ−出
力端子
Ｐｌ−Ｐ→ζオルトランジ°スク
１図
第
図
ＣＤ−ｍ−入力端子
Ｎｆ−Ｎ＋ヤオルトランジヌク
０− 出力端子
ＰＩ、Ｐ２．Ｐ３−−− Ｐ＋ｖ斥ルトランンスタ第
４
図
ζＤ−−−べ７７カ尚子
Ｎｆ、 ＮＺ、 Ｎ５−＝ Ａ／ ＋−ｙ；Ｆ ル）ラ
−／ ”、；’７？、 ７θ−一一出力鴻手1 to 3 are circuit diagrams showing embodiments of the tri-state inverter of the present invention, and FIG. 4 is a circuit diagram of a conventional tri-state inverter. Nl, N2. N3...N channel transistor, Pl...P channel transistor, C, D...
...Input terminal, 0...Output terminal. Name of agent: Patent attorney Shigetaka Awano and one other person C, D-11 Input terminals Nl, NZ, A/J---N+-r! F Le) run s"nu';'0--1 Output terminal β7-F channel F runsyuk C, D- each legitimate child N1.N2, N5-N+Yanel F runsyk 0-m-output terminal Pl-P →ζ Alternative shift 1 Figure CD-m- Input terminal Nf-N+ Alternative shift 0- Output terminal PI, P2.P3 --- P+v External transformer
4 Figure ζD---Be77ka Naoko Nf, NZ, N5-= A/ +-y;
Claims (2)
タＮ１のドレインに第２のＮチャネルトランジスタＮ２
のソースが接続され、前記Ｎ２のドレインにＰチャネル
トランジスタＰ１のドレインが接続され、前記Ｐ１のソ
ースに第３のチャネルトランジスタＮ３のドレインが接
続され、前記Ｎ３のソースが電源に接続され、前記Ｎ２
と前記Ｐ１のゲートに第１の入力端子が接続され、前記
Ｎ１と前記Ｎ３のゲートに第２の入力端子が接続され、
前記Ｎ２のドレインと前記Ｐ１のドレインとを出力端子
とすることを特徴とするトライステートインバータ。(1) A second N-channel transistor N2 is connected to the drain of the first N-channel transistor N1 whose source is grounded.
The drain of the P channel transistor P1 is connected to the drain of the N2, the drain of the third channel transistor N3 is connected to the source of the P1, the source of the N3 is connected to a power supply, and the drain of the P channel transistor P1 is connected to the drain of the N2.
A first input terminal is connected to the gates of P1 and P1, and a second input terminal is connected to the gates of N1 and N3,
A tri-state inverter characterized in that the drain of N2 and the drain of P1 are output terminals.
タＮ１のドレインに第２のＮチャネルトランジスタＮ２
のソースが接続され、前記Ｎ２のドレインにＰチャネル
トランジスタＰ１のドレインが接続され、前記Ｐ１のソ
ースに第３のＮチャネルトランジスタＮ３のドレインが
接続され、前記Ｎ３のソース、ゲートと前記Ｐ１のゲー
トに第１の入力端子が接続され、前記Ｎ１と前記Ｎ３の
ゲートに第２の入力端子が接続され、前記Ｎ２のドレイ
ンと前記Ｐ１のドレインとを出力端子とすることを特徴
とするトライステートインバータ。(2) A second N-channel transistor N2 is connected to the drain of the first N-channel transistor N1 whose source is grounded.
The drain of the P-channel transistor P1 is connected to the drain of the N2, the drain of a third N-channel transistor N3 is connected to the source of the P1, and the source and gate of the N3 are connected to the gate of the P1. A tri-state inverter characterized in that a first input terminal is connected to the gates of the N1 and the N3, a second input terminal is connected to the gates of the N1 and the N3, and the drain of the N2 and the drain of the P1 are output terminals. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273438A JPH02119422A (en) | 1988-10-28 | 1988-10-28 | Tri-state inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273438A JPH02119422A (en) | 1988-10-28 | 1988-10-28 | Tri-state inverter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119422A true JPH02119422A (en) | 1990-05-07 |
Family
ID=17527913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273438A Pending JPH02119422A (en) | 1988-10-28 | 1988-10-28 | Tri-state inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119422A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2013009309A (en) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1988
- 1988-10-28 JP JP63273438A patent/JPH02119422A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
| JP2013009309A (en) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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