JPH02113714A

JPH02113714A - 波形等化器

Info

Publication number: JPH02113714A
Application number: JP26750188A
Authority: JP
Inventors: Kazuhiro Nakamura; 和弘中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-10-24
Filing date: 1988-10-24
Publication date: 1990-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「発明の］」的］（産業−にの利用分野）本発明はテレビジョン信号のゴースト除去等に用いられ
る波形等化器に係り、特にマイクロ・プロセッサを用い
た波形等化器に関する。

（従来の技術）波形等化器は、受信側で用意されたトレーニング信号（
既知の基準信号）と受信された入力信号中のトレーニン
グ信号とを比較することによって、入力信号の波形歪の
位置と大きさを判定し、この判定結果を基に波形歪と逆
極性で等振幅の擬似歪みをトランスバーサルフィルタに
より発生させ、これを人力信号に加算して波形歪の除去
を行なうものである。

第６図は従来の波形等化器の構成を示したもので、入力
信号は擬似歪みを発生する単位遅延時間Ｔのトランスバ
ーザルフィルタ１に入力され、タップ利得制御回路２に
より決定されたタップ利得が乗じられることにより、擬
似歪か発生される。

このトランスバーサルフィルタ２の出力信号と遅延回路
４を通した入力信号か加算器５て加算されることにより
、等化された出力信号が得られる。

この出力信号から減算器６てトレーニング信号発生回路
３からのトレーニング信号が減算されることにより、波
形歪の位置と振幅が検出さイする。そして、この減算器
６の出力信号に基づいて夕・ツブ利得制御回路２から出
力されるタップ利得か修正される。

ここで、入力信号のサンプル値系列をＸｉ　とし、減算
器６の出力信号のサンプル値系列をＥｉ　とすれば、ｉ
番目のタップ利得ＣＩは、Ｃ１−ＣＩ（０）−ａ　　Σ　Ｅｋ−Ｘｋ−ｊのように
更新される。但し、ａは０＜ａ＜１の実数、Ｃ１（０）
は更新前の１番目のタップ利得である。

ｌ・レーニング信号はある一定周期で受信され、その都
度タップ利得更新動作が繰返され、ある回数の更新を繰
返した後に波形歪を打ち消すような値にタップ利得は収
束する。

近年、ディジタル技術の進歩によりこのような波形等化
器をディジタル化すると共にタップ利得制御回路２をマ
イクロ・プロセッサにより実現する傾向にあり、具体的
には例えば文献［１］テレビジヨン学会技術報告ＩＴＥ
Ｊ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｐｏｒｔ　Ｖｏｌ。

１２、ＮＯ，Ｉ５．　ＰＰ、１３〜１８にそのような例
が記載されている。

第７図にディジタル回路とマイクロ・ブロモ・ソサを用
いた波形等化器の構成例を示す。入力信号はＡ／Ｄ変換
器７によりディジタル化された後、各１個の乗算器１〕
及び加算器１３と２個のＤフリップ・フロップ１２．１
４で１タツプが構成されるトランスバーサルフィルター
に入力され、第６図と同様に擬似歪みが発生される。ま
た、夕・ツブ利得制御回路２は人力波形メモリ２１、夕
・ンブ利得レジスタ２２、出力波形メモリ２３、マイク
ロ・プロセッサ２４及びタイミング発生回路２５により
構成される。マイクロ・ブロモ・ソサ２４はＡ／Ｄ変換
器７によりディジタル化された入力信号中のトレーニン
グ信号期間に、入力波形メモリ２〕及び出力波形メモリ
２３に入力信号中のトレーング信号と、出力信号中の波
形歪の軽減されたトレーニング信号をそれぞれ取込み、
前記夕・ノブ利得更新動作を行なう。第７図の波形等化
器においては、第６図に示ずトレーニング信号発生回路
３および減算器６の機能は、マイクロ・プロセッサ２４
によって実現されている。

さて、文献［１コにも示されているように人力信号は９
ビットあるいは］Ｏビット精度にディジタル化されるた
めに、従来広く用いられているマイクロ・プロセッサを
第７図に示すようなディジタル波形等化器に適用する場
合には、次のような間題か発生ずる。

従来広く用いられているマイクロ・プロセッサは、４ビ
ツト、８ビット、あるいは１６ビツト単位でデータの入
出力や演算を行なうので、９ビツトあるいは１０ビット
精度にディジタル化された人力信号を取込もうとしても
ビット数が一致しないため、困難となる。また、入出力
波形メモリ２１、．２３においても汎用化されたＲＡＭ
を使用する場合には、マイクロ・プロセッサと同様な課
題が発生する。

さらに、人力信号を仮にマイクロ・プロセッサに適合し
た８ビット精度にディジタル化した場合においても、入
力波形メモリ２１については問題ないが、出力信号は一
般には８ピントより多くのビット精度を必要とする。入
力信号を８ビット精度にディジタル化した場合、出力信
号はタップ利得が収束した時には８ビット精度に収まっ
たとしてもタップ利得更新の途中においては８ビツトに
収まる保証はないからである。この場合、出力波形メモ
リ２３は８ビットより多くのビット精度のディジタル信
号を記憶しなければならないので、その書込み・読出し
動作をマイクロ・プロセッサ２４の制御により行なうこ
とは困難となる。

（発明が解決しようとする課題）このようにタップ利得制御回路にマイクロ・プロセッサ
とメモリを用いた波形等什器では、マイクロ・プロセッ
サの入出力や演算に用いられるビット数と、メモリの入
出力データのビット数が一致しない場合があり、マイク
ロ・プロセッサからの制御によりメモリの書込み・読出
しを行なうことが難しいという問題があった。

本発明は、タップ利得制御回路におけるマイクロ・プロ
セッサの入出力や演算に用いられるビット数とメモリの
人出力データのビット数が一致しない場合でも、マイク
ロ・プロセッサからの制御によりメモリの書込み・読出
しを行なうことを可能とした波形等化器を提供すること
を目的とする。

［発明の構成］（課題を解決するだめの手段）本発明はタップ利得制御手段を、ディジタル演算を行な
う■】ビットのマイクロ・プロセッサと、入力信号と出
力信号及びタップ利得の少なくとも一つをディジタル信
号として記憶する記憶手段と、タイミング発生手段と、
このタイミング発生手段からの制御により記憶手段にｎ
ビットのディジタル信号を書込む時または記憶手段から
該ディジタル信号を読出す時はｎビットを同時に行ない
、マイクロ・プロセッサからの制御により記憶手段にの
該ディジタル信号を書込む時または読出す時はｎビット
をｍビット単位で連続したアドレスにより行なう書込み
・読出し制御手段とで構成することを基本的な特徴とす
る。但し、ｍ、ｎはｎ＞ｍの自然数である。

このような構成を具体的に実現するためには、例えば記
憶手段をｎビットを１単位とするデータを１個の領域に
それぞれ対応させて記憶するメモリに個によって構成し
、書込み・読出し制御手段こおいてタイミング発生手段
からの制御により該ディジタル信号の書込みまたは読出
しを行なう時、ｋ個のメモリに与えるアドレスデータの
最下位ビットをそれぞれ０〜（ｋ−１）とすればよい（
但し、Ｔ）、　　ｑ、にはｑｌ）≧ｍ＞（ｑ−１）ｐｋ
ｍ≧１＞（ｋ−１）ｍなる条件を満たず自然数とする）
。これによりマイクロ・プロセッサから見ると、記憶手
段においてｎビットのディジタル信号はマイクロ・プロ
セッサから見ると連続したアドレスに記憶されることに
なるので、マイクロ・プロセッサによる書込み及び読出
しが可能となる。

また、記憶手段がｎ＝　ｔ　ｘ十ｕなる関係を満たすＸ
ビットをコ単位とするデータを記憶するメモリによって
構成されるものとすると、書込み・読出し制御手段にお
いてはタイミング発生手段からの制御によりｎビットの
ディジタル信号の書込みまたは読出しを行なう時、該デ
ィジタル信号の下位または」二位からｔｘＸビットびＵ
ビットをｔ＋１個のメモリに連続して書込むかまたは該
ｔ＋１個のメモリから連続し、て読出ずようにすればよ
い（但し、ｘ、ｕはＸ＞ｕの自然数、ｔは０以」二の整
数）。

（作　用）このように本発明ではマイクロ・プロセッサの入出力や
演算を行なうビット数ｍと、記憶手段に記憶されるディ
ジタル信号のビット数ｎか一致しない場合（ｎ　＞ｍ）
でも、マイクロ・プロセッサからの制御により記憶手段
に該ディジタル信号を書込む時または該ディジタル信号
を記憶手段から読出す時は、ｍビット単位で連続したア
ドレスデータによって書込みまたは読出しができるので
、マイクロ・プロセッサによるデータの書込み・読出し
及び演算か円滑に行なわれる。

（実施例）第１図に本発明の第１の実施例に係る波形等什器の構成
を示す。この波形等化器の基本構成は第６図と同様であ
り、トランスバーサルフィルタ１、遅延回路４、加算器
５、Ａ／Ｄ変換器７、Ｄ／Ａ変換器８と、タップ利得制
御回路を構成する入力波形メモリ２１、タップ利得メモ
リ２２、出力波形メモリ２３、マイクロ・プロセッサ２
４及びタイミング発生回路２５からなっている。

ここて、出力波形メモリ２３はｎビット（この例ではｐ
−８）を１単位とするデータをｑ個（この例ではｑ＝１
）の領域にそれぞれ対応させて記憶するに個（この例で
はに＝２）の記憶手段としてのＲＡＭ２３ａ、２３ｂと
、書込み・読出し制御手段としてのアドレスバス・スイ
ッチ２３　ｃ及びゲート回路２３ｄよりなる。

ｍビット（この例ではｍ−８）のマイクロ・プロセッサ
２４は、タイミング発生回路２５からのタイミング情報
により入力信号中のトレーニング信号期間を知り、アド
レスバス・スイッチ２３ｃを切り替えてタイミング発生
回路２５からのアドレスデータＡ８ｂ−ＡＯｂ、　ｌｊ
込みイネーブル信号に供給し、トレーニング信号をＲＡ
Ｍ２３ａ２３ｂに取り込む。この後、再びアドレスバス
・スイッチ２３ｃを切り替えてマイクロ・プロセッサ２
４からのアドレスデータＡ８ａ−ＡＯａ、書込みイネー
ブル信号ＷＲａ、チップセレクト信号Ｃ３ａ、出力イネ
ーブル信号ＯＥ　Ｏａ、、　　○ＥｌａをＲＡＭ２３ａ
、２３ｂに供給し、トレーニング信号を読み込んでタッ
プ利得の更新を行なう。

第２図にはトレーニング信号の書込み時と読出し時のＲ
ＡＭ２３ａ、２４ｂの動作を示す。まず、タイミング発
生回路２５からの制御によりＲＡＭ２３ａ　　２３ｂに
トレーニング信号を書込む時にはｎビット（この例では
ｎ＝１１）のトレーング信号Ｓ　１（１−０，１，・・
３ＦＦ）の下位８ビツトＳＩＬはＲＡＭ２３ａの入力端
子Ｉに、上位３ビツト５ｔ）ｌはＲＡＭ２３　ｂの入力
端子Ｉの下位３ビツトにそれぞれ入力される。タイミン
グ発生回路からのアドレスデータＡ８ｂ−ＡＯｂはＲＡ
Ｍ２３　ａ２３ｂのアドレス端子Ａ９〜ＡＩに供給され
る。

また、ＲＡＭ２３ａの最下位アドレス端子ＡＯは低レベ
ルに、ＲＡＭ２３ｂの最下位アドレス端子ＡＯは高レベ
ルにそれぞれ固定されている。

その結果、トレーニング信号の下位８ビツトＳｌｌ、は
ＲＡＭ２３　ａのメモリ・アドレス上０００　ＩＩ００
２１１、・・３ＦＣＩＩ　（ＩＩは１６進表示を表わす
）の偶数アＢドレスに書き込まれ、上位３ビツト５ｉｌｌはＲＡＭ２
３ｂのメモリ・アドレス上００１Ｈ，００３Ｈ，・・３
ＦＦＩＩの奇数アドレスの下位３ビツトに書込まれる。

なお、ＲＡＭ２３ｂの奇数アドレスの上位５ビツトは全
て「０］となる。また、ＲＡＭ２３ａのメモリ・アドレ
ス上００１．）ｌ、　００３）１．　　・・３　Ｐ　Ｆ
　＋１の奇数アドレス及びＲＡＭ２３ｂのメモリ・アド
レスｌ−０００Ｂ００２１１、　・・・３ＦＢＨの偶数
アドレスは空きアドレスとなる。

一方、マイクロ・プロセッサ２４からの制御により、Ｒ
ＡＭ２３ａ、２３ｂに記憶されたトレーング信号を読出
す時にはマイクロψブロセツザ２４からのアドレスデー
タＡ９ａ−Ａｌａは、ＲＡＭ２３ａ、２３ｂのアドレス
端子Ａ９〜ＡＩに供給される。また、書込み時と同様に
ＲＡ、Ｍ２３ａの最下位アドレス端子ＡＯは低レベル、
すなイつぢ「０」に、またＲＡＭ２３　ｂの最下位アド
レス端子ＡＯは高レベル、すなわちｒｌＪ　　（−に、
−１）にそれぞれ固定されている。マイクロ・プロセッ
サ２４がＲＡＭ２３ａ、２３ｂから読出しを行なうとき
には、出力波形アクセス信号ＯＡを低レベルにして、読
出しアドレスデータをアドレスバスに出力する。ＲＡ　
ｋｉ　２３　ａの出力イネーブル端子ＯＥＯには、ゲー
ト回路２３ｄから出力波形アクセス信号ＯＡとアドレス
データの最ド位ビットＡＯａとの論理和出力が人力され
、ＲＡＭ２３ｂの出力イネーブル端子ＯＥＩにはゲート
回路２３ｄから出力波形アクセス信号ＯＡとアドレスデ
ータの最Ｆ位ビットＡＯａの反転との論理和出力が入力
される。

その結果、マイクロ・プロセッサ２４から見たＲＡＭ２
３ａ、２３ｂのアドレスは、第２図に示すようにトレー
ニング信号の下位８ビツトＳｏ＋、の書込まれているメ
モリ上の位置が０ＯＯＩＬ　Ｊｚ位３ビットＳｏｉ＋の
書込まれているメモリ上の位置が００１１１に対応する
ようになる。従って、下位８ビツトと＝に１位３ビツト
に分割されてＲＡＭ２３ａ、２３ｂにそれぞれ書込まれ
たトレーニング信号の１１ビツトデータは、マイクロ・
プロセッサ２４から見た場合には連続するアドレス上に
配置されることになり、マイクロφプロセッサ２４によ
るデータの入出力や処理を問題なく行なうことが可能と
なる。

第３図の８１はＲＡＭ２３ａ、２３ｂに記憶されるトレ
ーニング信号、ＣＳはＲＡＭ２３ａ。

２３ｂへのチップセレクト信号、Ａｎ−Ａ８はＳｉが記
憶されるＲＡＭ２３ａ、２３ｂのアドレスを指示するア
ドレスデータ、ＷＲはＲＡ、　Ｍ　２　ａ２３ｂへの書
込みイネーブル信号である。同図にも示すように、」二
記実施例の構成によればｌ・レニング信号Ｓｉの連続す
るザンブルＳｏ、５ｌ−＝−Ｓ　３ＦＦの各１１ビツト
データが、ＲＡＭ２３ａ。

２３ｂにおいてマイクロ・プロセッサ２４から見て連続
したアドレス０００　ＩＩ　、　００１　ＩＩ　、・３
１’ｌ’ｌ＋にそれぞれ記憶されている。

なお、上記実施例において記憶手段であるＲＡＭ２３ａ
、２３ｂはｎ＝ｔ　ｘ＋ｕなる関係を満たすＸビットを
１単位とするデータを記憶するメモリであるとすると、
ｔ−］、、　　ｘ−８，ｕ−３であり、書込み・読出し
制御手段であるアドレスバススイッチ２３ｃ及びゲート
回路２３ｄはタイミング発生回路２５からの制御により
ｎ−１１ビツトのトレーニング信号の書込みまたは読出
しを行なう時、該ディジタル信号の下位または上位から
ｔｘ（８）ビット及びｕ（−３）ビットをｔ＋１　（−
２）個のメモリ　（ＲＡＭ２３ａ２３ｂ）に連続して書
込むかまたは該を千１個のメモリから読出すことになる
。

次に、第４図を参照して本発明の第２の実施例を説明す
る。第１の実施例では１０２４　（３ＰＦＨ）個のデー
タを取り込むのに８ビツトＸ　１０２４で構成されるＲ
ＡＭをに＝２個使用したが、本実施例では８ビツト×５
１２で構成されるＲＡＭを２個使用して１０２４個のデ
ータを取り込む。トレーニング信号の書込み時には、タ
イミング発生回路２５からのアドレスＡ７ｂ−ＡＯｂが
ＲＡＭ２３ａ、２３ｂのアドレス端子Ａ８〜Ａ１に入力
され、またＲＡＭ２３　ａのアドレス端子ＡＯにはタイ
ミング発生回路２５からのアドレスデータＡ８ｂが、Ｒ
ＡＭ２３　ｂのアドレス端子ＡＯにはタイミング〕７発生回路２５からのアドレスデータＡ８ｂの反転が入力
されている。

その結果、トレーニング信号の下位８ビツトｉＬのうち
前半（Ｓ　ＯＬ　−Ｓ　０ＦＦＬ）の５２１個は、ＲＡ
Ｍ２３ａのメモリ・アドレス上０００　ＩＩ　　００２
１１・・・ＩＦＥＨの奇数アドレスに書込まれ、後半（
Ｓ　１００１、〜Ｓ　ＩＰＰＬ）の５２１個はＲＡＭ２
３ａのメモリーアドレス上００１．）ｌ、　００３Ｈ，
・・ＩＰＰＨの偶数アドレスに書込まれる。一方、トレ
ーニング信号Ｓｉの１−位３ビットＳｉＨのうち前半（
Ｓ　ＯＨ−Ｓ　０ＦＦＩ）の５２１個は、ＲＡＭ２３ｂ
のメモリ・アドレスｌ−００１１１００３Ｈ，・・・Ｉ
ＰＦＨの奇数アドレスに書き込まれ、後半（Ｓ　１ｏＯ
Ｈ−Ｓ　ＩＰＩ’Ｈ）の５２１個は、ＲＡＭ２３ｂのメ
モリ・アドレス上０００１１．０００１１．　　・・・
ｌＰＰ１ｔの偶数アドレスに書込まれる。

また、読出し時には、マイクロ・プロセッサ２４からの
アドレスデータＡ８ｂ−Ａ１．ｂはＲＡＭ２３ａ、２３
ｂのアドレス端子Ａ８〜Ａ１に供給され、書込み時と同
様にＲＡＭ２３　Ｈの最下位アドレス対しＡＯはマイク
ロ・プロセッサ２４からコ８のアドレスデータＡ９ａか、ＲＡＭ２３　ｂの最下位ア
ドレス端子ＡＯにはマイクロ−プロセッサ２４からのア
ドレスデータＡ９ａの反転がそれぞれ人力されている。

ＲＡ　Ｍ　２３　ａの出力イネーブル端子ＯＥＯにはゲ
ート回路２４ｄから出力波形アクセス信号ＯＡとアドレ
スデータの最下位ビットＡＯａとの論理和出力が与えら
れ、ＲＡＭ２３ｂの出力イネーブル端子ＯＥＩにはゲー
ト回路２４ｄから出力波形アクセス信号ＯＡとアドレス
データの最下位ビットＡｈａの反転との論理和出力が与
えられる。

その結果、マイクロ・プロセッサ２４から見たアドレス
は、第４図に示すように、ＳｉＬの書込まれているメモ
リＪ−の位置と、５ｉｌｌの書込まれているメモリ上の
位置が第２図と同様に連続するアドレスト、に配置され
ることになる。

第５図に本発明の第３の実施例を示す。本実施例はｍ−
４ビツトのマイクロ・プロセッサを用いた場合に対応す
るものであり、ｐ−４ピッ１−Ｘ２０４９のＲＡＭを４
個使用して１０２４個のｎ−１５ビツトのデータを取り
込む。１５ビットデータは下位からｘ−４ビツト中位に
Ｓｉ１．Ｉ。

Ｓ　ｉｆ、ＩＩ　、　　Ｓ目ＩＬに分割されてそれぞれ
ＲＡＭ２３ａ、２３ｂ、２３ｃの入力端Ｔ−１に書込ま
れ、残りの−に位ｕ＝３ピッｌ−５１ｌｌｌｌはＲＡ、
　Ｍ　２３　ｄの入力端子Ｉの下位３ビツトに入力され
る。タイミング発生回路２５からのアドレスデータＡ３
１）〜ＡＯｂはＲＡ　Ｍ　２３　ａ　−２３ｄのアドレ
ス端ｒ−Ａ　１．　ｆｌ〜Ａ２に供給される。また、Ｒ
Ａ　Ｍ　２３　ａのアドレス端子Ａ　Ｉ、Ａ　Ｏは低レ
ベルに、ＲＡＭ２３ｂのアドレス端子ＡＯは高１７ベル
、ＡＩは低レベルに、ＲＡ　Ｐｖｌ　２３　Ｃのアドレ
ス端子ＡＣは低レベルＡ１は高レベルに、ＲＡＭ２３ｄ
のアドレス端ｒＡ、ｌ、ＡＯは高レベルにそれぞれ固定
されている。

その結果、トレーニング信号のド位４ビットＳｉＬ！、
はＲＡＭ２３ａのメモリ・アドレスＪ：０００）１００
４Ｈ，・・・７ＦＣＨの４の倍数アドレスに書込まれ、
次の下位４ピッＩ−Ｓ　ｉｌ、）ＩはＲＡＭ２３ｂのメ
モリ・アドレス上００１Ｂ、　００５Ｈ，・・・７ＦＤ
Ｈの４の倍数＋１のアドレスに書込まれ、次の下位４ビ
ツト５ｔｉｌｌはＲＡＭ２３ｃ（７）メモリー７ドレス
上００２＋１．００１３）１・・・７　Ｐ　Ｅ　Ｈの４
の倍数＋２のアドレスに書込まれ、」１位３ピッｌ−３
！ＨＨはＲＡＭ２３ｄのメモリ・アドレス−１＝００３
Ｈ，００７Ｈ，・・・７ＦＦＨの（４の倍数＋３）のア
ドレスの下位３ビツトに書き込まれる。

−ノコ１読出し時にはマイクロ・プロセッサからのアド
レスデータＡ　ＩＯａ　−Ａ　２ａはＲＡＭ２３　ａ　
〜２３ｄのアドレス端子ＡＩＯ〜Ａ２に供給され、書込
み時と同様にＲＡ　Ｍ　２３　ａのアドレス端子Ａ　１
．Ａ　Ｏは低レベルに、ＲＡＭ２３　ｂのアドレス対し
ＡＯは高レベル、ＡＩは低レベルに、ＲＡＭ２３ｃのア
ドレス端子ＡＯは低レベル。

Ａｌは高レベルに、ＲＡＭ２３ｄのアドレス単位Ａ　Ｏ
，Ａ　Ｉは高レベルにそれぞれ固定されている。

ＲＡＭ２３ａの出力イネーブル端子ＯＥＯには、ゲート
回路２３ｄから出力波形アクセス信号ＯＡとアドレスデ
ータの最下位ピッｌ□　Ａ　Ｏａ、　Ａ　ｌａとの論理
和出力が入力されており、ＲＡＭ２３ｂの出力イネーブ
ル端−ｆ−ＯＥ　ｌには出力波形アクセス信号ＯＡとア
ドレスデータの最下位ビットＡＯａの反２］転とＡｌａの論理和出力が入力され、ＲＡＭ２３ｃのイ
ネーブル端子ＯＥ２には出力波形アクセス信号ＯＡとア
ドレスデータの最下位ビットＡＯａとＡｌａの反転との
論理和出力が入力され、ＲＡ、　Ｍ２３ｄの出力イネー
ブル端子ＯＥ３には出力波形アクセス信号ＯＡとアドレ
スデータの最下位ビットＡＯａの反転とＡｌａの反転と
の論理和出力が入力されている。従って、マイクロ・プ
ロセッサから見たアドレスは、第４図に示すようにＳｉ
１．１゜Ｓ　ｉＬＨ、Ｓ　ｊＨＬ　、　　Ｓ　ｉＨＨは
第２図と同様に連続するアドレス」二に配置されること
になる。

なお、以上の実施例では出力波形メモリ２３に対して本
発明を適用したが、入力波形メモリ２１についても同様
に適用でき、更にマイクロ・プロセッサ２４にディジタ
ル信号を取込むメモリでなく、マイクロ・プロセッサ２
４からデータを書込むタップ利得レジスタ２２について
も本発明を適用することが可能である。

［発明の効果］以−に説明したように、本発明によればマイク口・プロ
セッサの演算や人出力のビット数よりも大きなビット数
を１単位とするディジタル信号をメモリ上に同時に人８
１力し、マイクロ・プロセッサがメモリをアクセスする
時、すなわちマイクロ・プロセッサからの制御により書
込み読出しを行なう時には、マイクロ・プロセッサから
見て連続するアドレス−■二にディジタル信号のデータ
が配置されるように構成することにより、データの入出
力や演算を円滑に行なうことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る波形等什器のブロ
ック図、第２図は同実施例における出力波形メモリの書
込み時及び読出し時の動作を説明するだめの図、第３図
は第２図における主要な信号のタイムチャー１・、第４
図は本発明の第２の実施例を説明するための図、第５図
は本発明の第３の実施例を説明するだめの図、第６図は
従来の波形等化器の基本構成を示す図、第７図は従来の
マイクロ・プロセッサを用いた波形等化器の構成を示す
図である。１・・・トランスバーサルフィルタ、２　・タップ利得
制御回路、２１・・・人力波形メモリ、２２・・タップ
利得レジスタ、２３・・・出力波形メモリ、２４・マイ
クロ・プロセッサ、２５・・・タイミング発生回路、２
３ａ、２３ｂ−ＲＡ、Ｍ　（記憶手段）、２３ｃ　　２
３ｄ・・アドレスバススイッチ及びゲート回路（書込み
・読出し制御手段）。出願人代理人　弁理士　鈴江武彦〉！σロトロＬＪ中シら二１１３７１４、（９）

Claims

【特許請求の範囲】

（１）ディジタル化された入力信号が入力されるタップ
利得可変のトランスバーサルフィルタと、このトランス
バーサルフィルタを通して等化される出力信号及び前記
入力信号に基づいて前記入力信号の波形歪をディジタル
演算により検出し、その検出結果に基づいて前記タップ
利得を制御するタップ利得制御手段とを有する波形等化
器において、前記タップ利得制御手段は、前記ディジタ
ル演算を行なうｍビットのマイクロ・プロセッサと、前
記入力信号と前記出力信号及び前記タップ利得の少なく
とも一つをディジタル信号として記憶する記憶手段と、
タイミング発生手段と、このタイミング発生手段からの
制御により前記記憶手段にｎビットのディジタル信号を
書込む時または前記記憶手段から前記ディジタル信号を
読出す時はｎビットについて同時に行ない、前記マイク
ロ・プロセッサからの制御により前記記憶手段に前記デ
ィジタル信号を書込む時または前記記憶手段から前記デ
ィジタル信号を読出す時はｎビットについてｍビット単
位で連続したアドレスデータにより行なう書込み・読出
し制御手段とを備えたことを特徴とする波形等化器（但
し、ｍ、ｎはｎ＞ｍの自然数）。
（２）前記記憶手段はｐビットを１単位とするデータを
ｑ個の領域にそれぞれ対応させて記憶するメモリｋ個か
らなり、前記書込み・読出し制御手段は前記タイミング
発生手段からの制御により前記ディジタル信号の書込み
または読出しを行なう時、前記ｋ個のメモリに与えるア
ドレスデータの最下位ビットをそれぞれ０〜（ｋ−１）
とすることを特徴とする請求項１記載の波形等化器（但
し、ｐ、ｑ、ｋはｑｐ≧ｍ＞（ｑ−１）ｐ、ｋｍ≧ｎ＞
（ｋ−１）ｍなる条件を満たす自然数）。
（３）前記記憶手段はｎ＝ｔｘ＋ｕなる関係を満たすｘ
ビットを１単位とするデータを記憶するメモリからなり
、前記書込み・読出し制御手段は前記タイミング発生手
段からの制御により前記ディジタル信号の書込みまたは
読出しを行なう時、該ディジタル信号の下位または上位
からｔｘビット及びｕビットをｔ＋１個のメモリに連続
して書込むかまたは該ｔ＋１個のメモリから読出すこと
を特徴とする請求項１記載の波形等化器（但し、ｘ、ｕ
はｘ＞ｕの自然数、ｔは０以上の整数）。