JPH0211086A - バーストゲートパルス生成回路 - Google Patents
バーストゲートパルス生成回路Info
- Publication number
- JPH0211086A JPH0211086A JP63161342A JP16134288A JPH0211086A JP H0211086 A JPH0211086 A JP H0211086A JP 63161342 A JP63161342 A JP 63161342A JP 16134288 A JP16134288 A JP 16134288A JP H0211086 A JPH0211086 A JP H0211086A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- cut
- pulse
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 abstract description 19
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
- Electronic Switches (AREA)
- Devices For Checking Fares Or Tickets At Control Points (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はビデオ信号におけるバースト信号抽出用のバ
ーストゲートパルスを生成するバーストゲートパルス生
成回路に関する。
ーストゲートパルスを生成するバーストゲートパルス生
成回路に関する。
（従来の技術）
一般にＢＧ（パーストゲート）パルス生成回路はテレビ
ジョン受像機やＶＴＲ（ビデオ伊テープ・レコーダ）に
用いられている。
ジョン受像機やＶＴＲ（ビデオ伊テープ・レコーダ）に
用いられている。
８Ｇパルス生成回路によって得られたＢＧパルスは、色
同期回路においてはバースト信号検出のためのゲートパ
ルスとして使用され、ＡＧＣ（自動利得側８）回路にお
いては、ＡＧＣ検波のためのキーパルスとして使用され
ている。特に、ＡＧＣ回路では同期信号の先端部がクラ
ンプされた映像信号のペデスタル部分の電位をＢＧパル
スを用いて抽出し、その電位を基準電位と比較すること
により、同期信号の振幅が一定となるようにＡＧＣ回路
の利得を制御している。
同期回路においてはバースト信号検出のためのゲートパ
ルスとして使用され、ＡＧＣ（自動利得側８）回路にお
いては、ＡＧＣ検波のためのキーパルスとして使用され
ている。特に、ＡＧＣ回路では同期信号の先端部がクラ
ンプされた映像信号のペデスタル部分の電位をＢＧパル
スを用いて抽出し、その電位を基準電位と比較すること
により、同期信号の振幅が一定となるようにＡＧＣ回路
の利得を制御している。
このように、ＢＧパルス生成回路では、ビデオ回路にお
いて、ＡＣＣ（自動色信号制御）検波、ＡＧＣ険波のた
めの基準ｆ３号を作る回路として、ＢＧパルスのパルス
幅及びパルスの位置が非常に重要である。
いて、ＡＣＣ（自動色信号制御）検波、ＡＧＣ険波のた
めの基準ｆ３号を作る回路として、ＢＧパルスのパルス
幅及びパルスの位置が非常に重要である。
第３図は従来のＢＧパルス生成回路の一例を示す回路図
である。
である。
図において、ＮＰＮ’Ｃ２のトランジスタＱ１のベース
は、抵抗Ｒ１を介して同期分離出力信号が供給される入
力端子ＩＮに接続されると共に、抵抗Ｒ２を介して接地
されている。上記トランジスタＱ１のエミッタは接地さ
れ、コレクタは定電流？ｆｉ、１１を介して電源Ｖｃｃ
に接続されると共に、ＮＰＮ型のトランジスタＱ２のベ
ースに接続されている。このトランジスタＱ２のエミッ
タは接地され、コレクタは抵抗Ｒ３を介して電源Ｖｃｃ
に接続されると共に、コンデンサＣ１を介して接地され
、かつＮＰＮ型のトランジスタＱ３のベースに接続され
ている。このトランジスタＱ３のコレクタは抵抗Ｒ４を
介してｒｆ、 Ｋ Ｖ ｃ ｃに接続され、エミッタは
抵抗Ｒ５を介して接地されている。また、上記トランジ
スタＱ３のエミッタはこのトランジスタＱ３と共に第１
の差動増幅器Ａ１を構成するＮＰＮ型のトランジスタＱ
４のエミッタにも接続されている。上記トランジスタＱ
４のベースは抵抗Ｒ６を介して接地されていると共に、
抵抗Ｒ７を介して上記トランジスタＱ３のコレクタに接
続されている。
は、抵抗Ｒ１を介して同期分離出力信号が供給される入
力端子ＩＮに接続されると共に、抵抗Ｒ２を介して接地
されている。上記トランジスタＱ１のエミッタは接地さ
れ、コレクタは定電流？ｆｉ、１１を介して電源Ｖｃｃ
に接続されると共に、ＮＰＮ型のトランジスタＱ２のベ
ースに接続されている。このトランジスタＱ２のエミッ
タは接地され、コレクタは抵抗Ｒ３を介して電源Ｖｃｃ
に接続されると共に、コンデンサＣ１を介して接地され
、かつＮＰＮ型のトランジスタＱ３のベースに接続され
ている。このトランジスタＱ３のコレクタは抵抗Ｒ４を
介してｒｆ、 Ｋ Ｖ ｃ ｃに接続され、エミッタは
抵抗Ｒ５を介して接地されている。また、上記トランジ
スタＱ３のエミッタはこのトランジスタＱ３と共に第１
の差動増幅器Ａ１を構成するＮＰＮ型のトランジスタＱ
４のエミッタにも接続されている。上記トランジスタＱ
４のベースは抵抗Ｒ６を介して接地されていると共に、
抵抗Ｒ７を介して上記トランジスタＱ３のコレクタに接
続されている。
上記トランジスタＱ４のコレクタはＰＮＰ型のトランジ
スタＱ５のコレクタ及びベースに接続されている。この
トランジスタＱ５のエミッタは抵抗Ｒ８を介して電源Ｖ
ｃｃに接続されている。さらに上記トランジスタＱ５の
ベースはＰＮＰ型のトランジスタＱ６のベースに接続さ
れている。このトランジスタＱ６のエミッタは抵抗Ｒ９
を介して電源■ｃ１．−に接続され、コレクタは抵抗Ｒ
ＩＯを介して接地されると共にＮＰＮ型のトランジスタ
Ｑ７のベースに接続されている。上記トランジスタＱ７
のエミッタは接地され、コレクタはトランジスタＱ８の
ベースに接続されている。このトランジスタＱ８のエミ
ッタは接地され、コレクタは上記トランジスタＱ４のベ
ースに接続されている。
スタＱ５のコレクタ及びベースに接続されている。この
トランジスタＱ５のエミッタは抵抗Ｒ８を介して電源Ｖ
ｃｃに接続されている。さらに上記トランジスタＱ５の
ベースはＰＮＰ型のトランジスタＱ６のベースに接続さ
れている。このトランジスタＱ６のエミッタは抵抗Ｒ９
を介して電源■ｃ１．−に接続され、コレクタは抵抗Ｒ
ＩＯを介して接地されると共にＮＰＮ型のトランジスタ
Ｑ７のベースに接続されている。上記トランジスタＱ７
のエミッタは接地され、コレクタはトランジスタＱ８の
ベースに接続されている。このトランジスタＱ８のエミ
ッタは接地され、コレクタは上記トランジスタＱ４のベ
ースに接続されている。
一方、上記トランジスタＱ２のコレクタはＮＰＮ型のト
ランジスタＱ９のベースに接続されている。このトラン
ジスタＱ９のコレクタは電源Ｖｃｃに接続され、エミッ
タはこのトランジスタＱ９と共に第２の差動増幅器Ａ２
を構成するＮＰＮｙＪ：ｊのトランジスタＱＩＯのエミ
ッタに接続されると共に、定電流源■２を介して接地さ
れている。上記トランジスタＱＩＯのベースは定電圧源
Ｖ２を介して接地され、コレクタはＰＮＰ型のトランジ
スタＱｌｌのコレクタ及びベースに接続されている。こ
のトランジスタＱｌｌのエミッタは抵抗Ｒ１１を介して
Ｍ７ＩＩｉ、Ｖｃｃに接続されている。さらに上記トラ
ンジスタＱｌｌのベースはＰＮＰ型のトランジスタＱ１
２のベースに接続されている。このトランジスタＱ１２
のエミッタは抵抗Ｒ１２を介して電Ｍｖｃ ｃに接続さ
れ、コレクタはＴＳ３の差動増幅ＷＡ３を構成するＰＮ
Ｐ型のトランジスタＱ １３゜Ｑ１４の各エミッタに接
続されている。上記トランジスタＱ１３のベースは上記
トランジスタＱ２のコレクタに接続され、コレクタは接
地されている。
ランジスタＱ９のベースに接続されている。このトラン
ジスタＱ９のコレクタは電源Ｖｃｃに接続され、エミッ
タはこのトランジスタＱ９と共に第２の差動増幅器Ａ２
を構成するＮＰＮｙＪ：ｊのトランジスタＱＩＯのエミ
ッタに接続されると共に、定電流源■２を介して接地さ
れている。上記トランジスタＱＩＯのベースは定電圧源
Ｖ２を介して接地され、コレクタはＰＮＰ型のトランジ
スタＱｌｌのコレクタ及びベースに接続されている。こ
のトランジスタＱｌｌのエミッタは抵抗Ｒ１１を介して
Ｍ７ＩＩｉ、Ｖｃｃに接続されている。さらに上記トラ
ンジスタＱｌｌのベースはＰＮＰ型のトランジスタＱ１
２のベースに接続されている。このトランジスタＱ１２
のエミッタは抵抗Ｒ１２を介して電Ｍｖｃ ｃに接続さ
れ、コレクタはＴＳ３の差動増幅ＷＡ３を構成するＰＮ
Ｐ型のトランジスタＱ １３゜Ｑ１４の各エミッタに接
続されている。上記トランジスタＱ１３のベースは上記
トランジスタＱ２のコレクタに接続され、コレクタは接
地されている。
上記トランジスタＱ１４のベースは定電圧源■１を介し
て接地され、コレクタはＮＰＮ型のトランジスタＱＩ５
のコレクタ及び出力端子ＯＵＴに接続されると共に、抵
抗ＲＩ３を介して接地されている。
て接地され、コレクタはＮＰＮ型のトランジスタＱＩ５
のコレクタ及び出力端子ＯＵＴに接続されると共に、抵
抗ＲＩ３を介して接地されている。
上記トランジスタＱＩ５のエミッタは接地され、ベース
は上記トランジスタＱ１のコレクタに接続されている。
は上記トランジスタＱ１のコレクタに接続されている。
さらにＮＰＮ中のトランジスタＱｌ［ｉのベースは上記
入力端子ＩＮに接続され、コレクタは電源Ｖｃｃに接続
され、エミッタは上記トランジスタＱ９及びＱＩＯの共
通エミッタに接続されている。
入力端子ＩＮに接続され、コレクタは電源Ｖｃｃに接続
され、エミッタは上記トランジスタＱ９及びＱＩＯの共
通エミッタに接続されている。
上記構成でなる従来のＢＧパルス生成回路の動作を第４
図の波形図を用いて説明する。入力端子ＩＮには第４図
（Ａ）に示すような同期分離出力信号が入力される。ま
ず、第４図（Ａ）のａに示すように、入力が無信号のと
き、すなわち、入力端子ＩＮが低レベルに維持されてい
るとき、トランジスタＱ１はカットオフする。これによ
り、トランジスタＱ８がオンする場合と、このトランジ
スタＱ８がオンするよりも早くトランジスタＱ４のベー
スに下記の１式で与えられる、抵抗Ｒ４゜Ｒ７，Ｒ６に
よる電源ＶＣＣの分割電圧ｖＯが加わることによりこの
トランジスタＱ４がオンし、これによりトランジスタＱ
５．Ｑ６．Ｑ７がオンし、トランジスタＱ８がカットオ
フする場合の２通りが考えられる。
図の波形図を用いて説明する。入力端子ＩＮには第４図
（Ａ）に示すような同期分離出力信号が入力される。ま
ず、第４図（Ａ）のａに示すように、入力が無信号のと
き、すなわち、入力端子ＩＮが低レベルに維持されてい
るとき、トランジスタＱ１はカットオフする。これによ
り、トランジスタＱ８がオンする場合と、このトランジ
スタＱ８がオンするよりも早くトランジスタＱ４のベー
スに下記の１式で与えられる、抵抗Ｒ４゜Ｒ７，Ｒ６に
よる電源ＶＣＣの分割電圧ｖＯが加わることによりこの
トランジスタＱ４がオンし、これによりトランジスタＱ
５．Ｑ６．Ｑ７がオンし、トランジスタＱ８がカットオ
フする場合の２通りが考えられる。
前音の場合には、トランジスタＱ１がカットオフするこ
とにより、トランジスタＱ２．Ｑ８がオンし、トランジ
スタＱ３．Ｑ４．Ｑ５．Ｑ６゜Ｑ７がカットオフ、また
トランジスタＱｌＢ、Ｑ９がカットオフ、トランジスタ
ＱＩＯ，Ｑｌｌ、 Ｑ１２゜Ｑ１３かオンし、トラン
ジスタＱ１４．Ｑ１５がカットオフする。従って、この
場合には出力端子ＯＵＴの信号は第４図（Ｅ）に示すよ
うに低レベルに固定される。他方、後者の場合には、ト
ランジスタＱ１がカットオフすることにより、トランジ
スタＱ４．Ｑ５．Ｑ６．Ｑ７がオンすることにより、ト
ランジスタＱ２．Ｑ８がカットオフする。トランジスタ
Ｑ２がカットオフすると、直ちに抵抗Ｒ３を介してコン
デンサＣ１の充電が開始される。
とにより、トランジスタＱ２．Ｑ８がオンし、トランジ
スタＱ３．Ｑ４．Ｑ５．Ｑ６゜Ｑ７がカットオフ、また
トランジスタＱｌＢ、Ｑ９がカットオフ、トランジスタ
ＱＩＯ，Ｑｌｌ、 Ｑ１２゜Ｑ１３かオンし、トラン
ジスタＱ１４．Ｑ１５がカットオフする。従って、この
場合には出力端子ＯＵＴの信号は第４図（Ｅ）に示すよ
うに低レベルに固定される。他方、後者の場合には、ト
ランジスタＱ１がカットオフすることにより、トランジ
スタＱ４．Ｑ５．Ｑ６．Ｑ７がオンすることにより、ト
ランジスタＱ２．Ｑ８がカットオフする。トランジスタ
Ｑ２がカットオフすると、直ちに抵抗Ｒ３を介してコン
デンサＣ１の充電が開始される。
そして、トランジスタＱ３のベース電圧が上記１式で与
えられる電圧ｖＯ以上に達すると、トランジスタＱ３が
オンし、これによりトランジスタＱ４．Ｑ５．Ｑ６．Ｑ
７がカットオフする。すると、トランジスタＱ２．Ｑ８
がオンして前者の場合と同様の状態になる。従って、こ
の場合にも出力端子ＯＵＴの信号は第４図（Ｅ）に示す
ように低レベルに固定される。
えられる電圧ｖＯ以上に達すると、トランジスタＱ３が
オンし、これによりトランジスタＱ４．Ｑ５．Ｑ６．Ｑ
７がカットオフする。すると、トランジスタＱ２．Ｑ８
がオンして前者の場合と同様の状態になる。従って、こ
の場合にも出力端子ＯＵＴの信号は第４図（Ｅ）に示す
ように低レベルに固定される。
次に第４図（Ａ）のｂに示すように、同期信号が立ち上
がったときはトランジスタＱ１がオンする。これにより
、トランジスタＱ２．Ｑ８．Ｑ１５がカットオフする。
がったときはトランジスタＱ１がオンする。これにより
、トランジスタＱ２．Ｑ８．Ｑ１５がカットオフする。
このとき、トランジスタＱ４のベース電圧は上記の電圧
ｖＯとなり、他方、トランジスタＱ２がカットオフする
ことにより、抵抗Ｒ３を介してコンデンサＣ１の充電が
抵抗Ｒ３とコンデンサＣ１の値に応じた時定数によって
開始される。そして、第４図（Ｄ）に示すようにトラン
ジスタＱ３のベース電圧が上昇し、上記１式で与えられ
る電圧ＶＯに達する前まではトランジスタＱ３はカット
オフしており、トランジスタＱ４はオンしている。これ
により、トランジスタＱ５．Ｑ６．Ｑ７がオンし、トラ
ンジスタＱ２゜Ｑ８．Ｑ１５はカットオフし続ける。
ｖＯとなり、他方、トランジスタＱ２がカットオフする
ことにより、抵抗Ｒ３を介してコンデンサＣ１の充電が
抵抗Ｒ３とコンデンサＣ１の値に応じた時定数によって
開始される。そして、第４図（Ｄ）に示すようにトラン
ジスタＱ３のベース電圧が上昇し、上記１式で与えられ
る電圧ＶＯに達する前まではトランジスタＱ３はカット
オフしており、トランジスタＱ４はオンしている。これ
により、トランジスタＱ５．Ｑ６．Ｑ７がオンし、トラ
ンジスタＱ２゜Ｑ８．Ｑ１５はカットオフし続ける。
第４図（Ａ）のＣに示すように、同期信号が立ちドがっ
たときはトランジスタＱ１がカットオフするが、トラン
ジスタＱ４．Ｑ５．Ｑ６．Ｑ７はオンし続け、トランジ
スタＱ２．Ｑ８．Ｑ１５はカットオフし続ける。また、
このときはトランジスタＱＩＯ，Ｑｌｌ、 Ｑ１２．
Ｑ１３はオンしている。そして、コンデンサＣ１の充電
が継続して行われ、トランジスタＱ１３のベース電圧が
定電圧源ｖ１の値以上に達すると、トランジスタＱＩ４
がオンし、出力端子ＯＵＴの信号は第４図（Ｅ）のｄに
示すように立ち上がる。さらにコンデンサＣ１の充電が
継続して行われ、トランジスタＱ９のベース電圧が定電
圧源ｖ２の値以上に達すると、このトランジスタＱ９が
オンし、トランジスタＱＩＯがカットオフするため、ト
ランジスタＱｌｌ、 Ｑ１２がカットオフし、さらに
トランジスタＱ１３． Ｑ１４には電流が供給されなく
なるため、トランジスタＱ１４はカットオフし、出力端
子ＯＵＴの信号は第４図（Ｅ）のｅに示すように立ち下
がる。
たときはトランジスタＱ１がカットオフするが、トラン
ジスタＱ４．Ｑ５．Ｑ６．Ｑ７はオンし続け、トランジ
スタＱ２．Ｑ８．Ｑ１５はカットオフし続ける。また、
このときはトランジスタＱＩＯ，Ｑｌｌ、 Ｑ１２．
Ｑ１３はオンしている。そして、コンデンサＣ１の充電
が継続して行われ、トランジスタＱ１３のベース電圧が
定電圧源ｖ１の値以上に達すると、トランジスタＱＩ４
がオンし、出力端子ＯＵＴの信号は第４図（Ｅ）のｄに
示すように立ち上がる。さらにコンデンサＣ１の充電が
継続して行われ、トランジスタＱ９のベース電圧が定電
圧源ｖ２の値以上に達すると、このトランジスタＱ９が
オンし、トランジスタＱＩＯがカットオフするため、ト
ランジスタＱｌｌ、 Ｑ１２がカットオフし、さらに
トランジスタＱ１３． Ｑ１４には電流が供給されなく
なるため、トランジスタＱ１４はカットオフし、出力端
子ＯＵＴの信号は第４図（Ｅ）のｅに示すように立ち下
がる。
さらにコンデンサＣ１の充電が継続して行われ、トラン
ジスタＱ３のベース電圧が前記電圧７０以上に達すると
、トランジスタＱ３がオンし、トランジスタＱ４がカッ
トオフし、トランジスタＱ５゜Ｑ６．Ｑ７もカットオフ
する。このとき、トランジスタＱ１はカットオフしてお
り、トランジスタＱ２．Ｑ８．ＱＩ５はオンしている。
ジスタＱ３のベース電圧が前記電圧７０以上に達すると
、トランジスタＱ３がオンし、トランジスタＱ４がカッ
トオフし、トランジスタＱ５゜Ｑ６．Ｑ７もカットオフ
する。このとき、トランジスタＱ１はカットオフしてお
り、トランジスタＱ２．Ｑ８．ＱＩ５はオンしている。
第４図（Ｂ）はこれらトランジスタＱ２．Ｑ８．Ｑ１５
の各ベース電圧の波形を、また、第４図（Ｃ）はトラン
ジスタＱ４とＱ７の各ベース電圧もしくはトランジスタ
Ｑ５とＱ６の各コレクタ電流の波形をそれぞれ示してい
る。上記トランジスタＱ７がカットオフすることにより
、第４図（Ｂ）のｆに示すようにトランジスタＱ２．Ｑ
８．Ｑ１５の各ベース電圧は高レベルになり、これによ
って初期状態に戻る。
の各ベース電圧の波形を、また、第４図（Ｃ）はトラン
ジスタＱ４とＱ７の各ベース電圧もしくはトランジスタ
Ｑ５とＱ６の各コレクタ電流の波形をそれぞれ示してい
る。上記トランジスタＱ７がカットオフすることにより
、第４図（Ｂ）のｆに示すようにトランジスタＱ２．Ｑ
８．Ｑ１５の各ベース電圧は高レベルになり、これによ
って初期状態に戻る。
ここで、第４図（Ｅ）に示す信号は前記ＢＧパルスとし
て、色同期回路においてはバースト信号検出のためのゲ
ートパルスとして入力され、ＡＧＣ回路においてはＡＧ
Ｃ検波のためのキーパルスとして入力される。
て、色同期回路においてはバースト信号検出のためのゲ
ートパルスとして入力され、ＡＧＣ回路においてはＡＧ
Ｃ検波のためのキーパルスとして入力される。
なお、第３図中のトランジスタＱｌＧはＢＧパルスを同
期分離出力信号でマスクし、この同期分離出力信号の期
間にはＢＧパルスを出力させないようにるために設けら
れている。
期分離出力信号でマスクし、この同期分離出力信号の期
間にはＢＧパルスを出力させないようにるために設けら
れている。
（発明が解決しようとする課題）
ところで、従来の回路では第４図（Ａ）のｇに示すよう
に、正規に同期信号が立ち上がるのではなく、ノイズに
よって立ち上がった場合でも、コンデンサＣ１の充電が
開始され、第４図（Ｄ）のｈに示すようにトランジスタ
Ｑ３のベース電圧が上昇を開始する。従って、第４図（
Ｅ）のｉのように、正常な同期信号が入力された場合と
同様にこったＢＧパルスが出力されてしまうという欠点
がある。
に、正規に同期信号が立ち上がるのではなく、ノイズに
よって立ち上がった場合でも、コンデンサＣ１の充電が
開始され、第４図（Ｄ）のｈに示すようにトランジスタ
Ｑ３のベース電圧が上昇を開始する。従って、第４図（
Ｅ）のｉのように、正常な同期信号が入力された場合と
同様にこったＢＧパルスが出力されてしまうという欠点
がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、入力同期信号に混入したノイズによ
る誤動作の発生を防止することができるバーストゲート
パルス生成回路を提供することにある。
あり、その目的は、入力同期信号に混入したノイズによ
る誤動作の発生を防止することができるバーストゲート
パルス生成回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明によるバーストゲートパルス生成回路は、入力
同期（ｃｉ号のパルス前縁部から所定の時定数で増加す
る電圧を発生する回路手段において、正常な入力同期信
号よりも短いパルス幅の信号が入力されたときにこの回
路手段で得られる電圧が基準電圧として設定され、この
回路手段で得られる電圧がこの基準電圧に到達する前に
入力同期信号のパルスが立ち下がった際に、この回路手
段における電圧発生動作を中止させるように構成されて
いることを特徴する。
同期（ｃｉ号のパルス前縁部から所定の時定数で増加す
る電圧を発生する回路手段において、正常な入力同期信
号よりも短いパルス幅の信号が入力されたときにこの回
路手段で得られる電圧が基準電圧として設定され、この
回路手段で得られる電圧がこの基準電圧に到達する前に
入力同期信号のパルスが立ち下がった際に、この回路手
段における電圧発生動作を中止させるように構成されて
いることを特徴する。
（作用）
入力同期信号にノイズが混入した場合、このノイズは正
常な入力同期信号よりも短いパルス幅を持つ。この場合
には、入力同期信号のパルス前縁部から所定の時定数で
増加する電圧を発生する回路丁６段で得られる電圧が基
準電圧にまで到達する前にパルスが立ち下がり、これに
より入力同期信号のパルス前縁部から所定の時定数で増
加する電圧を発生する回路手段における電圧発生動作が
中止され、この後のバーストゲートパルスの出力は行わ
れない。
常な入力同期信号よりも短いパルス幅を持つ。この場合
には、入力同期信号のパルス前縁部から所定の時定数で
増加する電圧を発生する回路丁６段で得られる電圧が基
準電圧にまで到達する前にパルスが立ち下がり、これに
より入力同期信号のパルス前縁部から所定の時定数で増
加する電圧を発生する回路手段における電圧発生動作が
中止され、この後のバーストゲートパルスの出力は行わ
れない。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係るバーストゲートパルス生成回路
の一実施例の構成を示す回路図であり、前記第３図に示
す従来回路と対応する箇所には同一符号を付し、異なる
箇所についてのみ説明する。
の一実施例の構成を示す回路図であり、前記第３図に示
す従来回路と対応する箇所には同一符号を付し、異なる
箇所についてのみ説明する。
第１図において、ＮＰＮ型のトランジスタＱ１７のベー
スは入力端子ＩＮに接続されている。このトランジスタ
Ｑ１７のエミッタは接地され、コレクタはＮＰＮ型のト
ランジスタＱ１ｇのベース及びＰＮＰ型のトランジスタ
Ｑ１９のコレクタに接続されと共に抵抗１４を介して接
地されている。上記トランジスタＱ１８のコレクタは前
記トランジスタＱ７のベースに接続され、エミッタは接
地されている。上記トランジスタＱＩ９のベースは前記
トランジスタＱ２のコレクタに接続され、エミッタはこ
のトランジスタＱ１９と共に第４の差動増幅器Ａ４を構
成するＰＮＰ型のトランジスタＱ２０のエミッタに接続
される。このトランジスタＱ２０のコレクタは接地され
、ベースは定電圧源■３を介して接地されている。上記
両トランジスタＱ１９゜Ｑ２０の共通エミッタはＰＮＰ
型のトランジスタＱ２１のコレクタに接続されている。
スは入力端子ＩＮに接続されている。このトランジスタ
Ｑ１７のエミッタは接地され、コレクタはＮＰＮ型のト
ランジスタＱ１ｇのベース及びＰＮＰ型のトランジスタ
Ｑ１９のコレクタに接続されと共に抵抗１４を介して接
地されている。上記トランジスタＱ１８のコレクタは前
記トランジスタＱ７のベースに接続され、エミッタは接
地されている。上記トランジスタＱＩ９のベースは前記
トランジスタＱ２のコレクタに接続され、エミッタはこ
のトランジスタＱ１９と共に第４の差動増幅器Ａ４を構
成するＰＮＰ型のトランジスタＱ２０のエミッタに接続
される。このトランジスタＱ２０のコレクタは接地され
、ベースは定電圧源■３を介して接地されている。上記
両トランジスタＱ１９゜Ｑ２０の共通エミッタはＰＮＰ
型のトランジスタＱ２１のコレクタに接続されている。
このトランジスタＱ２１のベースは前ｄ己トランジスタ
Ｑ５のベースに接続され、エミッタは抵抗Ｒ１５を介し
て電源■ｃｃに接続されている。
Ｑ５のベースに接続され、エミッタは抵抗Ｒ１５を介し
て電源■ｃｃに接続されている。
上記構成において、定電圧源ｖ３は前記定電圧源■１及
び■２それぞれよりも十分少さな値に設定されている。
び■２それぞれよりも十分少さな値に設定されている。
次に上記構成でなる回路の動作を第２図の波形図を用い
て説明する。なお、第２図の波形図中の（Ａ）は入力端
子ＩＮに入力される同期分離出力１３号を、（Ｂ）はト
ランジスタＱ２．Ｑ８．Ｑ１５の各ベース電圧の波形を
、（Ｃ）はトランジスタＱ４とＱ７の各ベース電圧もし
くはトランジスタＱ５とＱ６の各コレクタ電流の波形を
、（Ｄ）はトランジスタＱＩ８のベース電圧を、（Ｅ）
はトランジスタＱ３のベース電圧を、（Ｆ）は出力端子
ＯＵＴの信号をそれぞれ示している。
て説明する。なお、第２図の波形図中の（Ａ）は入力端
子ＩＮに入力される同期分離出力１３号を、（Ｂ）はト
ランジスタＱ２．Ｑ８．Ｑ１５の各ベース電圧の波形を
、（Ｃ）はトランジスタＱ４とＱ７の各ベース電圧もし
くはトランジスタＱ５とＱ６の各コレクタ電流の波形を
、（Ｄ）はトランジスタＱＩ８のベース電圧を、（Ｅ）
はトランジスタＱ３のベース電圧を、（Ｆ）は出力端子
ＯＵＴの信号をそれぞれ示している。
まず、第２図（Ａ）のａに示すように、入力が無信号の
ときはトランジスタＱ１はカットオフしている。このと
きは従来と同様にトランジスタＱ８がオンする場合と、
トランジスタＱ４がオンする場合の２通りが考えられる
が、いずれの場合でも従来と同様に出力端子ＯＵＴの信
号は第２図（Ｆ）に示すように低レベルに固定される。
ときはトランジスタＱ１はカットオフしている。このと
きは従来と同様にトランジスタＱ８がオンする場合と、
トランジスタＱ４がオンする場合の２通りが考えられる
が、いずれの場合でも従来と同様に出力端子ＯＵＴの信
号は第２図（Ｆ）に示すように低レベルに固定される。
次に第２図（Ａ）のｂに示すように同期信号が立ち上が
ったときは、トランジスタＱＩ７がオンし、これにより
トランジスタＱＩ８はカットオフする。
ったときは、トランジスタＱＩ７がオンし、これにより
トランジスタＱＩ８はカットオフする。
従ってこのときの回路状態はトランジスタＱ１８が設け
られていない場合と等価である。すなわち、同期信号の
立ち上がりによりトランジスタＱ１がオンし、トランジ
スタＱ２．Ｑ８．Ｑ１５がカットオフする。このとき、
トランジスタＱ４のベース電圧は前記１式で与えられる
ＶＯとなる。他方、トランジスタＱ２がカットオフする
ことにより、抵抗Ｒ３を介してコンデンサＣ１の充電が
開始される。そして、第２図（Ｅ）に示すようにトラン
ジスタＱ３のベース電圧が上昇し、上記１式で与えられ
る電圧ＶＯに達する前まではトランジスタＱ３はカット
オフしており、トランジスタＱ４はオンしている。これ
により、トランジスタＱ５゜Ｑ６．Ｑ７がオンし、トラ
ンジスタＱ２．Ｑ８゜Ｑ１０はカットオフし続ける。
られていない場合と等価である。すなわち、同期信号の
立ち上がりによりトランジスタＱ１がオンし、トランジ
スタＱ２．Ｑ８．Ｑ１５がカットオフする。このとき、
トランジスタＱ４のベース電圧は前記１式で与えられる
ＶＯとなる。他方、トランジスタＱ２がカットオフする
ことにより、抵抗Ｒ３を介してコンデンサＣ１の充電が
開始される。そして、第２図（Ｅ）に示すようにトラン
ジスタＱ３のベース電圧が上昇し、上記１式で与えられ
る電圧ＶＯに達する前まではトランジスタＱ３はカット
オフしており、トランジスタＱ４はオンしている。これ
により、トランジスタＱ５゜Ｑ６．Ｑ７がオンし、トラ
ンジスタＱ２．Ｑ８゜Ｑ１０はカットオフし続ける。
第２図（Ａ）のＣに示すように同期信号が立ち下がると
、トランジスタＱ１７がカットオフする。
、トランジスタＱ１７がカットオフする。
この後、コンデンサＣ１の充電がまだ継続して行われて
いる場合（第２図（Ａ）のＣから第２図（Ｂ）のｆまで
の期間）、トランジスタＱ＋９のベス電圧の方がトラン
ジスタＱ２０のベース電圧である定電圧源ｖ３の値より
も大きいため、トランジスタＱ１９はカットオフしてお
り、トランジスタＱ１ｇもカットオフしている。そして
、トランジスタＱＩ３のベース電圧が定電圧源Ｖ１の値
以上に達すると、トランジスタＱ１４がオンし、出力端
子ＯＵＴの信号は第２図（Ｆ）のｄに示すように立ち上
がる。さらにコンデンサＣ１の充電が継続して行われ、
トランジスタＱ９のベース電圧が定電圧ａＭＶ２の値以
上に達すると、このトランジスタＱ９がオンし、トラン
ジスタＱＩＯがカットオフするため、トランジスタＱ１
１． Ｑ１２がカットオフし、さらにトランジスタＱ
１３． Ｑ１４には電流が供給されなくなるため、トラ
ンジスタＱ１４はカットオフし、出力端子ＯＵＴの信号
は第２図（Ｆ）のｅに示すように立ち下がる。
いる場合（第２図（Ａ）のＣから第２図（Ｂ）のｆまで
の期間）、トランジスタＱ＋９のベス電圧の方がトラン
ジスタＱ２０のベース電圧である定電圧源ｖ３の値より
も大きいため、トランジスタＱ１９はカットオフしてお
り、トランジスタＱ１ｇもカットオフしている。そして
、トランジスタＱＩ３のベース電圧が定電圧源Ｖ１の値
以上に達すると、トランジスタＱ１４がオンし、出力端
子ＯＵＴの信号は第２図（Ｆ）のｄに示すように立ち上
がる。さらにコンデンサＣ１の充電が継続して行われ、
トランジスタＱ９のベース電圧が定電圧ａＭＶ２の値以
上に達すると、このトランジスタＱ９がオンし、トラン
ジスタＱＩＯがカットオフするため、トランジスタＱ１
１． Ｑ１２がカットオフし、さらにトランジスタＱ
１３． Ｑ１４には電流が供給されなくなるため、トラ
ンジスタＱ１４はカットオフし、出力端子ＯＵＴの信号
は第２図（Ｆ）のｅに示すように立ち下がる。
さらにコンデンサＣ１の充電が継続して行われ、トラン
ジスタＱ３のベース電圧が前記電圧ｖＯ以上に達すると
、トランジスタＱ３がオンし、トランジスタＱ４がカッ
トオフし、トランジスタＱ５゜Ｑ６．Ｑ７及びＱ２＋も
カットオフする。このとき、トランジスタＱ１はカット
オフしており、トランジスタＱ２．Ｑ８．Ｑ１５はオン
している。上記トランジスタＱ７がカットオフすること
により、第２図（Ｂ）のｆに示すようにトランジスタＱ
２゜Ｑ８．Ｑ１５の各ベース電圧は高レベルになり、こ
れによって初期状態に戻る。
ジスタＱ３のベース電圧が前記電圧ｖＯ以上に達すると
、トランジスタＱ３がオンし、トランジスタＱ４がカッ
トオフし、トランジスタＱ５゜Ｑ６．Ｑ７及びＱ２＋も
カットオフする。このとき、トランジスタＱ１はカット
オフしており、トランジスタＱ２．Ｑ８．Ｑ１５はオン
している。上記トランジスタＱ７がカットオフすること
により、第２図（Ｂ）のｆに示すようにトランジスタＱ
２゜Ｑ８．Ｑ１５の各ベース電圧は高レベルになり、こ
れによって初期状態に戻る。
すなわち、正常な同期パルスが入力される場合には、従
来回路と同様に同期パルスに対して所定時間だけ遅れた
位置にバーストゲートパルスが得られる。
来回路と同様に同期パルスに対して所定時間だけ遅れた
位置にバーストゲートパルスが得られる。
ところで、第２図（Ａ）のｇに示すように、ノイズによ
って入力端子ＩＮの信号が立ち上がった場合には、第２
図（Ａ）のｂの場合と同様にトランジスタＱ１がオンし
、トランジスタＱ２がカットオフする。これにより、抵
抗Ｒ３を介してコンデンサＣ１の充電が開始され、第２
図（Ｅ）のｈに示すようにトランジスタＱ３のベース電
圧が上昇を開始する。ところが、ノイズによる入力端子
ＩＮの信号が低レベルに低下すると、予めこのノイズに
よってオン状態にされていたトランジスタＱ１７がカッ
トオフする。このとき、トランジスタＱ２のコレクタ電
圧、すなわちコンデンサＣ１の充電電圧（第２図（Ｅ）
中の電圧Ｖ４）は定電圧源ｖ３の値には達していない。
って入力端子ＩＮの信号が立ち上がった場合には、第２
図（Ａ）のｂの場合と同様にトランジスタＱ１がオンし
、トランジスタＱ２がカットオフする。これにより、抵
抗Ｒ３を介してコンデンサＣ１の充電が開始され、第２
図（Ｅ）のｈに示すようにトランジスタＱ３のベース電
圧が上昇を開始する。ところが、ノイズによる入力端子
ＩＮの信号が低レベルに低下すると、予めこのノイズに
よってオン状態にされていたトランジスタＱ１７がカッ
トオフする。このとき、トランジスタＱ２のコレクタ電
圧、すなわちコンデンサＣ１の充電電圧（第２図（Ｅ）
中の電圧Ｖ４）は定電圧源ｖ３の値には達していない。
このため、トランジスタＱＩ７がカットオフした後はト
ランジスタＱ１９がオンする。トランジスタＱＩ９がオ
ンすることにより、トランジスタＱ１８がオンし、トラ
ンジスタＱ７がカットオフする。これにより、トランジ
スタＱ２がオンし、いままで抵抗Ｒ３を介して充電され
ていたコンデンサＣ１がオン状態のトランジスタＱ１を
介して放電され、トランジスタＱ３のベース電圧は第２
図（Ｅ）のｉに示すように低レベルに低下する。このた
め、従来のようにこの後にＢＧパルスが誤って出力され
ることはない。
ランジスタＱ１９がオンする。トランジスタＱＩ９がオ
ンすることにより、トランジスタＱ１８がオンし、トラ
ンジスタＱ７がカットオフする。これにより、トランジ
スタＱ２がオンし、いままで抵抗Ｒ３を介して充電され
ていたコンデンサＣ１がオン状態のトランジスタＱ１を
介して放電され、トランジスタＱ３のベース電圧は第２
図（Ｅ）のｉに示すように低レベルに低下する。このた
め、従来のようにこの後にＢＧパルスが誤って出力され
ることはない。
ところで、上記のように同期信号に混入したノイズによ
りＢＧパルスが誤って出力されることを防１１−４する
ためには、上記定電圧源ｖ３の値は、正規の同期パルス
が入力されたとき、そのパルス幅の時間だけ前記コンデ
ンサＣ１で充電が行われた際に得られる、第２図（Ｅ）
中の電圧Ｖ５よりも小さな値に設定しておく必要がある
。
りＢＧパルスが誤って出力されることを防１１−４する
ためには、上記定電圧源ｖ３の値は、正規の同期パルス
が入力されたとき、そのパルス幅の時間だけ前記コンデ
ンサＣ１で充電が行われた際に得られる、第２図（Ｅ）
中の電圧Ｖ５よりも小さな値に設定しておく必要がある
。
［発明の効果］
以上説明したようにこの発明によれば、入力同明信号に
混入したノイズによる誤動作の発生を防止することがで
きるバーストケートパルス生成回路を提供することがで
きる。
混入したノイズによる誤動作の発生を防止することがで
きるバーストケートパルス生成回路を提供することがで
きる。
第１図はこの発明に係るバーストゲートパルス生成回路
の一実施例の構成を示す回路図、第２図はその波形図、
第３図は従来の回路図、第４図は従来回路の波形図であ
る。 Ｑ１〜Ｑ２１・・・トランジスタ、Ａ１−Ａ４・・・差
動増幅器、Ｒ１−Ｒ１５・・・抵抗、１１．１２・・・
定電流源、■１〜Ｖ３・・・定電圧源、Ｃ１・・・コン
デンサ。 出願人代理人 弁理士 鈴江武彦
の一実施例の構成を示す回路図、第２図はその波形図、
第３図は従来の回路図、第４図は従来回路の波形図であ
る。 Ｑ１〜Ｑ２１・・・トランジスタ、Ａ１−Ａ４・・・差
動増幅器、Ｒ１−Ｒ１５・・・抵抗、１１．１２・・・
定電流源、■１〜Ｖ３・・・定電圧源、Ｃ１・・・コン
デンサ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 入力同期信号のパルス前縁部から所定の時定数で増加す
る電圧を発生する第１の回路手段と、上記第１の回路手
段で発生された電圧を異なる２値の閾値電圧と比較して
所定パルス幅のバーストゲートパルスを出力する第２の
回路手段とを具備したバーストゲートパルス生成回路に
おいて、正常な入力同期信号よりも短いパルス幅の信号
が入力されたときに上記第１の回路手段で得られる電圧
が基準電圧として設定され、上記第１の回路手段で得ら
れる電圧がこの基準電圧に到達する前に入力同期信号の
パルスが立ち下がった際に、上記第１の回路手段におけ
る電圧発生動作を中止させる第３の回路手段を設けたこ
とを特徴とするバーストゲートパルス生成回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161342A JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
| US07/371,001 US5038203A (en) | 1988-06-29 | 1989-06-26 | Burst gate pulse generating circuit |
| DE8989111828T DE68903890T2 (de) | 1988-06-29 | 1989-06-29 | Burst-torimpulserzeugungsschaltung. |
| KR1019890009114A KR920004332B1 (ko) | 1988-06-29 | 1989-06-29 | 버스트게이트펄스생성회로 |
| EP89111828A EP0348966B1 (en) | 1988-06-29 | 1989-06-29 | Burst gate pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161342A JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0211086A true JPH0211086A (ja) | 1990-01-16 |
| JPH0720250B2 JPH0720250B2 (ja) | 1995-03-06 |
Family
ID=15733259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161342A Expired - Fee Related JPH0720250B2 (ja) | 1988-06-29 | 1988-06-29 | バーストゲートパルス生成回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5038203A (ja) |
| EP (1) | EP0348966B1 (ja) |
| JP (1) | JPH0720250B2 (ja) |
| KR (1) | KR920004332B1 (ja) |
| DE (1) | DE68903890T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231509A (en) * | 1989-11-27 | 1993-07-27 | Matsushita Electric Industrial Co., Ltd. | Burst gate pulse generating device for use in image signal reproducing system |
| US5258091A (en) * | 1990-09-18 | 1993-11-02 | Sumitomo Electric Industries, Ltd. | Method of producing X-ray window |
| JP2925767B2 (ja) * | 1991-02-26 | 1999-07-28 | ローム株式会社 | 信号ライン切り換え回路 |
| US7726746B2 (en) * | 2007-08-28 | 2010-06-01 | Berens Martin C | Hubcap having lighted spinning element |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES374096A1 (es) * | 1968-11-21 | 1971-12-01 | Zenith Radio Corp | Mejoras en las redes de traslacion de senales. |
| US3949418A (en) * | 1975-01-27 | 1976-04-06 | Gte Sylvania Incorporated | Burst gate and backporch clamping circuitry |
| US4228456A (en) * | 1979-06-20 | 1980-10-14 | Gte Products Corporation | Burst gating signal generating circuit |
| US4410907A (en) * | 1981-11-16 | 1983-10-18 | Rca Corporation | Burst gate keying and back porch clamp pulse generator |
| US4581630A (en) * | 1983-08-30 | 1986-04-08 | Rca Corporation | Constant width burst gate keying pulse generator |
-
1988
- 1988-06-29 JP JP63161342A patent/JPH0720250B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-26 US US07/371,001 patent/US5038203A/en not_active Expired - Lifetime
- 1989-06-29 DE DE8989111828T patent/DE68903890T2/de not_active Expired - Fee Related
- 1989-06-29 EP EP89111828A patent/EP0348966B1/en not_active Expired - Lifetime
- 1989-06-29 KR KR1019890009114A patent/KR920004332B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900001126A (ko) | 1990-01-31 |
| US5038203A (en) | 1991-08-06 |
| DE68903890T2 (de) | 1993-05-13 |
| EP0348966A2 (en) | 1990-01-03 |
| EP0348966B1 (en) | 1992-12-16 |
| JPH0720250B2 (ja) | 1995-03-06 |
| DE68903890D1 (de) | 1993-01-28 |
| KR920004332B1 (ko) | 1992-06-01 |
| EP0348966A3 (en) | 1990-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0211086A (ja) | バーストゲートパルス生成回路 | |
| US4422103A (en) | Device for reducing the effect of time base variations in video disc player | |
| US4446483A (en) | Circuit arrangement for deriving a field synchronizing signal from an incoming signal | |
| JPS5820511B2 (ja) | 色信号処理装置 | |
| GB2068669A (en) | Differential switching circuit | |
| US4324990A (en) | Comparison circuit adaptable for utilization in a television receiver or the like | |
| KR930011507B1 (ko) | 라인 레이트 게이팅 펄스 발생기를 구비한 텔레비젼 수상기 | |
| US5844621A (en) | Burst gate pulse generator | |
| JPH067629Y2 (ja) | パルス幅による同期検出回路 | |
| US3832572A (en) | Circuit for delaying and shaping synchronizing pulse | |
| US4359755A (en) | Gating network for a sampling circuit | |
| US6008864A (en) | Composite video signal backporch soft-clamp system using servo loop | |
| US7184097B2 (en) | On-screen display apparatus | |
| JPS6046187A (ja) | バーストゲートパルス生成回路 | |
| JPS622749B2 (ja) | ||
| JPH0568154B2 (ja) | ||
| JPS599446Y2 (ja) | ミュ−ティング制御信号発生回路 | |
| JP2571428B2 (ja) | 同期信号分離回路 | |
| JPH04297187A (ja) | 同期分離回路 | |
| JPS5828794B2 (ja) | 色相制御信号発生回路 | |
| JPH05316384A (ja) | 水平同期検出回路 | |
| JPS6219106B2 (ja) | ||
| EP0107205A2 (en) | Gate pulse generating circuit and color television receiver | |
| JPS6043971A (ja) | 黒レベル再生回路 | |
| JPH023587B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |