JPH0211050B2 - - Google Patents
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- JPH0211050B2 JPH0211050B2 JP4347681A JP4347681A JPH0211050B2 JP H0211050 B2 JPH0211050 B2 JP H0211050B2 JP 4347681 A JP4347681 A JP 4347681A JP 4347681 A JP4347681 A JP 4347681A JP H0211050 B2 JPH0211050 B2 JP H0211050B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Description
この発明は、民生用カセツトビデオシステム又
はその一部を利用して、PCM方式によつてオー
デイオ信号を再生するためのPCMデコーダにお
ける、誤り制御回路に関するものである。
民生用PCMデコーダにおける再生データの誤
りの値は、次のようにして求めるのが一般的であ
る。まず、誤り訂正ワードＰ、Ｑを含むシンドロ
ームS1、S2を(1)式及び(2)式で求める。
S1＝AoBoAo+1Bo+1Ao+2Bo+2Po
……(1)
S2＝T6AoT5BoT4Ao+1T3Bo+1T2Ao+2
TBo+2Qo……(2)
次に(1)(2)式を下記(3)(4)式のように置きかえる。
民生用PCMデコーダにおける再生データの誤
りの値は、次のようにして求めるのが一般的であ
る。まず(1)(2)式を次のように置きかえる。
S1＝７
〓
ｍ＝１rn ……(3)
S2＝６
〓
ｍ＝１T7-mrn＋r8 ……(4)
ｒは再生データで(1)、(2)式でAo、Bo、Po、Qo
を置きかえたものである。そこで、
() 単一ワード誤りの場合、誤り位置をｉとす
ると１ｉのとき、
S1＝ei ……(5)
S2＝T7-iei ……(6)
であるのでei＝S1である。
ここで、誤り位置ｉは誤り検出ワードを検査
する事により求められるのが一般的である。
() ２ワード誤りの場合、誤り位置をｉ、ｊ
（ｉ＜ｊ）とすると、１ｉｊ６のとき、
S1＝eiej ……(7)
S2＝T7-ieiT7-jej ……(8)
となりこれを解いて、
ej＝（ＩTi-j）-1（S1Ti-7S2）
＝Mk（S1Ti-7S2） ……(9)
ei＝S1ej ……(10)
となる。ここでMk＝（ＩTi-j）-1は、ｊ−ｉ
の組合せが５種類であるのでメモリにあらかじ
め格納しておく方法が一般的である。１ｉ
６、ｊ＝７のとき、
S1＝eie7 ……(11)
S2＝T7-iei ……(12)
であり、
ei＝Ti-7S2 ……（13）
となる。１ｉ６、ｊ＝８のとき、
S1＝ei ……（14）
S2＝T7-ieie8 ……（15）
であり、
ei＝S1 ……（16）
となる。
なお、上述並びに以下に説明する技術の詳細
は、1979年６月に発行された「ELECTRONIC
INDUSTRIES ASSOCIATION OF JAPAN」
の「STC−007、CONSUMER USE PCM
ENCODER−DECODER」、並びに1974年
NOVEMBERに発行された「IBM J.RES.
DEVELOP」のA.M.Patel ＆ S.J.Hong著の
論文「Optimal Rectangular Code for High
Density Magnetic Tapes」にそれぞれ記載され
ており、その詳細技術の説明は省略する。
従来の誤り制御回路として第１図に示すものが
あつた。図において、１００は再生データを蓄え
るメモリ、１はメモリ１００から読み出した再生
データの入力端子、２は加算回路、３はシンド
ロームS1を保持するＰレジスタ、４はT-7倍する
乗算回路、５は加算回路、６はＴ倍する乗算
回路、７はシンドロームS2を保持するＱレジス
タ、８は再生データのCRCチエツク結果の入力
端子、９は誤り位置を計算するコントロール回
路、１０は加算回路、１１はMk（ｋ＝ｊ−ｉ）
の値を乗算する乗算回路、１２は加算回路、
１３はＰレジスタ３の出力端子、１４は加算回路
１２の出力端子、１５はＱレジスタ７の出力端
子、１６はメモリ１１の出力端子、１１１はセレ
クター、１１３はメモリから読み出した再生デー
タの入力端子、１１２はmod2の加算器、１１４
は訂正したデータの出力端子、１７はコントロー
ル回路９よりの誤り位置ｉ、ｊの出力端子、１８
は訂正できなくて補正動作に移るコントロール信
号の出力端子である。
次に動作について説明する。入力端子１より入
つてきた再生データriは、まず加算回路２とＰ
レジスタ３によりシンドロームS1が生成される。
ここで加算は２を法として行われ、加算回路は
EXCLUSIVE−OR回路が用いられる。次に、(9)
式を計算するためにまずTi-7S2を計算する。再生
データriは乗算回路４でまずT-7が乗算され、
次の加算回路５と乗算回路６とＱレジスタ７
でTi-7S2が計算される。ここでｉはコントロール
回路９より供給される。Ｑレジスタ７の出力Ti-7
S2は、加算回路１０でＰレジスタの出力S1と加
算され、乗算回路１１でMkが乗算され(9)式が
計算される。加算回路１２は、(10)式を計算する
ためで、Ｐレジスタ３の出力と乗算回路１１の
出力が加算される。コントロール回路９は、再生
データのCRCチエツク結果より誤りの位置ｉ、
ｊ、及びｋを発生する回路である。誤りの訂正は
誤りの状態に応じて出力端子１３，１４，１５，
１６がセレクター１１１により選択されメモリ１
００から読み出される再生データに加算されるこ
とにより行われる。また、コントロール回路９
で、CRCポインタ数が３以上となつた場合は訂
正できないため出力端子１８よりコントロール信
号を出して、平均値内挿、前置保持等の補正動作
となる。従来の誤り制御回路は以上のように構成
されていたので、CRCポインタ数が１でその他
にCRCの見逃しがあつた場合は誤訂正となり異
音を発生するという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、S1＝０、S2＝０、
Si＝０を検出することより、CRC見逃しを検出し
コントロール信号を発生する誤り制御回路を安価
に提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第２図において、１９はS1がすべて０である
かどうかを検出する零検出回路、２０はTi-7S2
＝０かどうか（Ti-7≠０、１ｉ６よりS2＝０
かどうかに等しい）を検出するための零検出回路
、２１はSi＝０かどうかを検出するための零検
出回路、２２は訂正できるかどうかを制御する
コントロール回路である。ここで(5)、(6)式より、
単一ワード誤りの場合、
S2＝T7-iS1 ……（17）
S2／T7-i＝S1
Ti-7S2＝S1
従つて
S1＋Ti-7S2＝０ ……（18）
となる。ここで、（18）式の左辺は(9)式の右辺第
二項と等しい。よつて単一ワード誤りの場合は、
零検出回路２１の出力が必ず０になることがわ
かる。従つて、表に示したように標本化信号ワー
ドのCRCポインタ数が１で、S1≠０、S2≠０、
Si≠０の場合は見逃しがあつたとして制御信号を
発生する。また、誤り訂正ワードＰのCRCポイ
ンタ数が１で、S1≠０、S2≠０、Si≠０の場合、
誤り訂正
The present invention relates to an error control circuit in a PCM decoder for reproducing audio signals according to the PCM method using a consumer cassette video system or a part thereof. The error value of reproduced data in a consumer PCM decoder is generally determined as follows. First, syndromes S 1 and S 2 including error correction words P and Q are determined using equations (1) and (2). S 1 = A o B o A o+1 B o+1 A o+2 B o+2 P o
...(1) S 2 = T 6 A o T 5 B o T 4 A o+1 T 3 B o+1 T 2 A o+2
TB o+2 Q o ……(2) Next, replace equations (1) and (2) with equations (3) and (4) below. The error value of reproduced data in a consumer PCM decoder is generally determined as follows. First, replace equations (1) and (2) as follows. S 1 = 7 〓 m = 1r n ...... (3) S 2 = 6 〓 m = 1T 7-m r n + r 8 ...... (4) r is the reproduced data and A o in equations (1) and (2) , B o , P o , Q o
It is a replacement of . Therefore, () In the case of a single word error, if the error position is i, then when 1i, S 1 = e i ...(5) S 2 = T 7-i e i ...(6), so e i = S 1 . Here, the error position i is generally determined by checking the error detection word. () If there is a 2-word error, change the error position to i, j
If (i<j), then when 1ij6, S 1 = e i e j ...(7) S 2 = T 7-i e i T 7-j e j ...(8) Solving this, e j = (IT ij ) -1 (S 1 T i-7 S 2 ) = M k (S 1 T i-7 S 2 ) ...(9) e i =S 1 e j ...(10) and Become. Here, M k = (IT ij ) -1 is j−i
Since there are five types of combinations, it is common to store them in memory in advance. 1i
6. When j=7, S 1 = e i e 7 ...(11) S 2 = T 7-i e i ...(12), and e i =T i-7 S 2 ...(13 ) becomes. 1i6, when j=8, S 1 = e i ... (14) S 2 = T 7-i e i e 8 ... (15), and e i = S 1 ... (16). The details of the technology described above and below can be found in the ``ELECTRONIC'' published in June 1979.
INDUSTRIES ASSOCIATION OF JAPAN”
"STC−007, CONSUMER USE PCM
ENCODER−DECODER” and 1974
“IBM J.RES.” published in NOVEMBER.
Optimal Rectangular Code for High
Density Magnetic Tapes", and a detailed explanation of the technology will be omitted. A conventional error control circuit is shown in FIG. In the figure, 100 is a memory that stores playback data, 1 is an input terminal for playback data read from the memory 100, 2 is an addition circuit, 3 is a P register that holds syndrome S 1 , 4 is a multiplication circuit that multiplies by T -7 , 5 is an addition circuit, 6 is a multiplication circuit that multiplies by T, 7 is a Q register that holds syndrome S2 , 8 is an input terminal for the CRC check result of reproduced data, 9 is a control circuit that calculates the error position, and 10 is an addition circuit , 11 is M k (k=j−i)
a multiplication circuit that multiplies the value of , 12 is an addition circuit,
13 is the output terminal of the P register 3, 14 is the output terminal of the adder circuit 12, 15 is the output terminal of the Q register 7, 16 is the output terminal of the memory 11, 111 is the selector, and 113 is the input terminal for the playback data read from the memory. , 112 is a mod2 adder, 114
17 is an output terminal for corrected data, 17 is an output terminal for error positions i and j from the control circuit 9, and 18 is an output terminal for corrected data.
is an output terminal for a control signal that cannot be corrected and shifts to a correction operation. Next, the operation will be explained. The reproduced data r i that comes in from input terminal 1 is first sent to adder circuit 2 and P
Register 3 generates syndrome S 1 .
Here, the addition is done modulo 2, and the addition circuit is
EXCLUSIVE-OR circuit is used. Next, (9)
To calculate the formula, first calculate T i-7 S 2 . The reproduced data r i is first multiplied by T -7 in the multiplication circuit 4,
Next adder circuit 5, multiplier circuit 6 and Q register 7
T i-7 S 2 is calculated. Here, i is supplied from the control circuit 9. Q register 7 output T i-7
S 2 is added to the output S 1 of the P register in the adder circuit 10, and multiplied by M k in the multiplier circuit 11 to calculate equation (9). The adder circuit 12 is used to calculate equation (10), and the output of the P register 3 and the output of the multiplier circuit 11 are added together. The control circuit 9 determines the error position i based on the CRC check result of the reproduced data.
This is a circuit that generates j and k. Error correction is performed at output terminals 13, 14, 15,
16 is selected by the selector 111 and stored in memory 1.
This is done by adding it to the playback data read from 00. In addition, the control circuit 9
If the number of CRC pointers exceeds 3, correction cannot be made, so a control signal is output from the output terminal 18, and correction operations such as average value interpolation and pre-holding are performed. Since the conventional error control circuit was configured as described above, it had the disadvantage that if the number of CRC pointers was 1 and there was another missed CRC, an incorrect correction would occur and an abnormal noise would be generated. This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and S 1 =0, S 2 =0,
The purpose of this invention is to provide an inexpensive error control circuit that detects missed CRC and generates a control signal by detecting S i =0. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 2, 19 is a zero detection circuit that detects whether S 1 is all 0, and 20 is T i-7 S 2
= 0 or not (T i-7 ≠ 0, S 2 = 0 from 1i6
21 is a zero detection circuit for detecting whether Si=0 or not, and 22 is a control circuit for controlling whether or not correction is possible. Here, from equations (5) and (6),
For single word error, S 2 = T 7-i S 1 ...(17) S 2 /T 7-i = S 1 T i-7 S 2 = S 1 Therefore S 1 +T i-7 S 2 =0...(18) Here, the left side of equation (18) is equal to the second term on the right side of equation (9). Therefore, in the case of a single word error,
It can be seen that the output of the zero detection circuit 21 is always zero. Therefore, as shown in the table, when the number of CRC pointers in the sampled signal word is 1, S 1 ≠ 0, S 2 ≠ 0,
If Si≠0, a control signal is generated as a result of an oversight. Also, if the number of CRC pointers in the error correction word P is 1, S 1 ≠ 0, S 2 ≠ 0, Si ≠ 0,
error correction
【表】
ワードＱのCRCポインタ数が１でS1≠０、S2≠
０、Si≠０の場合も、見逃しがあつたとして制御
信号を発生する。ここで零検出回路は、並列入力
の時は14入力オア回路、直列入力の時は初期リセ
ツトつきのＤ−フリツプフロツプなどで簡単に構
成できる。
次に、コントロール回路２２の構成例の一例と
して第３図にブロツク図を示す。図において、２
３はｉ、ｋのパルスを発生するデコーダ、２４
はｉコのパルスをカウントするカウンタ、２５
はｍ（ｍ≧７）コのパルスを発生するパルスジエ
ネレータ、２６はｉコのパルスを発生するデコー
ダ、２７，２８，２９はそれぞれ標本化信号ワ
ード、誤り訂正ワードＰ、ＱのCRCポインタ数
をカウントするCRCポインタカウンタ、、
、３０，３１，３２はインバーター、３３，３
４，３５，３６はアンド回路、３７はオア回路で
ある。
SHiは、再生データがすべて入力してから必要
となるため、一度カウンタ２４でｉコカウントア
ツプしてからパルスジエネレータ２５のｍコのパ
ルスでカウントダウンし、デコーダ２６でｉコ
のパルスをつくりSHiとしている。
表の条件を満す結果が、アンド回路３４，３
５，３６の入力となり、オア回路３７で集められ
て出力端子１８へ送られ、平均値内挿等の制御信
号として使用される。ここで、CRCポインタカ
ウンタ２７は、標本化信号ワード６ワードのう
ち、CRCポインタの総数が１コの時論理１を出
力するものとする。
以上のように、発明によれば、S1＝０、S2＝
０、Si＝０の検出することにより、CRC見逃し
を検出しコントロール信号を発生することがで
き、しかも安価に構成できるという効果がある。[Table] When the number of CRC pointers in word Q is 1, S 1 ≠ 0, S 2 ≠
0, and when Si≠0, a control signal is generated as a result of an oversight. Here, the zero detection circuit can be easily constructed with a 14-input OR circuit for parallel input, or a D-flip-flop with initial reset for serial input. Next, a block diagram is shown in FIG. 3 as an example of the configuration of the control circuit 22. In the figure, 2
3 is a decoder that generates pulses i and k, 24
is a counter that counts i pulses, 25
is a pulse generator that generates m (m≧7) pulses, 26 is a decoder that generates i pulses, and 27, 28, and 29 are the numbers of CRC pointers for the sampling signal word and error correction words P and Q, respectively. CRC pointer counter, which counts
, 30, 31, 32 are inverters, 33, 3
4, 35, and 36 are AND circuits, and 37 is an OR circuit. Since SH i is required after all playback data has been input, the counter 24 counts up i, then counts down with m pulses from the pulse generator 25, and the decoder 26 generates i pulses. It is called SH i . The result that satisfies the conditions in the table is AND circuit 34, 3
5 and 36, are collected by an OR circuit 37, sent to an output terminal 18, and used as a control signal for average value interpolation, etc. Here, it is assumed that the CRC pointer counter 27 outputs logic 1 when the total number of CRC pointers is 1 out of 6 sampling signal words. As described above, according to the invention, S 1 =0, S 2 =
By detecting 0 and Si=0, it is possible to detect a missed CRC and generate a control signal, and there is an effect that it can be constructed at low cost.
第１図は従来の誤り制御回路を示すブロツク
図、第２図はこの発明の一実施例による誤り制御
回路のブロツク図、第３図はコントロール回路の
詳細ブロツク図である。
２……加算回路、３……Ｐレジスタ、４……
乗算回路、５……加算回路、６……乗算回路
、７……Ｑレジスタ、１０……加算回路、１
９……零検出回路、２０……零検出回路、２
１……零検出回路、２２……コントロール回
路、２７，２８，２９……CRCポインタカウン
タ、、、３３，３４，３５，３６……アン
ド回路、３０，３１，３２……インバーター回
路、３７……オア回路。なお図中同一符号は同一
又は相当部分を示す。
FIG. 1 is a block diagram showing a conventional error control circuit, FIG. 2 is a block diagram of an error control circuit according to an embodiment of the present invention, and FIG. 3 is a detailed block diagram of the control circuit. 2...Addition circuit, 3...P register, 4...
Multiplication circuit, 5... Addition circuit, 6... Multiplication circuit, 7... Q register, 10... Addition circuit, 1
9...Zero detection circuit, 20...Zero detection circuit, 2
1... Zero detection circuit, 22... Control circuit, 27, 28, 29... CRC pointer counter, 33, 34, 35, 36... AND circuit, 30, 31, 32... Inverter circuit, 37... ...OR circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
において、誤り訂正ワードＰ・Ｑ及び標本化ワー
ドAo〜Ao+2・Bo〜Bo+2を含む下記(1)及び(2)式を
用いてS1及びTi-7S2を生成する手段と、下記(3)式
で与えられるシンドロームSiを生成する手段と、
S1＝0.Ti-7S2＝0.Si＝０を検出する第１の検出手
段と、CRCポインタ数を検出する第２の検出手
段とを有して、下記表で与えられた条件を満たす
場合に制御信号を発生する制御信号発生手段を有
することを特徴とする誤り制御回路。 S1＝AoBoAo+1Bo+1Ao+2Bo+1Po
……(1) S2＝T6AoT5BoT4Ao+1T3Bo+1T2Ao+2
TBo+2Qo……(2) Si＝S1＋Ti-7S2 ……(3) 但し、 ｎ：標本化時刻 Ｔ：Ｑ生成マトリツクス ｉ：整数 １ｉ６ CRCポインタ数：CRCチエツクで誤りが検出さ
れたワード 【表】[Claims] 1. In an error control circuit used in a PCM decoder etc., the following (1) including error correction words P and Q and sampling words A o to A o+2 and B o to B o+2 is used. and means for generating S 1 and T i-7 S 2 using equation (2), and means for generating syndrome Si given by equation (3) below,
S 1 =0.T i-7 S 2 =0.Si=0 and a second detection means for detecting the number of CRC pointers, as given in the table below. An error control circuit comprising control signal generating means for generating a control signal when a condition is met. S 1 = A o B o A o+1 B o+1 A o+2 B o+1 P o
...(1) S 2 = T 6 A o T 5 B o T 4 A o+1 T 3 B o+1 T 2 A o+2
TB o+2 Q o ……(2) Si=S 1 +T i-7 S 2 ……(3) However, n: Sampling time T: Q generation matrix i: Integer 1i6 Number of CRC pointers: CRC check error Detected words [table]
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347681A JPS57157631A (en) | 1981-03-25 | 1981-03-25 | Error controlling circuit |
| DE19823211053 DE3211053A1 (en) | 1981-03-25 | 1982-03-25 | ERROR CORRECTION AND CONTROL SYSTEM FOR PCM DECODING DEVICES |
| US06/609,854 US4604747A (en) | 1981-03-25 | 1984-05-14 | Error correcting and controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4347681A JPS57157631A (en) | 1981-03-25 | 1981-03-25 | Error controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157631A JPS57157631A (en) | 1982-09-29 |
| JPH0211050B2 true JPH0211050B2 (en) | 1990-03-12 |
Family
ID=12664765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4347681A Granted JPS57157631A (en) | 1981-03-25 | 1981-03-25 | Error controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157631A (en) |
-
1981
- 1981-03-25 JP JP4347681A patent/JPS57157631A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157631A (en) | 1982-09-29 |
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