JPH0210960B2 - - Google Patents
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- JPH0210960B2 JPH0210960B2 JP55027877A JP2787780A JPH0210960B2 JP H0210960 B2 JPH0210960 B2 JP H0210960B2 JP 55027877 A JP55027877 A JP 55027877A JP 2787780 A JP2787780 A JP 2787780A JP H0210960 B2 JPH0210960 B2 JP H0210960B2
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-
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Description
本発明は電子式のデジタル音声データ伝達方法
及びこれを利用した音声合成装置に関するもので
ある。更に詳細にいえば、本発明は小さな半導体
チツプの中に形成されたスピーチ合成装置を用い
て可聴音をもつて言語を発生することのできるデ
ジタル音声データ伝達方法及びこれを利用した音
声合成装置に関するものである。 先行技術において、デジタル音声データ伝達方
法及びこれを利用した音声合成装置を用いたいろ
いろな電子式教授装置および電子ゲームが知られ
ている。例えば、ランダムに選定された問題を用
いて児童に算数を数えるための小形電子式学習機
械は米国特許第3584398号に記載されている。さ
らに、生徒に音声情報と映像情報の両方を示すた
めに従来の映写フイルム法またはビデオテープ法
を用いた学習機械が知られており、そしてこれら
は生徒に質問を出し、そして生徒からの答を受取
りそしてそれを訂正する装置を備えている。この
ような自動学習装置の提案はポールK.ワイマー
（Paul K.Weimer）の論文「IRE Transaction
on Education」（1958年６月）に見られる。けれ
ども、映写機やビデオテープ機器を用いた学習機
械は容積が大きく、重くそしてかなり高価である
ことは明らかである。さらに、学習機械が出す質
問を少なくとも部分的にランダム化することが望
ましい。もちろん、この機能は従来の音声テープ
またはビデオテープまたは映写機では実行するこ
とはむつかしい。 また先行技術はデジタルデータから人間のスピ
ーチを合成するためのいろいろな技術を示してい
る。例えば、IEEE Spectrumの1973年10月号28
〜34頁の「Voice Signals：Bit by Bit」に簡単
に記載されている技術がある。人間のスピーチを
合成するための重要な技術、およびここに記載さ
れるスピーチ合成チツプにより用いられる技術は
線形予想コーデイングと呼ばれる。この技術の詳
細については米国音響学会雑誌第50巻第２号（第
２部）637―50頁のB.S.AtalおよびSuzanne L.
Hanauer 著「Speech Analysis and Synthesis
by Linear Prediction of Speech Wave」を参
照されたい。 米国出願中特許出願番号第Ｓ／N807461号の
「Lattice Filter for Waveform or Speech
Synthesis Circuits Using Digital Logics」は１
つの半導体チツプ上に実施しうる格子フイルタを
記載している。ここに記載されるスピーチ合成チ
ツプは前記出願中米国特許に記載されている格子
フイルタを利用する。 本願発明の目的は、出来るだけ少ないデータ量
を用いることにより、品質を劣下させることな
く、音声合成を行わせようとするところにありま
す。 デジタル音声データを、有声音声用の第１形式
フレームと、これより少いビツト数の音声フイル
ター・パラメータを含む無声音声の第２形式フレ
ームとに区別し、それらのデータを記憶し伝達す
ることによつて、少ないデータ量で品質の劣下の
ない音声合成を行うことが出来るようになりま
す。 特に記憶容量の限定された記憶手段、例えば半
導体ROMを用いる場合、その効果は顕著なもの
となります。 本発明の１つの目的はある１つの言語の言葉を
入力手段により受取り、他の言語の言葉を音声合
成器による可聴音をもつて出力する電子装置をう
ることである。 本発明の他の目的は携帯可能で電池駆動がで
き、話す機能を有する電子装置をうることであ
る。 上記の目的を達成するため、本発明の構成は、
第１の言語における複数の言葉を表わすデータを
蓄積する記憶手段と、第２の言語の言葉を操作者
が入力できる入力手段と、上記第２の言語の言語
に対応する上記第１言語の選択された言葉を決定
する比較手段と、上記第２言語の言葉に対応する
上記第１言語の選択された言葉を上記操作者に知
らせる告知手段と、からなり、上記告知手段は集
積回路音声合成器に結合されるようになつてい
る。 また、上記入力手段として第２言語に対応する
文字キーを有するキーボードを使用することもで
きる。 機械が提出する質問はメモリ装置の中にデジタ
ルコードとして記憶される。このメモリは、この
装置への電力の供給が止められても提示した質問
が消えないように、不揮発性形であることが望ま
しい。スピーチ合成回路がこのメモリの出力に接
続されて、そこに記憶されている付加信号を可聴
スピーチに変換する。いくつかの形のスピーチ合
成器が知られている。記載される実施例では、ス
ピーチ合成器は線形予想コーデイングを用いて実
施され、そして１つの半導体チツプ上に集積して
製造される。このスピーチ合成器からの出力を可
聴音に変換するために、拡声器またはイヤホーン
および（もし必要なら）増幅器が備えられる。文
字数字式記号を収容しうるキーボードおよび表示
を備えることが望ましい。表示とキーボードはス
ピーチ合成回路とメモリに制御回路を通して結合
することが望ましい。記載される実施例では、制
御器の機能は適切にプログラムされたマイクロプ
ロセツサ装置によりえられる。この制御回路は提
示されるべき質問に対応したデジタル信号を読取
るようにメモリを制御する。この質問はそこに記
憶されている複数個の質問からランダムに選択さ
れることが望ましい。提示される質問は、拡声器
またはイヤホーンと組合わされた合成器回路によ
り、可聴信号に変換される。このメモリは提示さ
れた質問に対する正しい答を表わすデータをまた
記憶していることが望ましく、そのデータは制御
器回路に供給される。操作者がキーボードを使つ
て提示された質問に対する答を入力する時、制御
器は入力された答とメモリに記憶されている答を
比較し、そしてこの比較の結果を操作者に知らせ
る。 また、他の方法として、操作者はある１つの言
語でデータを入力し、音声合成回路に与えられる
デジタル化されたスピーチ・データの選定された
部分によつて、他の言語の人の音声を得ることが
できる。 操作者は表示を通して可視的に知らされるか、
または話す合成回路と拡声器またはイヤホーンを
通して可聴的に知らされる。もし操作者が正しい
答を与えたならば、例えば、「大へんよくできま
した（very good）」と操作者に知らせ、もし操
作者が正しくない答を与えたならば、例えば、
「間違いです。もう一度やつて下さい（no，try
again）」と操作者に知らせる。もちろん、提示
される質問はやや複雑で長い質問である場合もあ
るし、または、記載される実施例におけるよう
に、１語を話してその正しい綴字を書かせるとい
うように簡単な場合もある。もちろん、提出され
る質問が短かければ、それだけ与えられた容量の
メモリの中に記憶可能な質問の数は多くなる。学
習機械はいくつかのむつかしさのレベルを持つよ
うに構成されることが望ましい。このように、最
も易しいレベルでは「dog」、「cat」、「time」等
の語であるかも知れないし、一方次のレベルでは
「mother」、「flower」等の語が出てくるかも知れ
ない。もちろん、与えられた語いの中からどの語
を選定するかは設計のさいの選択の問題である。
制御回路は、提示された質問をいろいろなむづか
しさのレベルからランダムに選定するように、制
御することが望ましい。利用される特定のむつか
しさのレベルは、キーボードまたは他の装置によ
つて入力された命令に基づいて、選択される。操
作者が正しい答を与えた後、例えば、語
「spoken」を正しく書けば、その後は学習機械は
別のランダムな語を選定するのに進むことが望ま
しい。正しくない答が与えられた時には、制御器
回路は、操作者にその答が正しくないことを知ら
せた後、その語を再び提示し、そしてもし操作者
が正しくない答を与え続けるならば、制御器回路
は、表示またはスピーチ合成回路を通して、正し
い答を知らせ、そしてそれから別の語または別の
質問をランダムに選定して提示するのに進む。こ
の学習機械は容易に携帯可能な容器の中に納める
ことができる。上記スピーチ合成回路は、従来の
MOS設計法および従来のＰ―MOS処理法を用い
て、28平方ミリメートル（45000平方ミル）程度
の単一半導体チツプ上に集積することができる。
もちろん、Ｃ―MOS処理法はチツプの大きさを
もう少し大きくする傾向があるであろう。 記載された実施例では、学習機械は別の動作モ
ードで動作することが望ましく、これを詳細に記
載しよう。 第１図は本発明をによるデジタル音声データ伝
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図である。この学習機械は
容器１を備えており、この容器の中に電子回路
（図示されていない）が入つている。この電子回
路は集積回路でつくることが望ましい。これらの
回路は表示２、キーボード３および拡声器４また
は他の音声コイル装置（第１図には示されていな
い）に接続されている。けれども、開口部４ａが
図示されており、この開口部の後ろに拡声器４を
取付けるのが望ましい。表示は記載される実施例
では真空螢光形であることが望ましいが、他の表
示装置、例えば発行ダイオード配列体、液晶装置
列体、電気発色装置配列体、ガス放電装置配列体
またはもし必要ならば他の表示装置を用いうるこ
とは当業者にはわかるであろう。またこの実施例
では、設計のさいの選択の問題として、８文字位
置を有している。この実施例の学習機械のキーボ
ード３は40個のキースイツチ位置を有しており、
そのうちの26個のキースイツチ位置はこの学習機
械にアルフアベツト文字を入力するのに用いられ
る。残りの14個のキースイツチ位置のうち、５個
のキースイツチ位置はモードキー（オン／綴字モ
ード、学習モード、語推測ゲームモード、コード
ブレーカモード、ランダム文字モード）に対して
用いられ、他の５個のキースイツチ位置は、その
モードにおいて学習機械により実行される機能
（エンタ、再度云う、リプレー、消去、進行）を
制御するのに用いられそして残りの４個のキース
イツチ位置はアポストロフイキー、空白スペース
キー、語リスト選択キー、オフキーに対して用い
られる。学習機械が話す語は、それらの語の正し
い綴字と共に、１個または複数個の読取り専用メ
モリにデジタル情報として記憶される。 第１図に図示された学習機械は、必要に応じ、
電池から電力の供給を受けることも可能であるし
また外部の電源から電力の供給を受けることも可
能である。容器は鋳型注入プラスチツクで作るの
が望ましく、キーボードスイツチは、もし必要な
らば、米国特許第4005293号に記載された形のキ
ースイツチの２つの５×８配列体を有することが
可能である。もちろん、他の形の容器物質やスイ
ツチを用いることができる。 学習機械の外観を記載したが、この学習機械の
動作モードをまず説明し、第１図の学習機械の動
作を実行させるのに用いられるいろいろな電子回
路のブロツク線図と詳細な論理図を説明しよう。 この実施例の学習機械は５つの動作モードを有
している。それらを順に説明しよう。当業者にと
つては、これらの動作モードを変更したり、数を
減少させたり、または性能を拡大したりすること
は明らかに容易である。設計選択の問題として、
この話す機械および学習機械は次の動作モードを
有している。 第１モード、すなわち綴字モード、は「オン」
キーが押される時自動的に入る。綴字モードにお
いて、この学習機械は選択された語リストからそ
して選択された語リストの中の選定された困難さ
の分類において10語をランダムに選定する。語リ
ストは「語リスト選択」キーを押すことによつて
変えることができる。この「語リスト選択」キー
は、「語リスト選択」キーが押される度に、フリ
ツプ動作をするフリツプフロツプ回路を実行する
ソフトウエアに結合されている。この時、語リス
ト選択フリツプフロツプはそれから10語がランダ
ムに選定される読取り専用メモリ対を決定する。
各語リストは困難さの４つのレベルに配列された
語を有することが望ましい。学習のこの実施例は
自動的に困難さの最小困難レベルに入る。最小困
難レベルが選定されたということは表示２に
「SPELL Ａ」を表示することにより示される。
困難レベルはＢキー、Ｃキー、Ｄキーを押すこと
によつて増大し、そして表示２にそれらに応答し
てそれぞれ「SPELL Ｂ」、「SPELL Ｃ」、
「SPELL Ｄ」を表示するであろう。語リストと
困難レベルを選択すれば、「進行」が押され、そ
れで学習機械は10語をランダムに選択することを
始め、そして語「SPELL」を云つてその次にラ
ンダムに選定された語がくる。表示２にセグメン
トＤ（第２図）の線が最も左側の文字位置に現わ
れる。この時、生徒は(1)その語の自分で書いた綴
字を入れてそして「エンタ」キーを押すか、また
は(2)「再度云う」キーを押すことができる。また
生徒は「エンタ」キーを押す前に入れた綴字が正
しくないのに気が付いたならば「消去」キーを押
すことができる。それから再び生徒は正しい綴字
の入力を試みることができる。「再度云う」キー
により学習機械はその語を再度云う。ある実施例
では、「再度云う」キーをさらに押すと選定され
た語をもう一度もつとゆつくり云う。生徒がキー
ボード３のアルフアベツトキーを用いて語の綴字
を入れる時、この入力された綴字が表示２に表わ
れ、そして文字が入力される度に左から右に移動
する。「エンタ」キーを押した後、学習機械は読
取り専用メモリの１つの中に記憶されている正し
い綴字と生徒の綴字とを比較し、そして生徒の綴
字が正しかつたか誤つていたかを生徒に口頭で示
す。この口頭の応答はまた読取り専用メモリにデ
ジタル情報として記憶される。もちろん、もし必
要ならば可視応答も同様にしてまたはその代りに
用いることができる。この実施例では、生徒には
正しく語を綴る２回の機会がある。もし生徒が語
を正しく綴るのになお失敗したならば、学習機械
は生徒に対しその語を（拡声器４を通して）口頭
を答えそして（表示２によつて）その語を目で見
えるように綴り、そして10個のランダムに選定さ
れた語群から次の語に進む。 10個のランダムに選定された語の綴字のテスト
が終わると、この学習機械は正答と誤答の数を口
頭でまたは目で見えるように表示する。さらに生
徒、に付加的補強を与えるために、学習機械は綴
字の正しさの関数である可聴応答を与えることが
望ましい。この実施例では、学習機械は曲を演奏
し、その音の数は選定された語群に対する学生の
綴字の正しさの関数である。「エンタ」、「再度云
う」、「消去」、「進行」の機能キーの利用を綴字モ
ード動作に基づいて記載してきた。付加的機能キ
ー「リプレイ」があるが、その機能はまだ記載し
なかつた。「リプレイ」キーはその群が完了した
後学習機械に10個のランダムは選定された語を繰
返させる、またはもしその群の中を進行中に押す
ならば、学習機械に10語の群の第１語から再び始
める。または、10語の群の終わりのところで生徒
は「進行」キーを押すことができ、それにより選
定された語リストから10語の別の群のランダム選
定を開始する。 綴字モード問題の模範的セツトが表に示され
る。問題の模範的セツトの中で生徒が行なうかも
知れないキーの押し方の例が、学習機械が表示２
および拡声器４のところで行なう応答と共に、あ
げてある。 学習モードは「学習」キーを押すことにより入
る。学習モードでは、「進行」キーが押された後、
学習機械は選定された困難レベルで選定された語
リストから10語をランダムに選定し、そしてラン
ダムに選定された第１語を表示２に表示し、そし
て約１秒後に「それを云へ」という。それから約
２秒後に、学習機械は表示２に示された語を発音
する。この時間間隔の間に、生徒は表示２に示さ
れた語を発音する機会が与えられる。それから学
習機械はその語がどのように発音されるべきであ
るかを示す。ランダムに選定された10語が終つた
後、学習機械は前記綴字モードに自動的に戻る
が、綴字モードでテストされる10語は学習モード
で前に現われた10語である。一方学習モードにお
いて、「再度云へ」、「消去」、「繰返し」、「エンタ
」
キーは効力がない。困難レベルは綴字モードにお
けるように選定されるが、学習モードでは、学習
機械は「SAY IT Ａ」、「SAY IT Ｂ」等のよう
にいろいろなレベルを表示する。「進行」キーを
押すと、学習機械は学習モードにおいて10語の別
の群を選定する。学習モード問題の模範的セツト
は表に示されている。 語推測モードは「語推測」モードキーを押すこ
とによつて入れられる。語推測モードでは、学習
機械は選定された語リストから語をランダムに選
定し、そして表示２の多くの文字位置の線で表示
する。この文字位置の数はランダムに選定された
語の中の文字の数に対応する。したがつて、もし
学習機械が例えば語「course」をランダムに選定
するならば、その時には表示２の８文字位置の６
文字位置に線が現われ、最も左の位置から始まつ
て６文字位置だけ右に進む。これらの文字位置の
中のＤセグメントに電力を供給することによつて
この表示の中に線が示される。第２図を見よ）。
この時、児童はキーボード２の文字キーを押すこ
とにより、ランダムに選定された語の中の文字の
推測をエンタするのに進むことができる。正しい
選択がなされた場合、この学習機械は可聴４音応
答を行ない、そして選ばれた文字がランダムに選
定された語の中に起こるあらゆる場所を示す。文
字が一旦正しく推測されると、それらはゲームの
終りまでこの表示の中に残る。正しくない推測を
した場合には、学習機械は何の反応もしないこと
が望ましいが、しかし「正しくない推測」といつ
た何かを云うことも可能である。この実施例で
は、児童は６つの正しくない推測を行なつた。第
７番目の正しくない推測をすると、学習機械は
「私の勝」と云う。他方もし児童が７つの正しく
ない推測をする前にすべての文字を正しく推測す
るならば、学習機械は「あなたの勝」と云い、そ
して可聴４音応答をする。したがつて、語推測モ
ードにおいて、児童はこの学習機械を使つて自分
自身によりまたは他の児童と一緒に「ハングマ
ン」として知られる伝統的綴字ゲームをすること
ができる。例示的語推測問題は表に示されてい
る。 記載された学習機械は「コードブレーカ」とし
て知られる別の動作モードをもつており、これは
「コードブレーカ」モードキーを押すことにより
入る。このモードでは、児童はその選択した任意
の語を入れることができ、そして「エンタキー」
を押すと表示の文字は予め定められたコードに従
つて交換する。したがつて、コードブレーカモー
ドでは、学習機械は児童によつて選択された語を
符号化するのに用いられる。さらにコードブレー
カモードでは、符号化された語を入れることによ
りそして「エンタキー」を押すことにより、符号
化された語を復号するのに学習機械を用いること
ができる。 学習機械がもちうる別のモードは「ランダム文
字」モードであり、このモードは「ランダム文
字」キーを押すことによつて入れられる。ランダ
ム文字モードでは、学習機械は、「進行キー」を
押すことにより、表示２の第１文字位置に、アル
フアベツトのランダムに選定された文字を自動的
に表示する。アルフアベツトの文字はそれらが英
語に出てくるのにほぼ比例して出てくる。したが
つて、よく用いられる文字はそれ程用いられない
文字に比べてよりひんぱんに表示される。もし
「進行」キーが再び押されるならば、その時には
別のランダムに選定された文字が第１文字位置に
表示され、そして前に選定された文字が右の第２
文字位置に移動し、そして「ランダム文字」キー
をさらに押せばそれに応答して同じように動作す
る。 第２図は表示２のセグメントの提案された配置
を示したものである。表示２は８文字位置を有す
ることが提案され、これらの文字位置のおのおの
は16セグメント文字であり、これらは英国国旗の
ように配置された14セグメントとアポストロフイ
と小数点の付加的２セグメントより構成される。
第２図において、セグメントａ〜ｎは英国国旗の
形に似て配置され、一方セグメントapはアポス
トロフイを示し、そしてセグメントdptは小数点
を示す。セグメント導体Sa〜Sn、SdpおよびSap
は表示２の８文字位置のそれぞれａ〜ｎ、dptお
よびatに結合される。また、各文字位置に対し、
D1〜D8としるされた共通電極がある。表示２が
真空螢光表示装置によつて作られる時、セグメン
ト電極は真空螢光表示装置の陽極であり、一方各
共通電極は各文字位置と関連したグリツドにより
えられることが望ましい。セグメント導体（Sa
〜Sn、SdptおよびSap）の信号と文字共通電極
D1〜D8の信号を適当に複合することにより、表
示はアルフアベツトのいろいろな文字、点、スポ
ストロフイおよびいろいろな数字を示すことがで
きる。例えば、文字共通電極D1に適切に電力が
供給される時、セグメント導体Ａ，Ｂ，Ｃ，Ｅお
よびＦに適切に電力を供給することにより、文字
Ａが表示２の第１文字位置に現われる。さらに、
文字共通電極D2に適切に電力が加えられる時、
セグメント導体Ａ，Ｂ，Ｃ，Ｄ，Ｈ，ＩおよびＪ
に適切に電力を加えることによつて、文字Ｂが表
示２の第２文字位置に現われる。アルフアベツト
の他の文字やアポストロフ、点および数字は適切
なセグメント導体と共通電極に適当な電力を加え
ることによりつくれることは当業者には明らかで
あろう。動作のさい、表示２に文字を表示するた
めに、選定されたセグメント導体に適当な電圧が
加えられて、文字共通電極D1〜D8に適当な電圧
が逐次加えられる。もちろん、表示２に表示をう
るために、デジツト電極に選択的に電力が加えら
れていて、セグメント電極に逐次電力を加えるこ
ともできる。 第３図は話す学習機械の記載される実施例を構
成する主要部品のブロツク線図である。記載され
る学習機械のエレクトロニツクスは３つの主要な
機能群に分けることができる。１つは制御器１１
であり、他の１つはスピーチ合成器１０であり、
そしてもう１つは読取り専用メモリ（ROM）１
２である。この実施例では、これらの主要電子機
能群はそれぞれ別の集積回路チツプの上に集積さ
れるが、ただしROM機能群だけは２つの集積回
路チツプの上に集積される。したがつて、スピー
チ合成器１０は第３図においてブロツク１０で示
された１つの集積回路で実施されるのが望まし
く、一方制御器は第３図のブロツク１１で示され
た別の集積回路の上に集積される。この学習機械
のための語リストはROM機能群１２の中に記憶
される。このROM機能群は語の正しい綴りとデ
ジタルコーデイングのフレームの両方を記憶す
る。このデジタルコーデイングはスピーチ合成器
１０によつて電気信号に変換され、そしてこの電
気信号が拡声器または他の音声コイル装置４を駆
動する。この実施例において、ROM機能群１２
は262144ビツトのメモリを有することが望まし
い。設計での選択の問題として、262144ビツトの
データは第３図の１２ａおよび１２ｂで表わされ
た２つの別々の読取り専用メモリチツプの間に分
割される。ROM機能群１２のメモリ容量は設計
で選択できるが、第６図のところで考察するデー
タ圧縮特性を用いて、262144ビツトの読取り専用
メモリは250語程度の話し言葉やそれらの正しい
綴字および学習機械によつて話されるいろいろな
音の調子や云い方を記憶するのに用いることがで
きる。 第１図のところで考察したような、「語リスト
選択」キーにより学習機械が他の語リストから語
を選択する。第３図において、学習機械で用いら
れる基本語リストは、それらの綴字やこの学習機
械が異つたモードの動作のさいに話す適当な語法
と共に、ROM１２ａ，１２ｂに記憶される。
「語リスト選択」キーを押すことによつて選択す
ることができる第２語リストはROMの別の対１
３ａ，１３ｂに記憶されることが望ましい。第３
図では、これらは点線で示されている。それは、
これらの読取り専用メモリが、学習機械に本来取
付けられているよりは、むしろこの機械を使う人
が学習機械に取付けることが望ましいからであ
る。（もちろん、子供がこの機械を使う時、子供
は必要な器用さをもつていないので、大人が読取
り専用メモリを交換することが望ましい。）この
ように、多くの異つた語リストの「ライブラリ」
が学習機械と共に用いることが可能となる。 もちろん、その上に学習機械がつくられるチツ
プの数は設計で選択でき、そして大規模集積技術
が（電子ビーム腐食技術および他の技術を用い
て）改良されるので、集積回路チツプの数は４チ
ツプから１チツプ程にも減らすことができる。 合成器チツプ１０は読取り専用メモリとデータ
線路１５を通して接続され、そして制御器１１と
データ路１６と接続される。適当にプログラムさ
れたマイクロプロセツサである制御器１１は、セ
グメント導体Sa〜Sn、SdptおよびSapにセグメ
ント情報を供給し、それと共にコネクタD1〜D8
に文字位置情報を供給することにより、表示２を
作動することが望ましい。ここに記載された実施
例では、真空螢光表示装置が用いられる時、制御
器１１はまた表示２にフイラメント電力を供給す
ることが望ましい。もちろん、もし表示に液晶、
電気発色体、発光ダイオードまたはガス放電が用
いられるならば、このようなフイラメント電力は
必要ないであろう。制御器１１はまたキーを押し
たことを検知するためにキーボードを走査する。
キーボード３は40個のスイツチ位置を有してお
り、これらは第３図では概略図に示されていて、
第３図の３のところの点線内の導体の交差した位
置がスイツチ位置である。スイツチを閉じると、
第３図で交差している導体が接続される。参照番
号３の導体が交差したところにできるスイツチは
参照番号３′のところに詳細に示されている。表
示２を作動させたりおよびキーボード３のところ
のキーが押されたのを検知する他に、制御器１１
はまた（合成器１０を通して）ROM１２ａ，１
２ｂのアドレス指定、ROM１２ａまたは１２ｂ
からの正しい綴字と学生がキーボード３で入力し
た綴字の比較、および後で記載するような他の機
能を実行する。制御器１１からのアドレスは合成
器１０によりROM１２ａ〜ｂに伝送される。そ
れは、後でわかるように、合成器１０は複数個の
読取り専用メモリのアドレス指定を行ないうるバ
ツフアを備えることが望ましいからである。合成
器１０からすべての読取り専用メモリに伝送され
る信号を１つのチツプが選択するから、ROMの
対の一方だけがこのアドレス指定に応答して情報
を出すのが望ましい。この実施例の制御器１１は
合成器１０を通してROMにアドレスを送り、し
たがつて、合成器出力バツフアだけが複数個の
ROMにアドレスを同時に送る大きさである必要
がある。もちろん、制御器出力バツフアは複数個
の読取り専用メモリに情報を同時に送れる大きさ
であることもでき、そしてある実施例では制御器
１１をROMに直接に接続することが望ましい。 後でわかるように、合成器チツプ１０は、
ROM１２ａ〜１２ｂまたは１３ａ〜１３ｂに記
憶されたデータのフレームにより、人間のスピー
チまたは他の音を合成する。合成器１０はデジタ
ルフイルタを用いる。スピーチ合成器に関する後
の考察は格子形フイルタの動作は理解しているも
のとして記載されている。したがつて、スピーチ
合成器に関する後述の詳細な記載を読む前に格子
形フイルタを理解しておいた方が良い。合成器１
０はまた、格子フイルタからのデジタル出力をア
ナログ出力に変換するためのデジタル・アナログ
変換器（DA変換器）を有しており、このアナロ
グ信号により拡声器４または他の音声コイル装置
を駆動する。合成器１０はまたタイミング装置、
制御器置およびデータ記憶およびデータ圧縮装置
を有しており、これらは以下で詳細に説明され
る。 第４ａ図および第４ｂ図は合成器１０の複合ブ
ロツク線図である。合成器１０は６個の主要機能
ブロツクを有するとして示されており、それらの
うちの１個を除くすべてが第４ａ図および第４ｂ
図に詳細に示されている。６個の主要機能ブロツ
クとはタイミング論理２０、ROM制御器インタ
フエイス論理２１、パラメータローデイング、記
憶および復合論理２２、パラメータインタポレー
タ２３、フイルタおよび励発発生器２４、および
DAおよび出力部２５である。次に、これらの主
要機能ブロツクを第５ａ図、第５ｂ図、第６図、
第７ａ図、第７ｂ図、第８ａ図、第８ｂ図、第９
ａ図、第９ｂ図、第１０ａ図、第１０ｂ図、第１
１ａ図および第１１ｂ図で詳細に説明しよう。 ROM／制御器インタフエイス論理 第４ａ図および第４ｂ図を参照する。ROM／
制御器インタフエイス論理２１は合成器１０を読
取り専用メモリ１２ａおよび１２ｂに結合し、お
よび制候器１１に結合する。この実施例におい
て、制御１〜８ピン（CTLI〜CTL8）、チツプ選
定（CS）ピンおよび処理装置データクロツク
（PDC）ピンは制御器に接続され、一方アドレス
１〜８（ADD1〜ADD8）ピンおよび命令０〜１
（I0〜I1）ピンはROM１２ａおよび１２ｂに（も
しROM１３ａおよび１３ｂが用いられるならば
それらにも）接続される。ROM／制御器インタ
フエイス論理２１はアドレス情報を制御器１１か
ら読取り専用メモリ１２ａ〜１２ｂに送り、そし
てデジタル情報をROMから制御器１１に戻すこ
とが望ましい。論理２１はまたデータを合成器１
０で使うためにROMから戻し、そしてスピーチ
を開始する。チツプ選定（CS）信号はバツフア
２１３のようなトリステートバツフアを動作さ
せ、そして３ビツト指令ラツチ２１０を動作させ
る。処理装置データクロツク（PDC）信号は制
御器からCTL1ピン〜CTL4ピンに現われるデー
タを保持するようにラツチ２１０を設定する。指
令ラツチ２１０は制御器１１から３ビツト指令を
記憶し、この指令は指令復合器２１１によつて復
合される。指令復合器２１１は８つの指令に応答
する。すなわち、合成器が読取り専用メモリから
データを呼出してそれらに応答して普通の速さま
たはゆつくりした速さのいずれかで話す、話す
（SPK）またはゆつくり話す（SPKSLOW）と、
合成器をゼロに再設定するためのリセツト
（RST）指令と、合成器がなお話すかまたは話さ
ないかを制御器が確めるテストトーク
（TTALK）と、CTL1ピン〜CTL8ピンにおいて
４ビツトが制御器チツプから受取られそしてアド
レスデジツトとしてADD1ピン〜ADD8ピンおよ
び関連したバツフア２１１を通してROMに伝送
されるロードアドレス（LA）と、読取り専用メ
モリに現在およびその後のアドレスの内容をとら
せそしてそれを分岐アドレスに対して利用する読
取りおよび分岐（RB）指令と、読取り専用メモ
リにADD1のデータの１ビツトを出力させそのデ
ータが４ビツトデータ入力レジスタ２１２にシフ
トさせる読取り（RE）指令と、およびデータ入
力レジスタ２１２内のデータの４ビツトをバツフ
ア２１３およびCTL1ピン〜CTL8ピンを通して
制御器１１に伝送する出力指令とである。合成器
１０がいつたんSPK指令またはSPKSLOW指令
に応答して話すことを始めると、ROMインタフ
エイス論理２１がRST指令に出合うまで、また
はすべてのゲート２０７（第７ａ図、第７ｂ図を
見よ）が「15に等しいエネルギ」コードを検知し
そしてそれに応答してトークラツチ２１６をリセ
ツトするまで、それは話し続ける。「15に等しい
エネルギ」コードは語、句または文章を発生する
ためのデータの複数個のフレームの中の最後のフ
レームとして用いられる。復合器２１１によつて
復合されたLA指令、RE指令およびRB指令は
ROM制御論理２１７を通して再び符号化され、
そして命令（I0〜I1）ピンを通して読取り専用メ
モリに伝送される。 処理装置データクロツク（PDC）信号はCTL1
〜CTL4上のデータでラツチ２１０を設定する以
外の役割りを果たす。それは、LA指令または出
力指令が復合された後アドレスがCTL1〜CTL8
を通して伝送されることを信号する、または
TTALKテストが実行されるべきであるそしてピ
ンCTL8に出力するべきであることを信号する。
前記LA指令、TSTTALK指令および出力指令が
復合されそしてその後のPDCが起こつてピン
CTL1〜CTL8上のデータが復合されない時、復
合器２１１と関連した１対のラツチ２１８Ａおよ
び２１８Ｂ（第７ａ図、第７ｂ図）は復合器２１
１を動作させない。 トークラツチ２１６は復合されたSPK指令ま
たはSPKSLW指令に応じてセツトされ、そして、
(1)合成器に電力が加えられる時にいつも自動的に
生ずるパワーアツプクリヤ（PUC）の間、(2)復
合されたRST指令により、または(3)スピーチデ
ータのフレームの中の「１５に等しいエネルギ」
により、リセツトされる。TALKD出力は、スピ
ーチが試みられる前に、すべてのスピーチパラメ
ータを合成器の中に入力することを許す遅延出力
である。トークスローラツチ２１５は復合された
SPKSLOW指令に応じてセツトされ、そしてラ
ツチ２１６と同じようにリセツトされる。
SLOWD出力は、同様にスピーチが試みられる前
に、すべてのパラメータを合成器の中に入力する
ことを許す遅延出力である。 パラメータローデイング、記憶および復合論理 パラメータローデイング、記憶および復合論理
２２は、命令ピンを通して選定された読取り専用
メモリに出力されるRE指令に応答して、ピン
ADD1を通して読取り専用メモリから連続したデ
ータを受取る６ビツトロングパラメータ入力レジ
スタ２０５を有している。符号化パラメータラン
ダムアクセスメモリ（RAM）２０３および条件
復号器およびラツチ２０８がパラメータ入力レジ
スタ２０５に入力されたデータを受信するために
接続される。スピーチデータの各フレームは、３
〜６ビツト部分においてパラメータ入力レジスタ
２０５を通して、そのフレームが一時的に記憶さ
れている符号化されたフオーマツトでRAM２０
３に入力される。RAM２０３に記憶された符号
化されたパラメータのおのおのはパラメータ
ROM２０２により10ビツトパラメータに変換さ
れ、そしてパラメータ出力レジスタ２０１に一時
的に記憶される。 第６図のところで記載されるように、データの
フレームは、入力される個々のフレームの長さに
より、パラメータ入力レジスタ２０５に全部また
は一部を入力することができる。条件復号器およ
びラツチ２０８は、データのフレームの特定の部
分に応答して、リピート、ゼロに等しいピツチ、
ゼロに等しいエネルギ、オールドピツチおよびオ
ールドエネルギラツチを設定する。これらのラツ
チの機能は第７ａ図、第７ｂ図、ところで後で記
載する。いろいろなタイミング信号と共に条件復
号器およびラツチ２０８はいろいろなインタポレ
ーシヨン制御ゲート２０９を制御するのに用いら
れる。ゲート２０９は、インタポレーシヨンが禁
止されるべきである時禁示信号を発生し、パラメ
ータがゼロにされるべきである時ゼロパラメータ
信号を生じ、そしてパラメータ入力レジスタ２０
５の中のデータを符号化パラメータRAM２０３
にロードすることを許すパラメータロード可能信
号を生ずる。 パラメータインタポレータ パラメータ出力レジスタ２０１の中のパラメー
タは、パラメータインタポレータ機能ブロツク２
３に供給される。スピーチエネルギを含む入力さ
れたK1〜K10スピーチパラメータはＫスタツク３
０２およびE10ループ３０４に記憶され、一方ピ
ツチパラメータはピツチレジスタ３０５に記憶さ
れる。スピーチパラメータおよびスピーチエネル
ギは、記録論理３０１を通して、フイルタおよび
励発発生器２４内の配列マルチプライヤ４０１に
送られる。けれども、新しいパラメータがパラメ
ータ出力レジスタ２０１にロードされる時、それ
はＫスタツク３０２またはE10ループ３０４また
はレジスタ３０５にすぐには挿入されなくて、む
しろＫスタツク３０２、E10ループ３０４または
レジスタ３０５の中の対応する値は８つのインタ
ポレーシヨンサイクルを通つて進行し、その間に
Ｋスタツク、E10ループ３０５またはレジスタ３
０５の中の現在の値とパラメータ出力レジスタ２
０１内のそのパラメータのターゲツト値との間の
差の一部分がＫスタツク２０３、E10ループ３０
４またはレジスタ３０５内の現在値に加算され
る。 本質的に同じ論理回路がピツチ、エネルギおよ
びK1〜K10スピーチパラメータのインタポレーシ
ヨンを実行するのに用いられる。パラメータ出力
レジスタ２０１からのターゲツト値は対応するパ
ラメータの現在値といつしよに減算器３０８に印
加される。セレクタ３０７は、パラメータレジス
タ２０１に現在あるパラメータにより、ピツチ論
理３０６から現在のピツチまたは現在のエネルギ
またはKE10トランスフアレジスタ３０３からＫ
係数データのいずれかを選択し、そしてそれを減
算器３０８および遅延回路３０９に印加する。遅
延回路３０９はゼロ遅延から３ビツト遅延までの
任意の遅延をうることができる。減算器３０８の
出力および遅延回路３０９の出力は加算器３１０
に印加され、そしてこの加算器の出力は遅延回路
３１１に印加される。遅延回路３０９に関連した
遅延がゼロである時、パラメータ出力レジスタ２
０１内の特定のパラメータのターゲツト値が、適
切であるとき、Ｋスタツク３０２、E10ループ３
０４またはピツチレジスタ３０５の中に実効的に
挿入される。遅延回路３１１の遅延は３ビツトか
らゼロビツトであり、遅延回路３０９内の遅延が
ゼロビツトである時に３ビツトであり、それによ
りセレクタ３０７、遅延回路３０９および３１１
加算器３１０および減算器３０８にわたつての全
体の遅延は一定である。遅延回路３０９および３
１１の遅延を制御することにより、減算器３０８
から出力された差の全部、1/2、1/4または1/8の
いずれか（それはターゲツト値と現在の値の間の
差である）がパラメータの現在値に再び加算され
る。表４に示されたように遅延を制御することに
より、比較的滑らかな８ステツプパラメータイン
タポレーシヨンが達成される。 パラメータインタポレータ２３において、スピ
ーチ係数K1〜K9はそれらが更新されるまでスタ
ツク３０２の中に記憶され、一方エネルギパラメ
ータおよびK10係数はフイルタおよび励発発生器
２４の動作の20回周期サイクルの間Ｋスタツク３
０２において実効的に位置を交換する。この機能
を達成するために、E10ループ３０４はエネルギ
パラメータとK10係数の両方を記憶し、そしてま
たはそれらをＫスタツク３０２内の適当な位置に
入力する。KE10トランスフアレジスタ３０３は
K10でロードされるか、またはE10ループ３０４
からのエネルギパラメータでロードされるか、ま
たは論理３０７〜３１１によるインタポレーシヨ
ンのためにＫスタツク３０２からの適当なK1〜
K9スピーチ係数でロードされる。 記録論理３０１は、Ｋスタツク３０２からのデ
ータが配列マルチプライヤ４０１に印加される前
に、これらのデータにブース算法を実行する。そ
れにより、記録論理３０１は配列マルチプライヤ
４０１の大きさを小さくすることができる。 フイルタおよび励発発生器 フイルタ励発発生器２４は配列マルチプライヤ
４０１を有しており、この配列マルチプライヤの
出力は加算器マルチプレクサ４０２に接続され
る。加算器マルチプレクサ４０２の出力は加算器
４０４の入力に接続され、そしてこの加算器の出
力は遅延スタツク４０６およびマルチプライヤマ
ルチプレツクス４０５に接続される。遅延スタツ
クの出力は加算器マルチプレクサ４０２の入力お
よびＹラツチ４０３に印加される。Ｙラツチ４０
３の出力はマルチプライヤマルチプレクサ４０５
の入力および切捨て論理５０１の入力に接続され
る。マルチプライヤマルチプレクサ４０５の出力
が配列マルチプライヤ４０１の入力に印加され
る。フイルタおよび励発発生器２４は格子フイル
タを使う。簡明のために、第４図では小さないろ
いろな相互接続が図示されていないが、これらは
第１０ａ図、第１０ｂ図、第１１ａ図および第１
１ｂ図のところで記載されるであろう。 音声励発データは、無声／有声ゲート４０８か
ら供給される。後に詳細に記載されるように、パ
ラメータ入力ゲート２０５に挿入されるパラメー
タは圧縮されたデータフオマツトで供給される。
用いられたデータ圧縮法により、符号化ピツチパ
ラメータが入力レジスタ２０５においてゼロに等
しい時、条件復号器およびラツチ２０８により無
音条件として翻訳される。ゲート４０８は無声発
生器４０７からランダム化データを線路４１４に
励発入力として供給することにより応答する。け
れども、符号化ピツチパラメータがある他の値で
ある時、それはパラメータROM２０２により復
号され、パラメータ出力レジスタ２０１にロード
され、そして直接にまたは前記記載のインタポレ
ーシヨン法により、最終的にピンチレジスタに挿
入される。ピツチレジスタ３０５内の数により示
される時間間隔に基づき、有声励発はチヤープ
ROM４０９からえられる。有声励発信号はパル
ス作用、または繰返しチヤープ作用のような他の
繰返し作用であることができる。この実施例で
は、これは発生したスピーチから「不明確さ」を
減らす傾向がある（それは明らかにパルス作用よ
りは音声カードの作用をよりモデルとしているか
ら）のでチヤープが選定された。チヤープはチヤ
ープROM４０９により繰返して発生される。チ
ヤープROM４０９はカウンタラツチ４１０によ
りアドレスされ、そのアドレスは１加算回路４１
１で増加される。カウンタラツチ４１０のアドレ
スは１加算回路４１１で増大を続け、１加算回路
４１１から出力されるアドレスの大きさとピツチ
レジスタ３０５の内容とを比較する大きさ比較器
４１３がカウンタラツチ４１０の値がピツチレジ
スタ４１０の値と同じかそれ以上になることを示
すまで、リセツト論理４１２を再循環させ、カウ
ンタラツチの値がピツチレジスタの値に等しいか
または大きくなつた時、リセツト論理４１２はカ
ウンタ４１０のアドレスをゼロにする。チヤープ
ROM４０９のチヤープ機能はアドレスゼロで始
まりそして約50アドレスまで続く。50より大きな
アドレスはチヤープ機能のどの部分もチヤープ
ROM４０９から無声／有声ゲート４０８に出力
されないようにカウンタラツチ４１０およびチヤ
ープROM４０９が設定される。このように、チ
ヤープ機能はスピーチの間ピツチに関連した時間
間隔で繰返し発生される。 システム・タイミング 第５図は合成器チツプ１０に生ずるいろいろな
タイミング信号の出現の時間関係を示している。
データの新しいフレームが合成器チツプ１０に入
力される時刻に関する時間関係、入力されたパラ
メータで実行されるインタポレーシヨンに関する
時間関係、格子フイルタの時間間隔と前記事象と
の間の時間関係および基本クロツク信号に対する
すべての前記事象との間の関係も図示されてい
る。 合成器は予め充電されていて条件付放電形の論
理を用いて実施することが望ましく、したがつて
第５図にはこのような予め充電され条件付放電論
理と共に適切に用いることのできるクロツクφ1
〜φ4が示されている。２つの主クロツク位相
（φ1およびφ2）と２つの予め充電された位相（φ3
とφ4）がある。位相φ3は位相φ1の最初の半分の
間低であり、そしてそれで予めの充電として働
く。位相φ4は位相φ2の最初の半分の間低であり、
そしてそれで予めの充電として働く。一組のクロ
ツクφ1〜φ4はデータの１ビツトをクロツクする
のに必要であり、そして１時間間隔に対応する。 時間間隔はT1〜T20としるされており、そして
そのおのおのは５マイクロ秒程度の時間間隔をも
つことが望ましい。５マイクロ秒程度の時間間隔
を選定すると、デジタルフイルタからデータを10
キロヘルツの速さで（すなわち、100マイクロ秒
周期で）出力することができ、これはＤ―Ａ出力
部２５（第４ｂ図）において５キロヘルツの周波
数応答を規定する。けれども、望まれる周波数応
答により、および用いられるKnスピーチ係数の
数により、およびまた用いられる論理の形によ
り、もし必要なら第５図に示されたクロツクの周
期または周波数およびクロツク位相を大幅に変更
しうることは当業者には明らかであろう。 フイルタ励発発生器２４の格子フイルタのサイ
クル時間は20個の時間間隔T1〜T20から成ること
が望ましい。時間間隔の番号づけにおいて、異つ
た番号づけもなされており、この両者の番号づけ
が第５図の時間軸５００上に示されている。時間
軸５００において、括弧の中に入つていない時間
間隔T1〜T20が本発明によるものである。ここ
で、時間間隔T17は時間間隔（T9）と同じであ
る。 パラメータカウント（PC）タイミング信号が
参照番号５０１で示されている。この実施例では
13個のPC信号、PC＝０〜PC＝12、がある。こ
れらの信号のうちの最初の12個（PC＝０〜PC＝
11）はエネルギ、ピツチ、K1〜K10パラメータが
それぞれパラメータ出力レジスタ２０１で利用可
能である時刻に対応する。最初の12個のPCのお
のおのはＡおよびＢで示された２サイクルを有し
ている。各サイクルは時間間隔T17で始まりそし
て次のT17まで続く。各PCの間、パラメータ出力
レジスタ２０１からのターゲツト値はパラメータ
インタポレータ２３の中のＫスタツク３０２にあ
る値でインタポレートされる。Ａサイクルの間、
インタポレートされるパラメータは、適当な時間
間隔の間、Ｋスタツク３０２、E10ループ３０４
またはレジスタ３０５から引出される。Ｂサイク
ルの間、新しくインタポレートされた値がＫスタ
ツク（またはE10ループまたはピツチレジスタ）
に再挿入される。第13番目のPC（PC＝12）はタ
イミングの目的のために備えられ、それですべて
の12個のパラメータが2.5マイクロ秒インタポレ
ーシヨン周期の間おのおの一度インタポレートさ
れる。 第４ｂ図のパラメータインタポレータ２３およ
び表４に関して考察したように、８つのインタポ
レーシヨンはROM１２ａおよび１２ｂから合成
器１０にデータの新しいフレームを入力して実行
される。これは第５図の参照番号５０２で示され
ている。ここではタイミング信号DIV1，DIV2，
DIV4およびDIV8が示されている。これらのタイ
ミング信号は、図示されているように、特定のイ
ンタポレーシヨンカウント（IC）の間に起こる。
８個のこのようなインタポレーシヨンカウント
IC0〜IC7である。新しいデータがROM１２ａ、
１２ｂから合成器にIC0の間に入力される。パラ
メータのこれらの新しいターゲツト値は次の８つ
のインタポレーシヨンカウントIC1〜IC0の間に用
いられる。ピツチレジスタ３０５、Ｋスタツク３
０２およびE10ループ３０４に存在するパラメー
タは各インタポレーシヨンカウントの間に一度イ
ンタポレートされる。最後のインタポレーシヨン
カウントIC0において、ピツチレジスタ３０５、
Ｋスタツク３０２およびE10ループ３０４内のパ
ラメータの現在値は最後にIC0に向つて前に入力
されたターゲツト値に最終的に到達する。各イン
タポレーシヨンカウントが2.5マイクロ秒の周期
をもつから、新しいデータフレームが合成器チツ
プに入力される周期は20マイクロ秒であるまたは
50ヘルツの周波数に等価である。DIV8信号はこ
れらのインタポレーシヨンカウントに対応し、そ
こでは減算器３０８によりえられる差の８分の１
が加算器３１０において現在値に加算され、一方
DIV4の間差の４分の１が加算され、等々である。
したがあて、DIV2の間減算器３０８からの差の
１／２が加算器３１０の中のパラメータの現在値に
加算され、最後にDIV1の間差の全部が加算器３
１０において加算される。前に記載したように、
このインタポレーシヨン法の効果は表４に見るこ
とができる。 新しいパラメータが50ヘルツの割合でスピーチ
合成器に入力されることを前記において記載し
た。パラメータインタポレータおよび励発発生器
２４（第４ｂ図）において、ピツチデータ、エネ
ルギデータおよびK1〜Koパラメータが記憶され
そして10ビツトデジタル２進数として用いられる
ことが後でわかるであろう。もしこれらの12パラ
メータのおのおのがROM１２ａおよび１２ｂの
ような外部源から50ヘルツ率で10ビツト２進数で
更新されるならば、これは12×10×50すなわち
6000ヘルツビツト率が必要である。これから説明
するデータ圧縮技術により、合成器１０に対して
要求されるこのビツト率を毎秒1000〜1200ビツト
程度に少さくする。そしてさらに重要なことは、
ここに記載されるスピーチ圧縮法はそれにより生
ずるスピーチの品質が、データを圧縮しないで用
いた場合に比べて、圧縮した場合にほとんど劣化
させないことがわかつたことである。 用いられたデータ圧縮法は第６図に概略的に示
されている。第６図において、４つの異つた長さ
のデータのフレームが図で示されている。そのう
ちの１つの有声フレームとしるされたものは49ビ
ツトの長さを有し、一方無声フレームとしるされ
たものは28ビツトの長さを有し、一方さらに「繰
返しフレーム」とよばれるものは10ビツトの長さ
を有し、そしてさらにゼロエネルギフレームまた
はエネルギ＝15フレームとよばれるものは４ビツ
トの長さだけを有する。「音声フレーム」は、５
つのスピーチパラメータK3〜K7のおのおのに対
し符号化４ビツトを供給すると共に、符号化エネ
ルギパラメータに対し４ビツトのデータを供給す
る。５ビツトのデータが３つの符号化パラメー
タ、ピツチ、K1およびK2のおのおのに対し保存
される。さらに、３ビツトのデータが３つの符号
化スピーチパラメータK8〜K10のおのおのに対し
備えられ、そして最後に別のビツトが繰返しビツ
トのために保存される。 おのおののパラメータに対し10ビツトの２進パ
ラメータを入力する代りに、符号化パラメータが
入力され、それがパラメータROM２０２を前記
符号化パラメータでアドレス指定することにより
10ビツトパラメータに変換される。したがつて例
えば、係数K1はK1に対する５ビツトコードによ
り32の異つた値の任意の１つをもつことができ、
32の値のおのおのの１つはパラメータROM２０
２に記憶された10ビツト数係数である。したがつ
て、係数K1およびK2の実際の値は32の異なる値
の１つをもつことができ、一方係数K3〜K7の実
際の値は16の異つた値の１つであり、そして係数
K8〜K9の値は８つの異つた値の１つである。符
号化ピツチパラメータは５ビツトの長さであり、
したがつて、32の異なる値をもつことができる。
けれども、これらの31だけが実際のピツチ値を反
映し、ピツチコード00000はデータの無声フレー
ムを示すのに用いられる。符号化エネルギパラメ
ータは４ビツトの長さであり、したがつて通常１
６の利用可能な10ビツト値をもつ。けれども、
0000に等しい符号化エネルギパラメータは語、文
およびこれらに類するものの中およびそれらの間
の休止期間として生ずるような無音フレームを示
す。他方、1111（15に等しいエネルギ）に等しい
符号化エネルギパラメータは話されたスピーチの
セグメントの終りを示すのに用いられ、それによ
り合成器が話すのを停止すべきであることを示
す。したがつて、符号化エネルギパラメータに対
し利用可能な16コードのうち、14コードが異なる
10ビツトスピーチエネルギレベルを示すのに用い
られる。 符号化係数K1およびK2は符号化係数K3〜K7よ
り多くのビツトを有しており、符号化係数K3〜
K7は符号化係数K8〜K10より多くのビツトを有し
ている。それは、係数K1はK2よりスピーチによ
り大きな効果をもち、K2はK3よりスピーチによ
り大きな効果をもち、そしてより低次の係数に対
して同様のことが成立つからである。したがつ
て、係数K1およびK2に係数K8〜K10よりも大き
な重要性を与えれば、例えば、係数K1およびK2
を定めるのにK3〜K7またはK8〜K10よりもより
多くのビツトが符号化フオマツトに用いられる。 有声スピーチは無声スピーチよりもスピーチを
正しく組織するのにより多くの係数を必要とする
ことがまたわかつており、したがつて、無声フレ
ームに出合つた時、係数K5〜K10は更新されなく
て、むしろ単にゼロにされる。無声フレームが出
力されている時、符号化されていないピツチパラ
メータが00000に等しいために、合成器が実現す
る。 スピーチの間、パラメータが20ミリ秒間隔の間
大幅には変わらないという場合がしばしば起こる
こともわかつた。特に、K1〜K10係数はしばしば
ほぼ変わらないままであろう。したがつて、新し
いエネルギと新しいピツチが合成器に入力される
が以前に入力されたK1〜K10係数が不変のままで
ある場合、繰返しフレームが用いられる。エネル
ギとピツチの間の繰返しビツトが出てくるから、
一方それは通常オフであるが、合成器は10ビツト
繰返しフレームを認知する。前記記載のように、
スピーチの間または合成器に示されることが望ま
しいスピーチの終わりに休止期間が起こる。この
ような休止期間は符号化エネルギフレームがゼロ
に等しいことによつて示され、その時に合成器は
４ビツトだけがそのフレームのためにサンプルさ
れるべきであることを認知する。同様に、エネル
ギが15に等しい時、４ビツトだけがサンプルされ
る。実際の値の代りにスピーチに対し符号化され
た値を用いることはデータ率を毎秒48×50ビツト
すなわち2400ビツトに小さくするであろう。第６
図に示されているように、可変フレームの長さを
付加的に用いることにより、話者および話されて
いる題材に依存して、データ率はさらに1000〜
1200ビツトの程度に縮小される。 このデータ圧縮法の効果は語「HELP」に対す
る符号化が示されている表５でみることができ
る。各行はデータの新しいフレームを表わす。こ
の表でわかるように、語「HELP」の最初の部分
である「HEL」は主として有声であり、一方
「Ｐ」は無声である。また「HEL」と「Ｐ」の間
の休止期間と繰返しビツトを用いることの利点に
注意してほしい。表６は符号化スピーチパラメー
タと復号化スピーチパラメータを示す。３、４ま
たは５ビツトコードが左列に16進数として現わ
れ、一方いろいろな復号化パラメータ値が10ビツ
トとして示おり、２つの補数がいろいろなパラメ
ータの下で表の形に16進数として表わされる。復
号化スピーチパラメータはROM２０３の中に記
憶される。繰返しビツトは、表５において、明確
にするために、ピツチパラメータとＫパラメータ
の間に示される。第８ａ図および第８ｂ図の実施
例により、繰返しビツトはピツチパラメータの最
上位のビツト（MSB）として生じる。 第４ａ図および第４ｂ図のスピーチ合成器のい
ろいろな部分を第７ａ図〜第１４ｂ図に基づいて
記載しよう。これらの図は、合成器１０をつくる
ために、例えば、半導体チツプ上につくられた論
理回路を詳細に図示している。以下の記載は、前
記図面を参照して、回路内の多くの点で入手可能
な論理信号に関連する。ＰチヤンネルMOS装置
では、論理ゼロは負電圧、すなわちVdd、に対応
し、論理１はゼロ電圧、すなわちVss、に対応す
ることに注意すべきである。さらに、前記図面に
示されているＰチヤンネルMOSトランジスタは
論理ゼロ、すなわち負電圧、がそれらのそれぞれ
のゲートに印加される時、導電状態である。論理
信号が線のないものである時、すなわちその上に
横線のない時、論理信号は「真」論理と解釈され
るべきである。すなわち、２進１は信号の存在
（Vss）を示し、一方２進０は信号の不存在
（Vdd）を示す。その上に横線のついた論理信号
は「偽」論理である。すなわち、２進０（Vdd電
圧）は信号の存在を示し、一方２進１（Vss電圧）
は信号の不存在を示す。また、クロツク付ゲート
の中の数字３は位相φ3が予め充電として用いら
れることを示し、一方クロツク付ゲートの中の４
は位相φ4が予め充電クロツクとして用いられる
ことを示すものと理解すべきである。ゲートの中
の「Ｓ」はそのゲートが定常的に動作しているこ
とを示す。 第７ａ図および第７ｂ図は合成器１０のための
タイミング論理の複合した詳細論理図である。カ
ウンタ５１０はシフトレジスタ５１０ａおよびフ
イードバツク論理５１０ｂを有する擬似ランダム
シフトカウンタである。カウンタ５１０は擬似ラ
ンダム的にカウントし、そしてシフトレジスタ５
１０ａからの真出力および偽出力がタイミング
PLAの入力部５１１に供給される。タイミング
PLAにより復号されたいろいろなＴ時間間隔は
その出力線路のそばに示される。タイミング
PLAの部分５１１ｃは出力タイミングPLA５１
２に印加され、奇数のＴのような時間間隔信号
T10〜18等のいろいろな組合わせおよび順序を
生ずる。タイミングPLA５１１の部分５１１ａ
および５１１ｂを次に説明しよう。 その中で合成器が動作しているパラメータカウ
ントはパラメータカウンタ５１３によつて維持さ
れる。パラメータカウンタ５１３は１加算回路と
SLOWおよびSLOWDに応答する回路を有してい
る。SLOWでは、パラメータカウンタはＢサイ
クルに入る前に（３つのＡサイクルの全体に対し
て）Ａサイクルのパラメータカウントを２度繰返
す。すなわち、パラメータカウントの時間間隔は
２倍になり、したがつて、格子フイルタに印加さ
れるパラメータは通常の速さの半分の速さで更新
されそしてインタポレートされる。入力されたパ
ラメータがSLOWスピーキング動作の間各パラ
メータカウントの間に一度だけ確実にインタポレ
ートされるために、各パラメータカウントは３つ
のＡサイクルとその後に１つのＢサイクルを有し
ている。Ａサイクルの間にインタポレーシヨンが
始められ、そしてＢサイクルの間にこのインタポ
レートされた結果が適宜Ｋスタツク３０２、E10
ループ３０４またはピツチレジスタ３０５のいず
れかに再挿入されて戻されることを思い出すべき
である。したがつて、Ａサイクルを単に繰返すこ
とはスピーチパラメータの同じ値を再び計算する
以上の効果はないが、それがＫスタツク３０２、
E10ループ３０４またはピツチレジスタ３０５の
いずれかに一度再挿入されるだけであるから、Ｂ
サイクルのすぐ前のインタポレーシヨンの結果だ
けが保持される。 パラメータカウンタ５１３が１加算回路を有す
るので、それから出力される結果PC1〜PC4はそ
の中で合成器が動作している特定のパラメータカ
ウントを２進形式で表わす。出力PC0はパラメー
タカウントがＡまたはＢのいずれのサイクルであ
るかを示す。パラメータカウント出力PC1〜PC4
はタイミングPLA５１４によつて復号される。
パラメータカウントの特定の10進値はタイミング
PLA５１４によつて復号され、それはPC＝０，
PC＝１，PC＝７等のような術語でタイミング
PLA５１４の近くに示されている。特定のパラ
メータとPCの値との間の関係が第６図に示され
ている。タイミングPLA５１１の出力部分がま
たタイミングPLA５１４からの出力と相互接続
され、それによりトランスフアＫ（TK）信号は
PC＝２のT9，PC＝３のT8、またはPC＝４のT7
およびPC＝10のT1までの間高い。同様に、ロー
ドパラメータ（LDP）タイミング信号はPC＝０
のT5、PC＝１のT1またはPC＝２のT3およびPC
＝11のT7までの間高い。信号TKがパラメータ出
力レジスタ２０１から減算器３０８へのデータの
転送を制御するのに用いられることがわかる。こ
の転送は、適当なパラメータがKE10トランスフ
アレジスタ３０３から出力されていることを確実
にするために、パラメータカウンタ５１３の中の
特定のパラメータカウントにより、異なるＴ時刻
に起こる。信号LDPはパラメータ入力レジスタ
と組合わせて用いられて、そのパラメータと関連
したビツトの数によりその中に入力されるビツト
の数を制御し、それから第６図に定められたよう
に、各符号化パラメータの中のビツト数によりロ
ードされる。 インタポレーシヨンカウンタ５１５は合成器１
０がその中で動作している特定のインタポレーシ
ヨンサイクルを２進計数するためにシフトレジス
タと１加算回路とを有している。合成器が動作し
ている特定のインタポレーシヨンカウントとそれ
からえられるDIV1、DIV2、DIV4およびDIV8タ
イミング信号との間の関係は第６図に関して詳細
に説明され、したがつて、ここでその他の考察を
加えることは必要ないであろう。けれども、イン
タポレーシヨンカウンタ５１５がTIにロードさ
れる３ビツトラツチ５１６を有することに気が付
くであろう。３ビツトラツチ５１６の出力は、前
記DIV1〜DIV8タイミング信号を生ずるために、
ゲート５１７により復号される。インタポレーシ
ヨンカウンタ５１５は、インタポレーシヨンカウ
ンタ５１５がPC＝12が起つた後でのみ増加でき
るように、パラメータカウンタ５１３からの信号
RESETFに応答する。 ROM／制御器インタフエイス論理図 第８ａ図、第８ｂ図および第８ｃ図は複合図で
あつて、ROM／制御器インタフエイス論理２１
の詳細な論理図を示している。パラメータ入力レ
ジスタ２０５はその入力においてアドレスピン
ADD8に結合される。レジスタ２０５は６ビツト
シフトレジスタであり、その大部分ステージは２
ビツト長である。ROM１２ａおよび１２ｂは合
成器１０の中でデータが正規にクロツクされる速
さの半分の速さでデータを出力することがわかる
から、本発明においてステージは２ビツト長であ
る。パラメータ入力レジスタ２０５の入力のとこ
ろに、ラツチ２２１の状態に応答するパラメータ
入力制御ゲート２２０がある。ラツチ２２１は
LDP、PCOおよびDIV1がすべて論理１であるの
に応答してセツトされる。それはT14で、および
ゲート２３８から論理０であるゲート２３８から
のロード可能パラメータに応答して、リセツトさ
れる。したがつて、ラツチ２２１は、もしロード
可能パラメータが論理１にあるならば、適当なパ
ラメータカウントのＡ部分（PCOにより制御）
の間でのみ、そしてIC0（DIV1により制御）の適
当なＴ時刻（LDPにより制御）において、ゲー
ト２２０にデータをロードすることを許す。ラツ
チ２２１は、データがパラメータレジスタ２０５
に入力された後、T14によつてリセツトされる。 パラメータ入力レジスタ２０５内の符号化デー
タは符号化パラメータRAM２０３への線路IN0
〜IN4上に印加され、この符号化パラメータ
RAMはどの符号化パラメータが記憶されている
かを示すためにPC1〜PC4によつてアドレスされ
る。レジスタ２０５の内容はすべての１ゲート２
０７、すべてのゼロゲート２０６および繰返しラ
ツチ２０８ａにより検査される。ゲート２０６は
レジスタ２０５の４つの最も重要でないビツトの
中のすべてのゼロに対して検査し、一方ゲート２
０７はこれらのビツトの中のすべての１に対して
検査する。ゲート２０７はまたPCO、DIV1、
T16およびPC＝０に対して応答し、したがつて、
ゼロ条件は符号化エネルギパラメータがパラメー
タROM２０５の中にロードされている時間の間
検査されるだけである。繰返しビツトはこの実施
例において符号化ピツチパラメータのすぐ前に起
こる。したがつて、PC＝１のＡサイクルの間検
査される。ピツチラツチ２０８ｂは符号化ピツチ
パラメータ内のすべてのゼロに応答してセツトさ
れ、そしてしたがつて、ゲート２０６に応答する
だけでなくまたPC＝１および線路２２２上のピ
ツチデータの最上位のビツトにも応答する。ピツ
チパラメータ２０８ｂはロードの加わつた符号化
ピツチパラメータがスピーチが無声であるべきで
あることを示す00000である時にはいつもセツト
される。 エネルギ＝０ラツチ２０８ｃは、すべてのゼロ
が符号化エネルギパラメータとして入力されたか
どうかを検査するために、ゲート２０６の出力お
よびPC＝０に応答し、そしてそれらに応答して
セツトされる。オールドピツチラツチ２０８ｄは
スピーチデータの前のフレームからピツチ＝０ラ
ツチ２０８ｂの出力を記憶し、一方オールドエネ
ルギラツチ２０８ｅはスピーチデータの前のフレ
ームからエネルギ＝０ラツチ２０８ｃの出力を記
憶する。オールドピツチラツチ２０８ｄとピツチ
＝０ラツチ２０８ｂの内容は、禁止信号を発生す
るために、比較デート２２３において比較され
る。禁止信号はインタポレーシヨンを禁止し、そ
して有声スピーチから無声スピーチにまたは無声
スピーチから有声スピーチに変更する間このこと
は望ましく、したがつて、新しいスピーチパラメ
ータはこれらのメモリ素子によりゆつくりインタ
ポレートされるのに対抗してＫスタツク３０２、
E10ループ３０４およびピツチレジスタ３０５に
自動的に挿入される。また、オールドエネルギラ
ツチ２０８ｅとエネルギ＝０ラツチ２０８ｃの内
容は、データの非スピーキングフレームからスピ
ーキングフレームへの転移に対するインタポレー
シヨンを禁止するために、NANDゲート２２４
によつて検査される。NANDゲート２２４とゲ
ート２２３の出力はNANDゲート２３５に結合
され、そしてこのNANDゲート２３５の出力は
禁止のために反転器２３６により反転される。ラ
ツチ２０８ａ〜２０８ｃはゲート２２５によりリ
セツトされ、そしてラツチ２０８ｄおよび２０８
ｅはゲート２２６によつてリセツトされる。励発
信号が無声である時、K5〜K10係数は前記記載の
ようにゼロにセツトされる。このことはゲート２
３７の作用により部分的に達成される。ゲート２
３７は、PLA５１４からのPC5によつて示されて
いるように、ピツチがゼロに等しい時およびパラ
メータカウンタが５より大きい時、ZPAR信号を
発生する。 第８ａ図〜第８ｃ図に指令ラツチ２１０が示さ
れている。指令ラツチ２１０は３つのラツチ２１
０ａ ２１０ｂおよび２１０ｃを有しており、こ
れらはチツプ選択（CS）信号と共に処理装置デ
ータクロツク（PDC）信号に応答してCTL2，
CTL4，CTL8におけるデータをラツチする。指
令ラツチ２１０の内容は、もし指令復号器２１１
がラツチ２１８ａおよび２１８ｂによつて抑止さ
れていないならば、指令復号器２１１によつて復
号される。前記記載のように、後のPDC信号が
LA指令、出力指令およびTTALK指令と共に受
取られる時CTL2〜CTL8ピン上のデータが何で
あつても、これらのラツチは復号器２１１が復号
するのを抑止するために復号化LA指令、出力指
令およびTTALK指令に応答する。復号化
TTALK指令はTTALKラツチをセツトする。処
理装置データクロツク前縁（PDCLE）信号また
はラツチ２１８ｂからの出力によりリセツトされ
るTTALKラツチ２１９の出力はラツチ２１８ａ
の出力といつしよにNORゲート２２７ａおよび
２２７ｂを制御する。NORゲート２２７ａの出
力はもしTTALKラツチ２１９がセツトされてい
るならば論理１であり、それによりピンCTL1が
３状態バツフア２２８および反転器２２９を通し
てトークラツチに結合される。３状態ラツチ２２
８は第８ａ図〜第８ｃ図の右側に詳細に示されて
いる。他方、NORゲート２２７ｂはもし出力コ
ードが検知されたならば論理１を出力し、そして
ラツチ２２８ａをセツトし、そしてそれによりピ
ンCTL1をデータ入力レジスタ２１２の最も重要
なビツトに接続する。 データは、論理２３０による復号化読取り指令
に応答して、アドレスピン８からデータ入力レジ
スタ２１２にシフトされる。RE、RBおよびLA
命令はバツフア２１４ｃを通つてROM制御論理
２１７から命令ピンI0〜I1を通つてROMへ出力
される。データ入力レジスタ２１２の内容は、
NORゲート２２７ｂが論理１を入力する時、バ
ツフア２１３を通してCTL1〜CTL4に出力され
およびバツフア２２８を通して前記CTL1に出力
される。CTL1〜CTL4ピンはバツフア２１４ａ
を通してアドレスピンADD1〜ADD4に接続され、
そしてCTL8ピンは制御バツフア２１４ｂを通し
てADD8ピン８に接続される。制御バツフア２１
４ｂは、アドレスが線路２３１上の信号により
ADD1〜ADD8ピンにロードされる時、抑止され
る。 第８ａ図〜第８ｃ図に示されたトークラツチ２
１６は３つのラツチ２１６ａ，２１６ｂおよび２
１６ｃから成ることが望ましい。ラツチ２１６ａ
は復号化SPK指令に応答してセツトされ、そし
てそれに応答してスピーク作動可能（SPEN）信
号を生ずる。SPENはまたラツチ２１５ａによる
復号化SPKSLOW指令に応答して生ずることが
わかるであろう。ラツチ２１６ｂはIC7がゲート
２２５により制御される間スピーク作動可能に応
答してセツトされる。ラツチ２１６ａおよび２１
６ｂは(1)復号化リセツト指令、(2)15に等しいエネ
ルギコード、または(3)ゲート２３２によるパワー
アツプクリヤに応答してリセツトされる。トーク
遅延ラツチ２１６ｃは後のIC7におけるラツチ２
１６ｂの内容でセツトされ、そしてそのデータを
８インタポレーシヨンカウントを通して保持され
る。前記記載のように、トーク遅延ラツチは、符
号化エネルギ＝０条件が検知されてラツチ２０８
ｃをセツトした後、合成器が８インタポレーシヨ
ンサイクルの間スピーチデータを生じ続けること
を許す。同様に、スロート―クラツチ２１５はラ
ツチ２１５ａ，２１５ｂおよび２１５ｃで実施さ
れる。ラツチ２１５ａは、ラツチ２１６ｂおよび
２１６ｃがTALKD信号の発生を可能としたのと
同じように、ラツチ２１５ｂおよび２１５ｃは
SLOWD信号の発生を可能とする間、スピーク作
動可能信号を作動する。 パラメータ入力レジスタ２０５にデータを入力
するためのタイミング相互影響を簡単に考察しよ
う。これは、パラメータ力ラツチ２２１の状態に
応答して、制御ゲート２２０により主に制御され
ることを思い出すであろう。もちろん、ラツチの
状態はゲート２３３に印加されるLDP信号によ
つて制御される。ゲート２３３に印加される
PCO信号とDIV1信号はICOの間の特定のパラメ
ータカウントのＡサイクルの間パラメータがロー
ドされることを確実にする。パラメータカウント
内の特定のパラメータとパラメータＴ時間はタイ
ミングPLA５１１（第７ａ図および第７ｂ図）
の部分５１１ａによりLDPにより制御される。
入力された第１パラメータ（エネルギ）は４ビツ
ト長であり、そしてLDPは（第７ａ図および第
７ｂ図でみられるように）時間間隔T5の間に開
始される。パラメータカウント１の間、繰返しビ
ツトとピツチビツトが入力され、これは時間間隔
T1に起こるLDPにより入力される６ビツトであ
る。もちろん、T1とT5の間に４時間間隔がある
が、入力された情報の長さの差は２ビツトであ
る。このことの起こる理由は、ROM１２ａ〜１
２ｂが合成器１０がクロツクされる速さの半分の
速さでクロツクされることが望ましいことによ
り、（各入力ビツト当り２ステージを有する）パ
ラメータ入力レジスタ２０５に各ビツトを入力す
るのに２時間間隔を要するからである。合成器１
０チツプがクロツクされる半分の速さでROMチ
ツプがクロツクされることにより、前記ROMチ
ツプ内の読取り専用メモリのアドレス指定が単純
になり、そしてまだその数値動作を実行するため
の十分の時間内にデータが合成器１０に供給され
ることがわかる。したがつて、タイミングPLA
５１１の部分５１１ａにおいて、対応するパラメ
ータカウントが６ビツトパラメータが入力される
はずであることを示す時T1にLDPが起こり、お
よび対応するパラメータカウントが４ビツトパラ
メータが力されるはずであることを示す時T5に
LDPが起こり、および対応するパラメータカウ
ント（EGパラメータカウント９，１０および１
１）が３ビツト符号化パラメータに対応する時時
間間隔T7にLDPが起こる。アドレス指定された
パラメータROMがI0命令ピンおよびROM制御論
理２１７およびラツチからROM制御論理２１７
に情報を供給する線路２３４を通して信号される
時、情報を出力するべきであることをROM１２
ａ〜１２ｂが信号される。 パラメータインタポレータ論理図 第９ａ図および第９ｂ図は複合図であつて、パ
ラメータインタポレータ論理２３を詳細に示して
いる。Ｋスタツク３０２は10個のレジスタを有し
ており、そのおのおのは10ビツトの情報を記憶す
る。小さな長方形はおのおの、参照番号３３０で
示された約束に従つて、１ビツトの記憶を表わ
す。各シフトレジスタの内容は再循環ゲート３１
５の制御を受ける再循環ゲート３１４を通つて再
循環するように配置される。Ｋスタツク３０２は
スピーチ係数K1〜K9を記憶し、そして係数K10ま
たは一般にエネルギパラメータを一時的に記憶す
る。いろいろな時間間隔においてＫスタツク３０
２から記録論理３０に出力されたデータが表７に
示されている。本明細書の表７は従来の明細書の
表とは異つている。その理由は、(1)記録論理３０
１が２ビツトの情報に応答するため、記録論理３
０１は線路３２―１〜３２―４、線路３２―５お
よび３２―６、線路３２―７および３２―８、線
路３２―９および３２―１０上の同じ係数を受取
るからであり、(2)第５図のところで記載したよう
に時間間隔命名法に違いがあるからであり、(3)記
録論理３０１に関連した時間遅延のためである。 記録論理３０１はＫスタツク３０２を配列マル
チプライヤ４０１（第１０ａ図および第１０ｂ
図）に結合する。記録論理３０１は４つの同じ記
録ステージ３１２ａ〜３１２ｄを有している。そ
のうちの１つ３１２ａだけが詳細に示されてい
る。記録論理３１３の第１ステージはステージ３
１２ａ〜３１２ｄとは基本的に異なる。それは低
次のステージからステージ３１２ａ〜３１２ｄの
入力Ａに起こるような桁上りがもちろんないから
である。記録論理は、−２、＋１および−１出力
だけを受取るステージゼロに対する以外、５ステ
ージ配列マルチプライヤ４０１の各ステージに＋
２、−２、＋１および−１を出力する。記録論理
３０１は、配列マルチプライヤがその各ステージ
においてブース算法を用いて１ビツトの情報の代
りに２ビツトを処理することを実効的に許す。ブ
ース算法は、プレンテイスホール（Prentice―
Hall）出版（1975年）の「デジタル信号処理の
論理と応用（Theory and Application of
Digital Signal Processing）」の517―518頁に説
明されている。 K10係数およびエネルギはE10ループ３０４に
記憶される。E10ループは20ステージ直列シフト
レジスタで構成されることが望ましい。E10ルー
プ３０４の10ステージ３０４ａは直列結合される
ことが望ましく、そして他の10ステージはまた直
列に結合されるがしかしまた並列の出力およびＫ
スタツク３０２への入力を有している。エネルギ
またはK10係数のいずれか適当なパラメータはゲ
ート３１５を通つてE10ループ３０４からＫスタ
ツク３０２に転送される。このゲートはNORゲ
ート３１６に応答して、エネルギパラメータを
E10ループ３０４からＫスタツク３０２へ時間間
隔T10に転送し、そして係数K10をE10ループ３０
４からＫスタツク３０２へ時間間隔T20に転送す
る。NORゲート３０６はまた、データが転送さ
れている時、Ｋスタツク３０２内の再循環を禁す
るために、再循環制御ゲート３１５を制御する。 K10トランスフアレジスタ３０３はE10ループ
３０４またはＫスタツク３０２に記憶されるエネ
ルギまたはK1〜K10スピーチ係数のセレクタ３０
７を通して加算器３０８および遅延回路３０９へ
の転送を助ける。レジスタ３０３は対になつた反
転器によつてえられる９ステージを有しており、
そして第10ステージはE10ループ３０４またはＫ
スタツク３０２のいずれかからの10ビツトの情報
の転送を助けるためのセレクタ３０７およびゲー
ト３１７により実効的にえられる。データはＫス
タツク３０２からレジスタ３０３に転送ゲート３
１８を通つて転送される。このゲート３１８はタ
イミングPLA５１１（第７ａ図および第７ｂ図）
の復号器部分５１１ｂにより生じたトランスフア
Ｋ（TK）信号により制御される。インタポレー
トされるべき、したがつてレジスタ３０３にシフ
トされるべき特定のパラメータは合成器が動作し
ている特定のパラメータカウントに依存するか
ら、そしてＫスタツク３０２から出力されるため
に入手可能な特定のパラメータは合成器が動作し
ている特定の時間間隔の関数であるから、第７ａ
図および第７ｂ図に示されているように、TK信
号はピツチパラメータに対してはT9で起こり、
K1パラメータに対してはT8で起こり、K2パラメ
ータに対してはT7で起こる等である。エネルギ
パラメータまたはK10係数は、タイミングPLA５
１１により生ずるTE10信号に応答して、E10ルー
プ３０４からレジスタ３０３にゲート３１９を通
してクロツクされる。各インタポレーシヨンの
後、すなわちＢサイクルの間、データはレジスタ
３０３から(1)信号TKの制御を受けるゲート３１
８を通してＫスタツク３０２に転送され、その
時、再循環ゲート３１４がゲート３１５によりオ
フにされ、または(2)ゲート３１９を通つてE10ル
ープ３０４に転送される。 10ビツトピツチパラメータがピツチレジスタ３
０５の中に記憶される。このピツチレジスタは記
憶の別のビツトを備えた再循環素子３０５ａと共
に、９ステージシフトレジスタを有している。ピ
ツチパラメータは、ピツチインタポレーシヨン制
御論理３０６により制御されるように新しくイン
タポレートされるピツチパラメータが線路３２０
上に供給される時を除き、ゲート３０５ａを通り
レジスタ３０５の中で通常再循環する。ピツチ３
０５の出力（PTO）またはレジスタ３０３から
の出力は、セレクタ３０７によりゲート３１７に
印加される。セレクタ３０７は、ピツチがインタ
ポレートされるべきである時を除いて、レジスタ
３０３の出力をゲート３１７に通常結合するため
に、論理３０６によりまた制御される。論理３０
６は応答して、PC＝１のＡサイクルの間加算器
３０８および遅延回路３０９にピツチを出力し、
およびPC＝１のＢサイクルの間線路３２０上の
インタポレートされたピツチ値をレジスタ３０５
に戻す。ゲート３１７は、インタポレーシヨンの
間加算器３０８および遅延回路３０９にピツチ、
エネルギまたは係数の情報を供給するだけのため
に、ラツチ３２１に応答する。データは直列的に
クロツクされるから、情報はＡ部分の間クロツク
されることが開始され、そしてPCOはレジスタ
３０３または３０５から加算器３０８または遅延
回路３０９に情報の転送の間のいつかに論理１に
切り換えることができる。したがつて、ゲート３
１７はＡサイクルラツチ３２１によつて制御さ
れ、そしてこのラツチは、トランスフア係数
（TK）がE10（TE10）を転送する時に、またはト
ランスフアピツチ（TP）信号がタイミングPLA
５１１によつて生じた時に、PCOでセツトされ
る。 ゲート３１７の出力は加算器３０８および遅延
回路３０９に印加される。遅延回路３０９におけ
る遅延はインタポレーシヨンカウンタ５１５（第
７ａ図および第７ｂ図）により生ずるDIV1〜
DIV8信号の状態に依存する。遅延回路３０９の
中でデータを選択的な量だけ遅延させることによ
り、および減算器３０８の出力といつしよに加算
器３１０にそれを印加することにより、データは
ゲート３１７にまず最下位ビツトで現われるか
ら、回路３０９内の遅延が大きくなればなるほど
減算器３０８からの差の実効的大きさがますます
小さくなり、そしてそれが後で加算器３１０によ
り加算される。遅延回路３１１は加算器３１０を
レジスタ３０３および３０５に再び結合する。遅
延回路３０９と３０３の両者は３ビツトの遅延ま
で挿入でき、そして加算器３０９が最大である時
遅延３１１は最小遅延にあり、そしてその逆もま
た成立する。NANDゲート３２２は減算器３０
８の出力を加算器３１０の入力に結合する。ゲー
ト３２２はORゲート３２３の出力に応答し、そ
してこのORゲートは反転された２３６（第８ａ
図〜第８ｃ図）からの禁止に応答する。もしイン
タポレーシヨンカウンタがIC0にないならば、禁
止信号が起こる時ゲート３２２および３２３は減
算器３０８からの出力をゼロにする作用をする。
インタポレーシヨンカウンタがIC0にあるならば、
Ｋスタツク３０２、E10ループ３０４およびＰレ
ジスタ３０５の中の現在値が１ステツプインタポ
レーシヨンでそれらの新しいターゲツト値に完全
にインタポレートされる。無声フレーム（第６
図）がスピーチ合成チツプに供給される時、係数
K5〜K10はゲート３２４の作用によりゼロに設定
され、そしてこのゲート３２４は遅延回路３１１
をシフトレジスタ３２５に結合し、そしてシフト
レジスタ３２５の出力はゲート３０５ａおよび３
０３′に結合される。ゲート３２４はゲート２３
７（第８ａ図〜第８ｃ図）により生ずるゼロパラ
メータ（ZPAR）信号に応答する。 エネルギまたはK10の新しくインタポレートさ
れた値がレジスタ３０３から部分３０４ｂに入力
されている時、ゲート３２６はE10ループ３０４
の３０４ｂ部分のシフトを作動させない。ゲート
３２７はレジスタ３０３のステージを結合するト
ランスフアゲートを制御する。これらのステージ
は、Ａサイクルの間TKまたはTE10が高に進む
時、すなわち、レジスタ３０３がトランスフアゲ
ート３１８または３１９によりそれぞれ制御され
るとしてＫスタツク３０２またはE10ループ３０
４のいずれかからデータを受取るはずである時、
それらの間でデータを順次シフトすることを禁止
する。ゲート３２７の出力はまたシフトレジスタ
３２５のいろいろなステージに接続され、そして
３０３′をレジスタ３０３と結合するゲートに接
続される。それにより、その後に10個の最上位ビ
ツトが続いている上の３ビツトが、インタポレー
シヨンの後、ゼロにされうる。 配列マルチプライヤ論理図 第１０ａ図および第１０ｂ図は配列マルチプラ
イヤ４０１の複合論理図である。たとえば、ミゾ
リイ大学出版のグランビルE.オツト（Granville
E.ott）著の「パイプラインマルチプライヤ
（Pipeline Multiplier）」を見よ。 配列マルチプライヤ４０１はステージ０〜ステ
ージ４および遅延ステージの５ステージを有して
いる。遅延ステージは遅延を与えるために配列マ
ルチプライヤ４０１の中に用いられる。配列マル
チプライヤ４０１への入力はマルチプライヤマル
チプレクサ４０５からの信号MR0〜MR13により
供給される。MR13は最上位ビツトであり、一方
MR0は最下位ビツトである。配列マルチプライ
ヤへの別の入力は記録論理３０１（第８ａ図〜第
８ｃ図）からの前記記載の＋２、＋２、＋１および
−１出力である。配列マルチプライヤ４０１から
の出力P13〜P0は加算器マルチプレクサ４０２に
供給される。その最下位ビツトP0はこの実施例
では常に論理１にされる。それは、そうすること
により、切捨て語差の平均を２つの補数の単純な
切捨てによりえられる−1/2LSBの代りにゼロに
するからである。 配列マルチプライヤ４０１はＡ―１、Ａ―２、
Ｂ―１、Ｂ―２、Ｂ―３、またはＢ―Ｃとしるさ
れた複数個のブロツク素子により示される。これ
らのブロツク素子をつくり上げている特定の論理
素子がこれらの素子を繰返し示す代りに複合図第
１０ａ図〜第１０ｂ図の右側に示される。Ａ―１
およびＡ―２ブロツク素子は配列マルチプライヤ
のステージゼロを構成し、したがつて復号器３１
３から出力される−２、＋１および−１信号にお
のおの応答し、そしてさらにMR2〜MR13に応答
する。配列マルチプライヤ４０１の中で乗算が起
こる時、最上位ビツトが最も左の列の素子に常に
保持され、一方部分和が右に連続的にシフトされ
る。配列マルチプライヤ４０１の各ステージは２
つの２進ビツトで動作するので、Σnで書かれる
部分和は右へ２位置シフトされる。このように、
Ａ形ブロツクは第１ステージに対しMR0および
MR1データ力に対して備えられていない。また、
配列マルチプライヤ４０１内の各ブロツクは記録
論理３０１を通して受取られるＫスタツク３０２
からの２ビツト情報に応答するから、各ブロツク
はまたマルチプライヤマルチプレクサ４０５から
の２ビツトに応答し、このビツトは反転器４３０
によつて反転され、そしてこのビツトはＢ形ブロ
ツクに真論理でまた供給される。 フイルタおよび励発発生器論理図 第１１ａ図〜第１１ｂ図は（配列マルチプライ
ヤ以外の）格子フイルタおよび励発発生器２４と
出力部２５の詳細な論理図を複合図で示したもの
である。フイルタおよび励発発生器２４におい
て、加算器４０４は１つの入力において配列マル
チプライヤ４０１の真出力または反転出力のいず
れかを加算器マルチプレクサ４０２を通して線路
P0〜P13で受取る（第１０ａ図および第１０ｂ図
をみよ）ように接続される。加算器４０４の他の
入力は加算器マルチプレクサ４０２を通して加算
器４０４の出力（T10〜T18で）か、線路４４０
〜４５３上（T20〜T7およびT9で）の遅延スタツ
ク４０６の出力か、Ｙラツチ４０３の出力（T8
で）かまたはφ3予め充電ゲート４２０からの論
理ゼロ（無条件放電がこの入力に印加される時
T19で）かのいずれかを受取るために接続され
る。時間間隔の指定は第５図のものと異なること
に注意すべきである。 加算器４０４の出力は遅延スタツク４０６、マ
ルチプライヤマルチプレクサ４０５、１間隔遅延
ゲート４１４および加算器マルチプレクサ４０２
に印加される。マルチプライヤマルチプレクサ４
０５は１間隔遅延ゲート４１４を有している。Ｙ
ラツチ４０３は遅延スタツク４０６の出力を受取
るために接続される。マルチプライヤマルチプレ
クサ４０５はＹラツチ４０３からの出力、１間隔
遅延ゲート４１４または母線４１５上の励発信号
からの出力を配列マルチプライヤ４０１の入力
MR0〜MR13に選択的に印加する。遅延スタツク
４０６への入力D0〜D13は加算器４０４の出力か
らえられる。加算器マルチプライヤ４０２、加算
器４０４、Ｙラツチ４０３、マルチプライヤマル
チプレクサ４０５および１間隔遅延回路４１４に
対する論理だけが点像Ａで囲まれた最下位ビツト
に対し詳細に示されている。格子フイルタにおけ
る13個の最上位ビツトは線Ａによつて囲まれた論
理のような論理によりえられ、その論理は「Ａ」
としるされた長方形の点線のブロツクにより示さ
れる。格子フイルタで処理される各並列ビツトに
対する論理は明確さのために詳細には示されてい
ない。最下位ビツトより大きな位のビツトを扱う
格子フイルタの部分は、切捨て論理５０１とUV
ゲート４０８およびチヤープROM４０９に接続
された母線４１５となされた相互接続に関しての
み、素子４０２，４０３，４０４，４０５および
４１４に対して示された論理と異なる。このこと
に関して、UVゲート４０８およびチヤープ
ROM４０９からの出力は入力I13〜I6に印加され
るだけであり、したがつて、Ａ点線内にI*としる
された入力は格子フイルタ内の６つの最下位ビツ
トに対して必要ない。同様に、Ｙラツチ４０３か
らの出力は10個の最上位ビツトYL13〜YL4に対
してのみ印加され、したがつて、点線内のYLX
としるされた接続は格子フイルタ内の４つの最下
位ビツトに対し要求されない。 遅延スタツク４０６は14個の９ビツト長シフト
レジスタを有しており、その各ステージはφ4お
よびφ3クロツクでクロツクされる反転器を有し
ている。遅延スタツク４０６はある時間間隔での
みシフトされる。このことは論理４１６で達成さ
れ、それによりφ1B〜φ4BクロツクはPLA５１２
からのT10〜T18タイミング信号（第７ａ図およ
び第７ｂ図）から生ずる。回路４１６内のクロツ
クバツフア４１７は第１１ａ図および第１１ｂ図
に詳細にまた示されている。 遅延スタツク４０６は９ビツト長である。遅延
スタツク４０６への入力は、１間隔遅延回路４１
４の出力に対抗して、加算器４０４の出力から接
続されるように示されている。もちろん、遅延ス
タツク４０６への入力は１間隔遅延回路４１４の
出力から接続することができ、そしてそれに関連
したタイミングを変更することができる。 遅延スタツク４０６、配列マルチプライヤ４０
１、加算器４０２、加算器マルチプライヤ４０
２、Ｙラツチ４０３およびマルチプライヤマルチ
プレクサ４０５は２つの補数表示で取扱われるこ
とが望ましい。 無声発生器４０７はシフトレジスタ４１８を有
するランダム雑音発生器である。このシフトレジ
スタ４１８はシフトレジスタ４１８内に擬ランダ
ム項を発生するためのフイードバツク論理４１９
により供給されるフイードバツク項を備えてい
る。出力はそこからとられ、そしてラツチ２０８
ｄ（第８ａ図および第８ｂ図）からOLDPにまた
応答するUVゲート４０８に印加される。オール
ドピツチラツチ２０８ｄは、新しいスピーチパラ
メータがレジスタ２０５に入力される時ピツチ＝
０ラツチ２０８ｂは直ぐに状態を変えるから、ゲ
ート４０８を制御する。けれども、これはインタ
ポレーシヨンカウントIC0の間に起こるから、そ
して無声条件の間新しい値がＫスタツク３０２、
E10ループ３０４およびピツチレジスタ３０５に
次のIC0までインタポレートされないから、スピ
ーチ励発値はチヤープROM４０９からの周期的
励発から無声発生器４０７からのランダム励発ま
で８つのインタポレーシヨンサイクルが起こるま
で変更できない。ゲート４２０はゲート４０８の
出力を励発信号I13の最上位ビツトに加え、それ
により無声スピーチの間実効的に符号ビツトをラ
ンダムに変える。ゲート４２１は、無声スピーチ
条件の間、励発信号I12の最上位ビツトを論理１
に実効的に入れる。このように、ゲート４０８，
４２０および４２１の複合効果はランダムに変わ
る符号を格子フイルタおよび励発発生器２４に印
加されるべき．５の定常10進等価値と関連させる
ことである。 有声スピーチの間、チヤープROM４０９は線
路I6〜I13上の８ビツト出力を格子フイルタに供給
する。この出力は41個の順次に変化する値で構成
され、そしてこれらの値はグラフで表わされる時
チヤープ機能を表わす。ROM４０９の内容は表
８に示されている。ROM４０４はその出力を反
転するように設定され、そしてそのデータは補足
されたフオーマツトの中に記憶される。チヤープ
ROM内に記憶されたチヤープ機能値および補足
値は２つの補数16進表示で表わされる。ROM４
０９は８ビツトレジスタ４１０によつてアドレス
され、その内容は通常各サイクルの間１加算回路
４１１により格子フイルタを通して更新される。
レジスタ４１０の出力は大きさ比較器４０３にお
いてピツチレジスタ３０５の内容と比較され、レ
ジスタ４１０の内容がレジスタ３０５の内容に等
しいかまたはそれより大きい時、４１０の内容を
ゼロにする。第１４ａ図〜第１４ｂ図に詳細に示
されているROM４０９は110010より大きいアド
レスはマルチプライヤマルチプレクサ４０５への
線路I13〜I6にすべてゼロを出力させるように構成
される。ゼロはまたアドレス位置４１〜５１に記
憶される。このように、チヤープはもし必要なら
アドレス位置５０まで占めるように拡大すること
ができる。 ランダムアクセスメモリ論理図 第１２ａ図〜第１２ｂ図はRAM２０３の詳細
論理図の複合図である。RAM２０３はPC1〜
PC4上のアドレスによりアドレス指定され、そし
てこのアドレスはPLA２０３ａで復号されそし
て符号化パラメータがRAM２０３に入力される
べきであることを定める。RAM２０３は12個の
復号化パラメータを記憶し、それらのパラメータ
は、第６図のところで記載した復号法により、３
ビツトと５ビツトの間で変わるビツト長をもつ。
RAM２０３の各セル（Ｂ）は第１２ｂ図に詳細
に示されている。読取り／書込み制御論理２０３
ｂはT1、DIV1、PC0に応答し、そして論理２３
８（第８ａ図〜第８ｃ図）から作動可能パラメー
タロードにより作動可能の時、パラメータロード
がインタポレーシヨンカウントゼロの間の各パラ
メータカウントのＡサイクルの間RAM２０３へ
の書込みに対し作動可能とする。第８ａ図および
第８ｂ図に示されているようにデータがレジスタ
２０５から線路IN0〜IN4でRAM２０３に入力さ
れ、そして前記図に示されているようにデータが
線路OUT1〜OUT5でROM２０２に出力される。 パラメータ読取り専用メモリ論理図 第１３ａ図〜第１３ｂ図にROM２０２の論理
図が示されている。ROM２０２は米国特許第
3934233号に記載された形のROMであることが
望ましい。RAM２０２からのおよびパラメータ
カウント５１３からのアドレス情報はアドレスバ
ツフア２０２ｂに印加される。このアドレスバツ
フアは番号Ａで詳細に示されている。アドレスバ
ツフア２０２ｂに用いられたNORゲート２０２
ａは番号Ｂで詳細に示されている。アドレスバツ
フア２０２ｂの出力はＸ復号器２０２ｃまたはＹ
復号器２０２ｄに印加される。このROMは番号
Ｃでしるされた10個の部分に分割され、そしてそ
の１つが詳細に示されている。これらの部分のお
のおのからの出力線路のための線路は、第８ａ図
および第８ｂ図に示されているように、反転器を
通してレジスタ２０１に加えられる。前記米国特
許第3934233号に詳細に説明されているように、
Ｘ復号器は54X復号線路の１つを選定し、一方Ｙ
復号器２０２ｄは散布線路の隣接する対の間にト
ランジスタセルの存在または非存在をテストす
る。この実施例のROM２０２に記憶されること
が望ましいデータが表６に示されている。 チヤープ読取り専用メモリ論理図 第１４ａ図〜第１４ｂ図はチヤープROM４０
９の複合図である。ROM４０９は、レジスタ４
１０（第１１ａ図〜第１１ｂ図）からアドレス線
路0〜8を通してアドレスされ、そして線路I6
〜I11でマルチプライヤマルチプレクサ４０５に
情報を出力し、そして線路Im1およびIm2でゲー
ト４２１および４２０に出力する。これらはすべ
て第１１ａ図および第１１ｂ図に示されている。
第１１ａ図および第１１ｂ図のところで記載した
ように、チヤープROMは予め定められたカウン
トがレジスタ４１０の中で到達された後すべてゼ
ロを出力する。この場合には10進数51に等価なカ
ウントである。ROM４０９はＸ復号器４０９ｂ
内の線路0および1（およびA0およびA1）のア
ドレスに応答するＹ復号器４０９ａを有してお
り、Ｘ復号器４０９ｂは線路2〜5（およびA2
〜A5）のアドレスに応答する。 ROM４０９はまたラツチ４０９ｃを有してお
り、そしてこのラツチ４０９ｃは復号器４０９ｅ
からラツチ４０９ｃにより10進数51が線路0〜
A5に検知される時セツトされる。復号器４０９
ｅは、ラツチ４０９ｃをリセツトするために、線
路0〜8上の論理ゼロをまた復号する。ROM４
０９はタイミング論理４０９ｆを有しており、そ
してこのタイミング論理４０９ｆは時間間隔T12
にゲート４０９ｇを通してデータをクロツクイン
させる。この時、復号器４０９ｅはアドレス線路
A0〜8に10進数０または10進数51のいずれが起
こつているかを決定するために検査する。いずれ
かの条件が起こるならば、静止ラツチであるラツ
チ４０９ｃにフリツプする。 アドレスラツチ４０９ｈは時間間隔T13にセツ
トされ、そして時間間隔T11にリセツトされる。
ラツチ４０９ｈは、ラツチ４０９ｃがセツトされ
る時、ラツチ４０９ｃが線路0〜5で10進数51
にすることを許す。このように、51アドレスレジ
スタ４１０より大きいアドレスに対して、ラツチ
４０９ｃをリセツトする目的のために、リセツト
論理４１２（第１２ａ図〜第１２ｂ図）によりア
ドレスがゼロにリセツトされたかどうかを決定す
るために時間間隔T12にアドレスがまずサンプル
される。もしアドレスがゼロにリセツトされてい
ないならば、その時には線路0〜8などのよう
なアドレスが入力されていても、T13において論
理４０９ｊにより書替えられる。もちろん、
ROM４０９内の位置５１に、出力線路I6〜I11、
IM1およびIM2のすべてのゼロが記憶されるであ
ろう。このように、論理４０９ｃ，４０９ｈおよ
び４０９ｊの装置により、予め選定された値のア
ドレス、いまの場合５１、はリセツトが起こつた
かどうかを決定するために単に検査されるが、復
号器４０９ａおよび４０９ｂを通してROMセル
の配列体をアドレスすることは許されない。10進
数０と50の間のアドレスは、復号器４０９ａおよ
び４０９ｂを通して、ROMを通常にアドレスす
る。ROMマトリツクスは米国特許第3934233号
に記載された形のものが望ましい。前記記載のよ
うに、ROM４０９の内容は表８に示されてい
る。チヤープ機能はアドレス00〜40にあり、一方
ゼロはアドレス41〜51にある。 切捨て論理およびデジタル・アナログ変換器 第１１ａ図および第１１ｂ図に切捨て論理４２
５およびデジタル・アナログ（Ｄ／Ａ）変換器が
詳細に示されている。切捨て論理４２５はYL13
〜YL14上の２つの補数データを符号大きさデー
タに変換するための回路を有している。論理４２
５ａは、符号ビツトを発生するためにおよび論理
４２５ｃによつて達成される２つの補数の符号大
きさデータへの変換を制御するために、線路
YL13上のＹラツチ４０３からのMSBを検査す
る。符号ビツトは線路Ｄ／ASNおよびSN上
の真論理および偽論理においてＤ／Ａ変換器４２
６に供給される。 論理４２５ｃは線路YL10〜YL4のＹラツチ４
０３からの２つの補数データを線路6〜
Ｄ／A0上の単純な大きさ表示に変換する。 論理４２５ｂはＹラツチ４０３からYL12ビツ
トおよびYL11ビツトをサンプルし、そして出力
Ｄ／A6〜0を論理ゼロにする（すなわち、
もし出力が真論理にあるならば１の値にする）こ
とによりその大きさ切捨て機能を実施し、YL12
またはYL11のいずれかが論理１でありそして
YL13が論理ゼロである場合は値が正であること
を示し、またはYL12またはYL11のいずれかが論
理ゼロでありそしてYL13が論理１である場合は
値は負であることを示す。これらの条件の１つが
起こる時にはいつでも、線路４２７に論理ゼロが
現われ、そしてそれにより論理４２５ｃのおのお
のにおいてVssが出力バツフア４２８に結合され
る。大きさ機能はYL11およびYL12のよりも上位
ビツトを実効的に切捨て処理する。これはいくら
か正統的でない切捨てであることがわかる。それ
は切捨て処理が行なわれる大抵の他の回路におい
て下位ビツトが通常切捨てられるからである。け
れども、この回路では、大きな正値または負荷が
実効的に切りつめられる。より小さな大きさをも
つより重要なデジタルスピーチはこの切捨て法に
より４倍だけ実効的に増幅される。 出力6〜0は、SNおよびＤ／
ASNといつしよに、Ｄ／Ａ変換器４２６に結合さ
れる。Ｄ／Ａ変換器４２６は切捨て論理４２５か
ら７つの線路6〜0で結合された７つ
のMOS装置４２９を有することが望ましい。装
置４２９は、それらの長さ対幅比を制御すること
により、異つた量の電流を通すように構成され、
Ｄ／A6に結合された装置４２９は5に結合
された装置４２９の２倍の電流を流す（オンの
時）。同様に、5に結合した装置４２９は
Ｄ／A4に結合した装置４２９の２倍の電流を流
す。この２：１電流容量は残りの線路3〜
Ｄ／A0に結合された残りの装置に同じように適
用される。このように、1に結合された装
置４２９は同様に0に結合された装置４２
９の２倍の電流を流しうるが、2に結合さ
れた装置４２９の半分だけの電流を流すことがで
きる。すべての装置４２９は並列に接続され、そ
の一方側はVssに結合されることが望ましくそし
て他方側がトランジスタ４３０および４３１を通
して拡声器４のいずれかの側に接続されることが
望ましい。トランジスタ４３０はそのゲートに加
えられるSNによつて制御され、トランジス
タ４３１はＤ／ASNに応じてオンおよびオフにな
る。このように、トランジスタ４３０または４３
１が符号ビツトＤ／ASNの状態に依存する。拡声
器４の音声コイルは100オームのイオンピーダン
スをもつことが望ましく、そして中央タツプが
Vggに接続されることが望ましい。このように、
線路6〜0上の信号は音声コイルを流
れる電流の大きさを制御し、一方線路Ｄ／ASNお
よびSN上の信号はその電流の向きを制御す
る。 中央タツプ付100オーム音声コイルを用いる代
りに、より普通の８オーム拡声器が100オーム中
央タツプ付１次巻線（Vggおよびトランジスタ４
３０，４３１に接続される）と８オーム２次巻線
（拡声器端子に接続される）とを備えた変圧器と
いつしよに用いることができる。なお別の実施例
では、トランジスタ４４０および４４１を用いる
ことにより、中央タツプをなくすことができる。
これらのトランジスタ４４０および４４１は中央
タツプ付変圧器または音声コイルを用いた実施例
では用いられない。 Ｄ／Ａ変換器４２６は線路6〜0お
よびＤ／ASN〜SN上のデジタル符号大きさ
情報をアナログ信号に変換するばかりでなく、こ
のアナログ信号を十分なレベルまで増幅して拡声
器をこのMOS合成チツプ１０から（もしくは、
もし必要なら、前記変圧器を通して）直接駆動で
きることは当業者にはわかるはずである。ちろ
ん、ここに記載されたような簡単なＤ／Ａ変換器
はスピーチ合成回路の他の応用において用いられ
ること当業者にはわかるであろう。 第２２図は第４ａ図および第４ｂ図の全装置を
有する半導体チツプの非常に拡大された平面図で
ある。このチツプは辺の長さは約6.35ミリメート
ル（約250ミル、すなわち0.125インチ）である。
図示されている例では、このチツプは次の設計方
針によるＰチヤンネル金属ゲート法で製造され
た。金属線路幅0.0064ミリメートル（0.25ミル）、
金属線路間隔0.0064ミリメートル（0.25ミル）、
拡散線路幅0.0038ミリメートル（0.15ミル）およ
び拡散線路間隔0.0077ミリメートル（0.30ミル）
である。もちろん、電子ビームマスク製造または
スライス書込みおよび他の技術の出現により設計
方針は一層きつくなるので、合成器チツプの大き
さはさらに小さくなることが可能であろう。合成
器チツプの大きさはまた合成器チツプに用いるこ
とが望ましいいくつかの特性を犠性にすることに
より小さくすることができる。 スピーチ合成器チツプ１０の活動全面積は約29
平方ミリメートル（45000平方ミル）である。 Ｎチヤンネル、コンプリメンタリMOS
（CMOS）またはケイ素ゲート法のような他の
MOS技術を代りに用いうることは当業者にはわ
かるであろう。 この装置のいろいろな部分は前に記載したのと
同じ参照番号がつけてある。 学習機械に用いられる制御器は米国特許第
4074355号に記載されている形のマイクロプロセ
ツサであることが望ましく、その変更点は後で記
載する。もちろん、将来のマイクロプロセツサも
含めて他のプロセツサがここに記載された学習機
械のような応用に用いうることは理解されるべき
である。 米国特許第4074355号のマイクロプロセツサは
米国特許第3991305号に記載されている以前のマ
イクロプロセツサの改良形である。改良点の１つ
はデジツト駆動装置が省略されていることであ
り、したがつて、表示を構成する発光ダイオード
（LED）の配列体がマイクロプロセツサで直接駆
動することができる。設計選択の問題として、こ
の学習機械に用いられる表示は真空（VF）表示
装置であることが望ましい。LEDが直接駆動さ
れる時、表示セグメントが順次作動されることが
望ましく、一方表示レジスタまたはメモリの中の
情報により表示共通文字位置電極が選択的に作動
されることは当業者にわかるであろう。他方、
VF表示が用いられる時、共通文字位置電極が順
次作動されることが望ましく、一方表示レジスタ
またはメモリの中の情報によりセグメントが選択
的に作動される。このように、米国特許第
4074355号のマイクロプロセツサは米国特許第
3991305号に用いられているのと同様なデジツド
走査を用いるように変更するのが望ましい。 米国特許第4074355号のマイクロプロセツサは
４ビツト処理装置であり、そして英数字情報を処
理するためには、付加的ビツトが必要である。６
ビツトを用いることにより、それは26すなわち64
個の独自のコードを表わしうるが、それでアルフ
アベツトの26文字、10個の数字および数個の特別
の文字を容易に扱うことができる。米国特許第
4074355号のマイクロプロセツサを直接６ビツト
処理装置に変える代りに、このことは４ビツト語
を８ビツトバイトに対にしそしてこれらのビツト
の６個を表示復号器に伝送するソフトウエアによ
り間接に達成された。 第１５ａ図〜第１５ｂ図は学習機械に用いられ
ることが望ましいマイクロプロセツサの複合ブロ
ツク線図である。このブロツク線図は米国特許第
4074355号の第７ａ図および第７ｂ図のブロツク
線図と一般的に対応することがわかるはずであ
る。６ビツト動作の前記特徴とVF表示の両立性
をうるためのいくつかの変更もまた示されてい
る。第１５ａ図および第１５ｂ図に示された参照
番号は米国特許第4074355号の参照番号と一般的
に一致している。変更点を詳細に記載しよう。 米国特許第4074355号の第１３図を置換えてい
る第１６ａ図〜第１６ｂ図の複合図を参照すれ
ば、セグメント復合器、およびRAM３１アドレ
ス復号器３３―１、またはセグメント情報を復号
するためのACC1〜ACC8のあることがわかる。
復号器３３―１は前記米国特許の復号器３３に一
般的に対応する。セグメント情報は出力部３２―
２において特定のセグメント線路情報に再符号化
され、そしてセグメント駆動器９１への母線９０
に出力される。処理装置の４ビツト累算器７７か
らのデータの６ビツトは、いま記載されるよう
に、復号器３３―１で復号される。最初、母線８
６上の４ビツトが、状態が論理１である時、TD0
（転送データアウト）命令により累算器ラツチ８
７―１〜８７―８にラツチされる。それから、
（線路８６―１および８６―２からの）母線８６
上の２ビツトが、状態が論理ゼロである時、別の
TDO命令によりそれぞれ累算器ラツチ８７―１
６および８６―３２にラツチされる。それから、
ラツチ８７―１〜８７―３２の中の６ビツトが復
号器３３―１で復号される。セグメント駆動器９
１は第１６ａ図〜第１６ｂ図に示された３つの形
９１Ａ，９１Ｂまたは９１Ｃのうちの１つである
ことが望ましい。９１Ａ形駆動器はACC1〜
ACC8上のデータをピンSEG Ｇ，SEG Ｂ，SEG
ＣおよびSEG Ｄを通して外部に通ずるようにす
る。ピンSEG Ｅに結合された９１Ｂ形駆動器
は、デジツトレジスタ９４―１２がセツトされる
時、デジツトレジスタ９４―１０の内容を外部に
通ずるようにする。ピンSEG Ａに結合された９
１Ｂ形駆動器はプログラムの内容を検査動作中に
出力することを許す。 米国特許第4074355号の第１４図のデジツトバ
ツフアレジスタおよびTDOラツチはまた、(1)
DDIG信号はもはや用いられないから、(2)デジツ
トラツチ（米国特許第4074355号）の素子９７）
はもはや用いられないから、第１７図のデジツト
バツフアレジスタで置換えることが望ましい。記
載を単純にするために、デジツト出力バツフアレ
ジスタ９４の１つだけが詳細に示される。さら
に、学習機械のこの実施例において、表示２は８
文字位置を有することが望ましいから、レジスタ
９４―０〜９４―７を通して表示２の共通電極に
D0〜D7を接続する８つの出力バツフア９８―０
〜９８―７が第１７図に示されている。付加的出
力バツフア９８―８はチツプセレクト信号である
レジスタ９４―１２の内容を合成器１０に伝え
る。 合成器１０との２方向通信を容易にするため
に、米国特許第4074355号のマイクロプロセツサ
はピンSEG Ｇ，SEG Ｂ，SEG ＣおよびSEG
Ｄに２方向通信を許すように変更することが望ま
しい。このように、第１８図において、デジツト
レジスタ９４―１２R12がセツトされる時、情報
を入力するために、これらのSEGピンは入力セ
レクタ１１１ａを通して、正規のＫ線路１１２―
１〜１１２―８に結合される。さらに、これらの
ピンは、累算器７７の情報を出力するために、デ
ジツトレジスタ９４―１２R12および９４―１１
R11がセツトされる時、セグメント駆動器９１Ａ
を通してACC1〜ACC8にまた結合される。 このように、デジツトラツチ９４―１２（外部
とチツプセレクト信号を通信する）がセツトされ
る時、合成器１０にPDC信号を通信するために、
SEG，ＥがR10（デジツトレジスタ９４―１０）
に結合する。また、ACC1〜ACC8はSEG Ｇおよ
びSEG Ｂ―SEG Ｄに出力され、その間にR12お
よびR11がセツトされる。R11が論理０である時、
すなわち、リセツトされる時、セグメント駆動器
９１Ａがオフになり、そして例えば合成器１０を
通してROM１２ａ〜１２ｂからデータを受取る
ために、データがCKB回路１１３の中に読取る
ことができる。第１８図は米国特許第4064554号
の第２２図に示されたキーボード回路１１１を置
換える。 ピンSEG ＧおよびSEG Ｂ〜SEG Ｄは合成器
１０のCTL1〜CTL8ピンに結合されることが望
ましく、一方ピンSEG Ｅは合成器１０のPDCピ
ンに結合されることが望ましい。 読取り専用メモリ１２ａまたは１２ｂまたは１
３ａまたは１３ｂが第１９図、第２０ａ図、第２
０ｂ図、第２１ａ図および第２１ｂ図に示されて
いる。第１９図はこれらのROMの任意の１つの
ブロツク線図である。第２０ａ図および第２０ｂ
図はROMに対する制御論理の複合論理図であ
り、一方第２１ａ図および第２１ｂ図はＸおよび
Ｙアドレス復号器の複合論理図であり、メモリセ
ルの配列体を図で概略的に示している。 第１９図において、ROM配列体６０１は８つ
の出力線路を備えて配置され、16384ビツトの各
部分から１つの出力線路がある。ROM配列体６
０１からの８つの出力線路は出力ラツチ６０２を
通して８ビツト出力レジスタ６０３に接続され
る。出力レジスタ６０３はピンADD1〜ADD8で
相互接続され、そして４つのピンADD1〜ADD8
を通して出力レジスタ６０３から４つの高次ビツ
トまたは低次ビツトに通ずるように配置される
か、またはビツトにピンADD1を通して出力レジ
スタ６０３から順次に通ずるように配置されるか
のいずれかである。用いられた特定の変更例はマ
スクプログラム可能ゲートにより選択的でありう
る。 ROM配列体６０１は14ビツトアドレスカウン
タ６０４を通してアドレスされる。アドレスカウ
ンタ６０４は４ビツトチツプセレクトカウンタ６
０５と関連している。アドレスカウンタ６０４内
のアドレスとチツプセレクトカウンタ６０５が、
復号化ロードアドレス（LA）指令に応答して、
ピンADD1〜ADD8からある時刻に４ビツトがロ
ードされる。最初のLA指令はアドレスカウンタ
６０４内に４つの最小位ビツト（ビツトA0〜A3）
をロードし、そして後のLA指令は高次ビツト
（A4〜A7、A8〜A11およびA12〜A13）をロードす
る。第4LAサイクルの間、A12およびA13ビツト
は、チツプセレクトカウンタ６０５内のCSOお
よびCS1ビツトがロードされるのと同時に、ロー
ドされる。第5LA指令では、チツプセレクトカウ
ンタ６０５内の２つの最大位ビツトがADD1およ
びADD2からロードされる。カウンタ６０６は、
ADD1〜ADD8の４ビツトがカウンタ６０４およ
びまたは６０５に入力されるべき場所を示すため
に、受取つたLA指令を連続的にカウントする。 LA指令、TB（転送ビツト）指令およびRB（読
取りおよび分岐）指令を出力する復号器６０７へ
のI0ピンおよびI1ピンを通して、指令がROMに
送られる。 アドレスレジスタ６０４およびチツプセレクト
レジスタ６０５はそれらと関連した１加算回路６
０８を有しており、この回路はこれらのレジスタ
に含まているアドレスを増す。アドレスレジスタ
６０４に記憶された14ビツト数の外側で桁上がり
が起こる時、この桁上がりはシフトセレクトレジ
スタ６０５の中に実行され、このシフトセレクト
レジスタは、たとえば、もし以前に作動していな
いならばチツプセレクト機能を作動させ、または
もし以前に作動しているならばチツプセレクト機
能を作動しなくなる。または、出力レジスタ６０
３の８ビツト内容が、RB指令に応答して、セレ
クタ６０９により、アドレスレジスタ６０４にロ
ードすることができる。RB指令の間、配列体６
０１の第１バイト読取りは低次８ビツトとして用
いられ、一方次の引続くバイトはカウンタ６０４
における高次６ビツトに対して用いられる。 チツプセレクトレジスタ６０５の出力は、チツ
プセレクトカウンタ６０５の内容をコネクタ６１
０のプログラミングにより入つた予め選定された
コードと比較するために、プログラム可能コネク
タ６１０を通してゲート６１１に印加される。ゲ
ート６１１はまたチツプセレクトピン上のチツプ
セレクト信号に応答し、チツプセレクト特性が、
４ビツトチツプセレクトレジスタ６０５の内容か
およびまたはCSピン上のチツプセレクトビツト
の状態かのいずれかに基づくことを許す。ゲート
６１１の出力は２つの遅延回路６１２に印加さ
れ、その出力は出力レジスタ６０３からピン
ADD1〜ADD8に情報を出力するのに関連した出
力バツフアを制御する。遅延回路６１２により与
えられる遅延はこの実施例では２バイト遅延を行
なう。それは、ピンADD1〜ADD8に入力される
アドレス情報は、それに応答して出力されるデー
タを、ROM配列体６０１を呼出すのに要する時
間だけ進むからである。ここに記載された学習機
械の実施例において、CSピンが用いられること
が望ましい。 タイミングPLA６００は、他の制御信号のタ
イミングと共に、ROM配列体６０１に出力され
る制御信号のタイミングのために用いられる。 第２０ａ図および第２０ｂ図の複合図におい
て、出力レジスタ６０３は８つの「Ａ」ビツトラ
ツチによつてつくられ、その１つを例にとつて示
したのが６１７である。レジスタ６０３の出力
は、ADD1〜ADD4に対しては出力バツフア６１
６へおよびADD8に対しては出力バツフア６１６
ａへ低信号または高信号で制御される４ビツト経
路を通り、並列に接続される。バツフア６１６お
よび６１６ａは第２１ａ図〜第２１ｂ図に詳細に
示されている。 低および高に応答してレジスタ６０３から並列
出力の転送を制御するゲート６１５はマスクレベ
ルプログラム可能ゲートであることが望ましく、
そしてこのゲートは、このチツプがここに記載さ
れた学習機械に用いられる時、プログラムされな
いことが望ましい。むしろ、レジスタ６０３内の
データがプログラム可能ゲート６１４を通りバツ
フア６１６ａおよびピンADD8に順次に伝送され
る。高信号に応答してADD1〜ADD8に出力され
るビツトは、順次シフトが通常低信号と高信号の
間で達成されるであろうから、レジスタ６０３内
の第４ビツト〜第７ビツトよりはむしろ第３ビツ
ト第６ビツトから駆動される。 アドレスレジスタ６０４は６１７で示された１
４のビツトラツチから構成される。線路A0〜A13
上のアドレスレジスタ６０４内のアドレスは第２
１ａ図〜第２１ｂ図に示されたROM Ｘおよび
Ｙアドレスバツフアに通している。レジスタ６０
４は４つの部分６０１ａ〜６０１ｄに分けられ
る。６０１ｄ部分は0信号に応答してADD1〜
ADD8から４ビツトをロードし、６０１ｃ部分は
LA1信号に応答してADD1〜ADD8から４ビツト
をロードし、そして６０１ｂ部分は2信号に応
答して同様に動作する。部分６０１ａは長さが２
ビツトであり、そして2信号に応答してADD1
およびADD2ビツトをロードする。チツプセレク
トレジスタ６０５は６１８に示された形の４つの
Ｂ形ビツトラツチで構成される。低次ビツトCS0
およびCS1はLA3信号に応答してADD4および
ADD8からロードされ、一方高次ビツトCS2およ
びCS3は4信号に関しADD1およびADD2からロ
ードされる。0〜4信号はカウンタ６０６に
より発生される。カウンタ６０６は４つのＡビツ
トラツチ６１７から成る４ビツトレジスタ６１９
を有する。４ビツトカウンタ６１９の出力は1
〜4信号を復号するためにPLA６２０に印加
される。0信号はNANDゲート６２１により
発生される。0信号はTB信号のすぐ後に復号
されるLA信号に応答して起こる。ゲート６２１
はラツチ６２２からLA信号に論理１を期待し、
そしてLTBD（ラツチされた転送ビツト遅延）信
号に論理１を期待する。復号器６０７はTB、
LAおよびRB制御信号を復号するために、ピンI0
およびI1に印加されたI0およびI1信号を復号する。
I0およびI1ピンの信号は表９に示されている。ラ
ツチ回路６２２は、前に受けた命令がLA指令で
あつたか、TB指令であつたかまたはRB指令で
あつたかを示すために、LA，RBおよびTBに応
答する。 引続くLA指令をカウントする他に、引続く
TB指令をカウントするために、カウンタ６０９
およびPLA６２０が用いられる。このことが実
行される。それは、この実施例において、各TB
指令はピンADD8上のレジスタ６０３から合成器
チツプ１０に１ビツトを転送し、そして出力レジ
スタ６０３は８つの引続くTB指令毎に１回ロー
ドされるからである。このように、PLA６２０
はまたROM配列アドレス指定順序を開始するた
めにTB8指令を生ずる。カウンタ６１９および
PLA６２０のタイミング順序が表10に示されて
いる。もちろん、1〜4信号は引続くLA指
令に応答して発生するだけであるが、一方TB8信
号は引続くTB指令に応答して発生するだけであ
る。 １加算回路６０８は、TB指令またはRB指令
に応答して、プログラムカウンタ６０４の中の数
を大きくする。２つの引続くバイトはRBサイク
ルの間新しいアドレスとして用いられるから、カ
ードアドレスと１だけ増大された現在のアドレス
はこれらの２つのバイトを生ずるのに用いられな
ければならない。１加算回路６０８の出力は、セ
レクタ６０９を通り、増大の結果を伝達するため
にカウンタ６０４の入力に印加される。セレクタ
６０９は、配列体６００からの信号BRにより制
御される時、出力レジスタ６０３のビツトをRB
サイクルの間プログラムカウンタ６０４に伝送す
ることを許す。１加算回路６０８はまたチツプセ
レクトカウンタ６０５にカウントを通して結合さ
れ、プログラムカウンタ６０４に記憶されている
14ビツトの外側で桁上がりが起こる時にはいつで
も、そこに記憶されている数を大きくする。チツ
プセレクトカウンタ６０５の出力は、プログラム
可能ゲート６１０を通して、ゲート６１１に印加
される。CSピン上の信号はまたゲート６１１に
印加することができる。またはCS3の内容と比較
することができる。このように、ゲート６１１
は、(1)CS信号の状態、(2)カウンタ６０５内の特
定のカウント、(3)チツプセレクトの状態とCS3の
状態の比較、(4)これらの組合わせ、のいずれかを
検査できる。ゲート６１１出力は、６２２で示さ
れているＣ形の２ビツトラツチを通り印加され
る。タイミング配列体６００は、RBおよびTB
順序の間、ROM順序のタイミングを制御する。
配列体６００はPLA部６００ａおよび６００ｂ、
カウンタ６２３および６２４を有している。カウ
ンタ６２３は６１７で示された２つのＡ形ビツト
ラツチから成る２ビツトカウンタである。カウン
タ６３はROM呼出しが特定の命令を実行するの
に要求される回数をカウントする。例えば、TB
指令は1ROM呼出しを必要とし、一方RB指令は
3ROM呼出しを必要とする。６１７で示された
形の４つの「Ａ」形ビツトラツチから成るカウン
タ６２４は、ROM配列体６０１を呼出すのに用
いられるいろいろな制御信号を発生するために、
ROMタイミング順序を通してカウントする。
TB指令に対するタイミング順序は表11に示され
ている。RB指令に対する同様なタイミング順序
が表12に示されている。PLA６００ａおよび６
００ｂにより発生するいろいろな信号を簡単に記
述しよう。BR信号は出力レジスタ６０３からプ
ログラムカウンタ６０４への２つの順次ビツトの
転送を制御する。TF信号はセンスアンプラツチ
６０２（第２１ａ図〜第２１ｂ図）から線路SA0
〜SA7の出力レジスタ６０３への８ビツトの転送
を制御する。INCはプログラムカウンタの順次増
大を制御し、発生した各INC信号に対し２ビツト
である。PCはROM配列体に対する予め充電信号
であり、そして通常約10マイクロ秒の間存在す
る。DC信号はROM６０１配列体を放電し、そし
て各DC信号に対し約10マイクロ秒間続くことが
望ましい。この特定のROM配列体は放電するの
に約70マイクロ秒かかり、したがつて、７つの
DC信号が各アドレス指定順序の間に生ずること
が望ましい。SAMはROMからセンスアンプラツ
チ６０２に出力されるデータをゲートし、一方
SADはプログラムカウンタからROMアドレスバ
ツフア６２５（第２１ａ図〜第２１ｂ図）へのア
ドレスをゲートすることによりアドレス線路をサ
ツトする。 本発明は特定の実施例に基づいて記載されたけ
れども、この記載は限定的な意味に解釈すべきで
はない。記載された実施例のいろいろな変更は当
業者には明らかであろう。したがつて、このよう
な変更実施例は本発明の特許請求の範囲に入るも
のと考えるべきである。
及びこれを利用した音声合成装置に関するもので
ある。更に詳細にいえば、本発明は小さな半導体
チツプの中に形成されたスピーチ合成装置を用い
て可聴音をもつて言語を発生することのできるデ
ジタル音声データ伝達方法及びこれを利用した音
声合成装置に関するものである。 先行技術において、デジタル音声データ伝達方
法及びこれを利用した音声合成装置を用いたいろ
いろな電子式教授装置および電子ゲームが知られ
ている。例えば、ランダムに選定された問題を用
いて児童に算数を数えるための小形電子式学習機
械は米国特許第3584398号に記載されている。さ
らに、生徒に音声情報と映像情報の両方を示すた
めに従来の映写フイルム法またはビデオテープ法
を用いた学習機械が知られており、そしてこれら
は生徒に質問を出し、そして生徒からの答を受取
りそしてそれを訂正する装置を備えている。この
ような自動学習装置の提案はポールK.ワイマー
（Paul K.Weimer）の論文「IRE Transaction
on Education」（1958年６月）に見られる。けれ
ども、映写機やビデオテープ機器を用いた学習機
械は容積が大きく、重くそしてかなり高価である
ことは明らかである。さらに、学習機械が出す質
問を少なくとも部分的にランダム化することが望
ましい。もちろん、この機能は従来の音声テープ
またはビデオテープまたは映写機では実行するこ
とはむつかしい。 また先行技術はデジタルデータから人間のスピ
ーチを合成するためのいろいろな技術を示してい
る。例えば、IEEE Spectrumの1973年10月号28
〜34頁の「Voice Signals：Bit by Bit」に簡単
に記載されている技術がある。人間のスピーチを
合成するための重要な技術、およびここに記載さ
れるスピーチ合成チツプにより用いられる技術は
線形予想コーデイングと呼ばれる。この技術の詳
細については米国音響学会雑誌第50巻第２号（第
２部）637―50頁のB.S.AtalおよびSuzanne L.
Hanauer 著「Speech Analysis and Synthesis
by Linear Prediction of Speech Wave」を参
照されたい。 米国出願中特許出願番号第Ｓ／N807461号の
「Lattice Filter for Waveform or Speech
Synthesis Circuits Using Digital Logics」は１
つの半導体チツプ上に実施しうる格子フイルタを
記載している。ここに記載されるスピーチ合成チ
ツプは前記出願中米国特許に記載されている格子
フイルタを利用する。 本願発明の目的は、出来るだけ少ないデータ量
を用いることにより、品質を劣下させることな
く、音声合成を行わせようとするところにありま
す。 デジタル音声データを、有声音声用の第１形式
フレームと、これより少いビツト数の音声フイル
ター・パラメータを含む無声音声の第２形式フレ
ームとに区別し、それらのデータを記憶し伝達す
ることによつて、少ないデータ量で品質の劣下の
ない音声合成を行うことが出来るようになりま
す。 特に記憶容量の限定された記憶手段、例えば半
導体ROMを用いる場合、その効果は顕著なもの
となります。 本発明の１つの目的はある１つの言語の言葉を
入力手段により受取り、他の言語の言葉を音声合
成器による可聴音をもつて出力する電子装置をう
ることである。 本発明の他の目的は携帯可能で電池駆動がで
き、話す機能を有する電子装置をうることであ
る。 上記の目的を達成するため、本発明の構成は、
第１の言語における複数の言葉を表わすデータを
蓄積する記憶手段と、第２の言語の言葉を操作者
が入力できる入力手段と、上記第２の言語の言語
に対応する上記第１言語の選択された言葉を決定
する比較手段と、上記第２言語の言葉に対応する
上記第１言語の選択された言葉を上記操作者に知
らせる告知手段と、からなり、上記告知手段は集
積回路音声合成器に結合されるようになつてい
る。 また、上記入力手段として第２言語に対応する
文字キーを有するキーボードを使用することもで
きる。 機械が提出する質問はメモリ装置の中にデジタ
ルコードとして記憶される。このメモリは、この
装置への電力の供給が止められても提示した質問
が消えないように、不揮発性形であることが望ま
しい。スピーチ合成回路がこのメモリの出力に接
続されて、そこに記憶されている付加信号を可聴
スピーチに変換する。いくつかの形のスピーチ合
成器が知られている。記載される実施例では、ス
ピーチ合成器は線形予想コーデイングを用いて実
施され、そして１つの半導体チツプ上に集積して
製造される。このスピーチ合成器からの出力を可
聴音に変換するために、拡声器またはイヤホーン
および（もし必要なら）増幅器が備えられる。文
字数字式記号を収容しうるキーボードおよび表示
を備えることが望ましい。表示とキーボードはス
ピーチ合成回路とメモリに制御回路を通して結合
することが望ましい。記載される実施例では、制
御器の機能は適切にプログラムされたマイクロプ
ロセツサ装置によりえられる。この制御回路は提
示されるべき質問に対応したデジタル信号を読取
るようにメモリを制御する。この質問はそこに記
憶されている複数個の質問からランダムに選択さ
れることが望ましい。提示される質問は、拡声器
またはイヤホーンと組合わされた合成器回路によ
り、可聴信号に変換される。このメモリは提示さ
れた質問に対する正しい答を表わすデータをまた
記憶していることが望ましく、そのデータは制御
器回路に供給される。操作者がキーボードを使つ
て提示された質問に対する答を入力する時、制御
器は入力された答とメモリに記憶されている答を
比較し、そしてこの比較の結果を操作者に知らせ
る。 また、他の方法として、操作者はある１つの言
語でデータを入力し、音声合成回路に与えられる
デジタル化されたスピーチ・データの選定された
部分によつて、他の言語の人の音声を得ることが
できる。 操作者は表示を通して可視的に知らされるか、
または話す合成回路と拡声器またはイヤホーンを
通して可聴的に知らされる。もし操作者が正しい
答を与えたならば、例えば、「大へんよくできま
した（very good）」と操作者に知らせ、もし操
作者が正しくない答を与えたならば、例えば、
「間違いです。もう一度やつて下さい（no，try
again）」と操作者に知らせる。もちろん、提示
される質問はやや複雑で長い質問である場合もあ
るし、または、記載される実施例におけるよう
に、１語を話してその正しい綴字を書かせるとい
うように簡単な場合もある。もちろん、提出され
る質問が短かければ、それだけ与えられた容量の
メモリの中に記憶可能な質問の数は多くなる。学
習機械はいくつかのむつかしさのレベルを持つよ
うに構成されることが望ましい。このように、最
も易しいレベルでは「dog」、「cat」、「time」等
の語であるかも知れないし、一方次のレベルでは
「mother」、「flower」等の語が出てくるかも知れ
ない。もちろん、与えられた語いの中からどの語
を選定するかは設計のさいの選択の問題である。
制御回路は、提示された質問をいろいろなむづか
しさのレベルからランダムに選定するように、制
御することが望ましい。利用される特定のむつか
しさのレベルは、キーボードまたは他の装置によ
つて入力された命令に基づいて、選択される。操
作者が正しい答を与えた後、例えば、語
「spoken」を正しく書けば、その後は学習機械は
別のランダムな語を選定するのに進むことが望ま
しい。正しくない答が与えられた時には、制御器
回路は、操作者にその答が正しくないことを知ら
せた後、その語を再び提示し、そしてもし操作者
が正しくない答を与え続けるならば、制御器回路
は、表示またはスピーチ合成回路を通して、正し
い答を知らせ、そしてそれから別の語または別の
質問をランダムに選定して提示するのに進む。こ
の学習機械は容易に携帯可能な容器の中に納める
ことができる。上記スピーチ合成回路は、従来の
MOS設計法および従来のＰ―MOS処理法を用い
て、28平方ミリメートル（45000平方ミル）程度
の単一半導体チツプ上に集積することができる。
もちろん、Ｃ―MOS処理法はチツプの大きさを
もう少し大きくする傾向があるであろう。 記載された実施例では、学習機械は別の動作モ
ードで動作することが望ましく、これを詳細に記
載しよう。 第１図は本発明をによるデジタル音声データ伝
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図である。この学習機械は
容器１を備えており、この容器の中に電子回路
（図示されていない）が入つている。この電子回
路は集積回路でつくることが望ましい。これらの
回路は表示２、キーボード３および拡声器４また
は他の音声コイル装置（第１図には示されていな
い）に接続されている。けれども、開口部４ａが
図示されており、この開口部の後ろに拡声器４を
取付けるのが望ましい。表示は記載される実施例
では真空螢光形であることが望ましいが、他の表
示装置、例えば発行ダイオード配列体、液晶装置
列体、電気発色装置配列体、ガス放電装置配列体
またはもし必要ならば他の表示装置を用いうるこ
とは当業者にはわかるであろう。またこの実施例
では、設計のさいの選択の問題として、８文字位
置を有している。この実施例の学習機械のキーボ
ード３は40個のキースイツチ位置を有しており、
そのうちの26個のキースイツチ位置はこの学習機
械にアルフアベツト文字を入力するのに用いられ
る。残りの14個のキースイツチ位置のうち、５個
のキースイツチ位置はモードキー（オン／綴字モ
ード、学習モード、語推測ゲームモード、コード
ブレーカモード、ランダム文字モード）に対して
用いられ、他の５個のキースイツチ位置は、その
モードにおいて学習機械により実行される機能
（エンタ、再度云う、リプレー、消去、進行）を
制御するのに用いられそして残りの４個のキース
イツチ位置はアポストロフイキー、空白スペース
キー、語リスト選択キー、オフキーに対して用い
られる。学習機械が話す語は、それらの語の正し
い綴字と共に、１個または複数個の読取り専用メ
モリにデジタル情報として記憶される。 第１図に図示された学習機械は、必要に応じ、
電池から電力の供給を受けることも可能であるし
また外部の電源から電力の供給を受けることも可
能である。容器は鋳型注入プラスチツクで作るの
が望ましく、キーボードスイツチは、もし必要な
らば、米国特許第4005293号に記載された形のキ
ースイツチの２つの５×８配列体を有することが
可能である。もちろん、他の形の容器物質やスイ
ツチを用いることができる。 学習機械の外観を記載したが、この学習機械の
動作モードをまず説明し、第１図の学習機械の動
作を実行させるのに用いられるいろいろな電子回
路のブロツク線図と詳細な論理図を説明しよう。 この実施例の学習機械は５つの動作モードを有
している。それらを順に説明しよう。当業者にと
つては、これらの動作モードを変更したり、数を
減少させたり、または性能を拡大したりすること
は明らかに容易である。設計選択の問題として、
この話す機械および学習機械は次の動作モードを
有している。 第１モード、すなわち綴字モード、は「オン」
キーが押される時自動的に入る。綴字モードにお
いて、この学習機械は選択された語リストからそ
して選択された語リストの中の選定された困難さ
の分類において10語をランダムに選定する。語リ
ストは「語リスト選択」キーを押すことによつて
変えることができる。この「語リスト選択」キー
は、「語リスト選択」キーが押される度に、フリ
ツプ動作をするフリツプフロツプ回路を実行する
ソフトウエアに結合されている。この時、語リス
ト選択フリツプフロツプはそれから10語がランダ
ムに選定される読取り専用メモリ対を決定する。
各語リストは困難さの４つのレベルに配列された
語を有することが望ましい。学習のこの実施例は
自動的に困難さの最小困難レベルに入る。最小困
難レベルが選定されたということは表示２に
「SPELL Ａ」を表示することにより示される。
困難レベルはＢキー、Ｃキー、Ｄキーを押すこと
によつて増大し、そして表示２にそれらに応答し
てそれぞれ「SPELL Ｂ」、「SPELL Ｃ」、
「SPELL Ｄ」を表示するであろう。語リストと
困難レベルを選択すれば、「進行」が押され、そ
れで学習機械は10語をランダムに選択することを
始め、そして語「SPELL」を云つてその次にラ
ンダムに選定された語がくる。表示２にセグメン
トＤ（第２図）の線が最も左側の文字位置に現わ
れる。この時、生徒は(1)その語の自分で書いた綴
字を入れてそして「エンタ」キーを押すか、また
は(2)「再度云う」キーを押すことができる。また
生徒は「エンタ」キーを押す前に入れた綴字が正
しくないのに気が付いたならば「消去」キーを押
すことができる。それから再び生徒は正しい綴字
の入力を試みることができる。「再度云う」キー
により学習機械はその語を再度云う。ある実施例
では、「再度云う」キーをさらに押すと選定され
た語をもう一度もつとゆつくり云う。生徒がキー
ボード３のアルフアベツトキーを用いて語の綴字
を入れる時、この入力された綴字が表示２に表わ
れ、そして文字が入力される度に左から右に移動
する。「エンタ」キーを押した後、学習機械は読
取り専用メモリの１つの中に記憶されている正し
い綴字と生徒の綴字とを比較し、そして生徒の綴
字が正しかつたか誤つていたかを生徒に口頭で示
す。この口頭の応答はまた読取り専用メモリにデ
ジタル情報として記憶される。もちろん、もし必
要ならば可視応答も同様にしてまたはその代りに
用いることができる。この実施例では、生徒には
正しく語を綴る２回の機会がある。もし生徒が語
を正しく綴るのになお失敗したならば、学習機械
は生徒に対しその語を（拡声器４を通して）口頭
を答えそして（表示２によつて）その語を目で見
えるように綴り、そして10個のランダムに選定さ
れた語群から次の語に進む。 10個のランダムに選定された語の綴字のテスト
が終わると、この学習機械は正答と誤答の数を口
頭でまたは目で見えるように表示する。さらに生
徒、に付加的補強を与えるために、学習機械は綴
字の正しさの関数である可聴応答を与えることが
望ましい。この実施例では、学習機械は曲を演奏
し、その音の数は選定された語群に対する学生の
綴字の正しさの関数である。「エンタ」、「再度云
う」、「消去」、「進行」の機能キーの利用を綴字モ
ード動作に基づいて記載してきた。付加的機能キ
ー「リプレイ」があるが、その機能はまだ記載し
なかつた。「リプレイ」キーはその群が完了した
後学習機械に10個のランダムは選定された語を繰
返させる、またはもしその群の中を進行中に押す
ならば、学習機械に10語の群の第１語から再び始
める。または、10語の群の終わりのところで生徒
は「進行」キーを押すことができ、それにより選
定された語リストから10語の別の群のランダム選
定を開始する。 綴字モード問題の模範的セツトが表に示され
る。問題の模範的セツトの中で生徒が行なうかも
知れないキーの押し方の例が、学習機械が表示２
および拡声器４のところで行なう応答と共に、あ
げてある。 学習モードは「学習」キーを押すことにより入
る。学習モードでは、「進行」キーが押された後、
学習機械は選定された困難レベルで選定された語
リストから10語をランダムに選定し、そしてラン
ダムに選定された第１語を表示２に表示し、そし
て約１秒後に「それを云へ」という。それから約
２秒後に、学習機械は表示２に示された語を発音
する。この時間間隔の間に、生徒は表示２に示さ
れた語を発音する機会が与えられる。それから学
習機械はその語がどのように発音されるべきであ
るかを示す。ランダムに選定された10語が終つた
後、学習機械は前記綴字モードに自動的に戻る
が、綴字モードでテストされる10語は学習モード
で前に現われた10語である。一方学習モードにお
いて、「再度云へ」、「消去」、「繰返し」、「エンタ
」
キーは効力がない。困難レベルは綴字モードにお
けるように選定されるが、学習モードでは、学習
機械は「SAY IT Ａ」、「SAY IT Ｂ」等のよう
にいろいろなレベルを表示する。「進行」キーを
押すと、学習機械は学習モードにおいて10語の別
の群を選定する。学習モード問題の模範的セツト
は表に示されている。 語推測モードは「語推測」モードキーを押すこ
とによつて入れられる。語推測モードでは、学習
機械は選定された語リストから語をランダムに選
定し、そして表示２の多くの文字位置の線で表示
する。この文字位置の数はランダムに選定された
語の中の文字の数に対応する。したがつて、もし
学習機械が例えば語「course」をランダムに選定
するならば、その時には表示２の８文字位置の６
文字位置に線が現われ、最も左の位置から始まつ
て６文字位置だけ右に進む。これらの文字位置の
中のＤセグメントに電力を供給することによつて
この表示の中に線が示される。第２図を見よ）。
この時、児童はキーボード２の文字キーを押すこ
とにより、ランダムに選定された語の中の文字の
推測をエンタするのに進むことができる。正しい
選択がなされた場合、この学習機械は可聴４音応
答を行ない、そして選ばれた文字がランダムに選
定された語の中に起こるあらゆる場所を示す。文
字が一旦正しく推測されると、それらはゲームの
終りまでこの表示の中に残る。正しくない推測を
した場合には、学習機械は何の反応もしないこと
が望ましいが、しかし「正しくない推測」といつ
た何かを云うことも可能である。この実施例で
は、児童は６つの正しくない推測を行なつた。第
７番目の正しくない推測をすると、学習機械は
「私の勝」と云う。他方もし児童が７つの正しく
ない推測をする前にすべての文字を正しく推測す
るならば、学習機械は「あなたの勝」と云い、そ
して可聴４音応答をする。したがつて、語推測モ
ードにおいて、児童はこの学習機械を使つて自分
自身によりまたは他の児童と一緒に「ハングマ
ン」として知られる伝統的綴字ゲームをすること
ができる。例示的語推測問題は表に示されてい
る。 記載された学習機械は「コードブレーカ」とし
て知られる別の動作モードをもつており、これは
「コードブレーカ」モードキーを押すことにより
入る。このモードでは、児童はその選択した任意
の語を入れることができ、そして「エンタキー」
を押すと表示の文字は予め定められたコードに従
つて交換する。したがつて、コードブレーカモー
ドでは、学習機械は児童によつて選択された語を
符号化するのに用いられる。さらにコードブレー
カモードでは、符号化された語を入れることによ
りそして「エンタキー」を押すことにより、符号
化された語を復号するのに学習機械を用いること
ができる。 学習機械がもちうる別のモードは「ランダム文
字」モードであり、このモードは「ランダム文
字」キーを押すことによつて入れられる。ランダ
ム文字モードでは、学習機械は、「進行キー」を
押すことにより、表示２の第１文字位置に、アル
フアベツトのランダムに選定された文字を自動的
に表示する。アルフアベツトの文字はそれらが英
語に出てくるのにほぼ比例して出てくる。したが
つて、よく用いられる文字はそれ程用いられない
文字に比べてよりひんぱんに表示される。もし
「進行」キーが再び押されるならば、その時には
別のランダムに選定された文字が第１文字位置に
表示され、そして前に選定された文字が右の第２
文字位置に移動し、そして「ランダム文字」キー
をさらに押せばそれに応答して同じように動作す
る。 第２図は表示２のセグメントの提案された配置
を示したものである。表示２は８文字位置を有す
ることが提案され、これらの文字位置のおのおの
は16セグメント文字であり、これらは英国国旗の
ように配置された14セグメントとアポストロフイ
と小数点の付加的２セグメントより構成される。
第２図において、セグメントａ〜ｎは英国国旗の
形に似て配置され、一方セグメントapはアポス
トロフイを示し、そしてセグメントdptは小数点
を示す。セグメント導体Sa〜Sn、SdpおよびSap
は表示２の８文字位置のそれぞれａ〜ｎ、dptお
よびatに結合される。また、各文字位置に対し、
D1〜D8としるされた共通電極がある。表示２が
真空螢光表示装置によつて作られる時、セグメン
ト電極は真空螢光表示装置の陽極であり、一方各
共通電極は各文字位置と関連したグリツドにより
えられることが望ましい。セグメント導体（Sa
〜Sn、SdptおよびSap）の信号と文字共通電極
D1〜D8の信号を適当に複合することにより、表
示はアルフアベツトのいろいろな文字、点、スポ
ストロフイおよびいろいろな数字を示すことがで
きる。例えば、文字共通電極D1に適切に電力が
供給される時、セグメント導体Ａ，Ｂ，Ｃ，Ｅお
よびＦに適切に電力を供給することにより、文字
Ａが表示２の第１文字位置に現われる。さらに、
文字共通電極D2に適切に電力が加えられる時、
セグメント導体Ａ，Ｂ，Ｃ，Ｄ，Ｈ，ＩおよびＪ
に適切に電力を加えることによつて、文字Ｂが表
示２の第２文字位置に現われる。アルフアベツト
の他の文字やアポストロフ、点および数字は適切
なセグメント導体と共通電極に適当な電力を加え
ることによりつくれることは当業者には明らかで
あろう。動作のさい、表示２に文字を表示するた
めに、選定されたセグメント導体に適当な電圧が
加えられて、文字共通電極D1〜D8に適当な電圧
が逐次加えられる。もちろん、表示２に表示をう
るために、デジツト電極に選択的に電力が加えら
れていて、セグメント電極に逐次電力を加えるこ
ともできる。 第３図は話す学習機械の記載される実施例を構
成する主要部品のブロツク線図である。記載され
る学習機械のエレクトロニツクスは３つの主要な
機能群に分けることができる。１つは制御器１１
であり、他の１つはスピーチ合成器１０であり、
そしてもう１つは読取り専用メモリ（ROM）１
２である。この実施例では、これらの主要電子機
能群はそれぞれ別の集積回路チツプの上に集積さ
れるが、ただしROM機能群だけは２つの集積回
路チツプの上に集積される。したがつて、スピー
チ合成器１０は第３図においてブロツク１０で示
された１つの集積回路で実施されるのが望まし
く、一方制御器は第３図のブロツク１１で示され
た別の集積回路の上に集積される。この学習機械
のための語リストはROM機能群１２の中に記憶
される。このROM機能群は語の正しい綴りとデ
ジタルコーデイングのフレームの両方を記憶す
る。このデジタルコーデイングはスピーチ合成器
１０によつて電気信号に変換され、そしてこの電
気信号が拡声器または他の音声コイル装置４を駆
動する。この実施例において、ROM機能群１２
は262144ビツトのメモリを有することが望まし
い。設計での選択の問題として、262144ビツトの
データは第３図の１２ａおよび１２ｂで表わされ
た２つの別々の読取り専用メモリチツプの間に分
割される。ROM機能群１２のメモリ容量は設計
で選択できるが、第６図のところで考察するデー
タ圧縮特性を用いて、262144ビツトの読取り専用
メモリは250語程度の話し言葉やそれらの正しい
綴字および学習機械によつて話されるいろいろな
音の調子や云い方を記憶するのに用いることがで
きる。 第１図のところで考察したような、「語リスト
選択」キーにより学習機械が他の語リストから語
を選択する。第３図において、学習機械で用いら
れる基本語リストは、それらの綴字やこの学習機
械が異つたモードの動作のさいに話す適当な語法
と共に、ROM１２ａ，１２ｂに記憶される。
「語リスト選択」キーを押すことによつて選択す
ることができる第２語リストはROMの別の対１
３ａ，１３ｂに記憶されることが望ましい。第３
図では、これらは点線で示されている。それは、
これらの読取り専用メモリが、学習機械に本来取
付けられているよりは、むしろこの機械を使う人
が学習機械に取付けることが望ましいからであ
る。（もちろん、子供がこの機械を使う時、子供
は必要な器用さをもつていないので、大人が読取
り専用メモリを交換することが望ましい。）この
ように、多くの異つた語リストの「ライブラリ」
が学習機械と共に用いることが可能となる。 もちろん、その上に学習機械がつくられるチツ
プの数は設計で選択でき、そして大規模集積技術
が（電子ビーム腐食技術および他の技術を用い
て）改良されるので、集積回路チツプの数は４チ
ツプから１チツプ程にも減らすことができる。 合成器チツプ１０は読取り専用メモリとデータ
線路１５を通して接続され、そして制御器１１と
データ路１６と接続される。適当にプログラムさ
れたマイクロプロセツサである制御器１１は、セ
グメント導体Sa〜Sn、SdptおよびSapにセグメ
ント情報を供給し、それと共にコネクタD1〜D8
に文字位置情報を供給することにより、表示２を
作動することが望ましい。ここに記載された実施
例では、真空螢光表示装置が用いられる時、制御
器１１はまた表示２にフイラメント電力を供給す
ることが望ましい。もちろん、もし表示に液晶、
電気発色体、発光ダイオードまたはガス放電が用
いられるならば、このようなフイラメント電力は
必要ないであろう。制御器１１はまたキーを押し
たことを検知するためにキーボードを走査する。
キーボード３は40個のスイツチ位置を有してお
り、これらは第３図では概略図に示されていて、
第３図の３のところの点線内の導体の交差した位
置がスイツチ位置である。スイツチを閉じると、
第３図で交差している導体が接続される。参照番
号３の導体が交差したところにできるスイツチは
参照番号３′のところに詳細に示されている。表
示２を作動させたりおよびキーボード３のところ
のキーが押されたのを検知する他に、制御器１１
はまた（合成器１０を通して）ROM１２ａ，１
２ｂのアドレス指定、ROM１２ａまたは１２ｂ
からの正しい綴字と学生がキーボード３で入力し
た綴字の比較、および後で記載するような他の機
能を実行する。制御器１１からのアドレスは合成
器１０によりROM１２ａ〜ｂに伝送される。そ
れは、後でわかるように、合成器１０は複数個の
読取り専用メモリのアドレス指定を行ないうるバ
ツフアを備えることが望ましいからである。合成
器１０からすべての読取り専用メモリに伝送され
る信号を１つのチツプが選択するから、ROMの
対の一方だけがこのアドレス指定に応答して情報
を出すのが望ましい。この実施例の制御器１１は
合成器１０を通してROMにアドレスを送り、し
たがつて、合成器出力バツフアだけが複数個の
ROMにアドレスを同時に送る大きさである必要
がある。もちろん、制御器出力バツフアは複数個
の読取り専用メモリに情報を同時に送れる大きさ
であることもでき、そしてある実施例では制御器
１１をROMに直接に接続することが望ましい。 後でわかるように、合成器チツプ１０は、
ROM１２ａ〜１２ｂまたは１３ａ〜１３ｂに記
憶されたデータのフレームにより、人間のスピー
チまたは他の音を合成する。合成器１０はデジタ
ルフイルタを用いる。スピーチ合成器に関する後
の考察は格子形フイルタの動作は理解しているも
のとして記載されている。したがつて、スピーチ
合成器に関する後述の詳細な記載を読む前に格子
形フイルタを理解しておいた方が良い。合成器１
０はまた、格子フイルタからのデジタル出力をア
ナログ出力に変換するためのデジタル・アナログ
変換器（DA変換器）を有しており、このアナロ
グ信号により拡声器４または他の音声コイル装置
を駆動する。合成器１０はまたタイミング装置、
制御器置およびデータ記憶およびデータ圧縮装置
を有しており、これらは以下で詳細に説明され
る。 第４ａ図および第４ｂ図は合成器１０の複合ブ
ロツク線図である。合成器１０は６個の主要機能
ブロツクを有するとして示されており、それらの
うちの１個を除くすべてが第４ａ図および第４ｂ
図に詳細に示されている。６個の主要機能ブロツ
クとはタイミング論理２０、ROM制御器インタ
フエイス論理２１、パラメータローデイング、記
憶および復合論理２２、パラメータインタポレー
タ２３、フイルタおよび励発発生器２４、および
DAおよび出力部２５である。次に、これらの主
要機能ブロツクを第５ａ図、第５ｂ図、第６図、
第７ａ図、第７ｂ図、第８ａ図、第８ｂ図、第９
ａ図、第９ｂ図、第１０ａ図、第１０ｂ図、第１
１ａ図および第１１ｂ図で詳細に説明しよう。 ROM／制御器インタフエイス論理 第４ａ図および第４ｂ図を参照する。ROM／
制御器インタフエイス論理２１は合成器１０を読
取り専用メモリ１２ａおよび１２ｂに結合し、お
よび制候器１１に結合する。この実施例におい
て、制御１〜８ピン（CTLI〜CTL8）、チツプ選
定（CS）ピンおよび処理装置データクロツク
（PDC）ピンは制御器に接続され、一方アドレス
１〜８（ADD1〜ADD8）ピンおよび命令０〜１
（I0〜I1）ピンはROM１２ａおよび１２ｂに（も
しROM１３ａおよび１３ｂが用いられるならば
それらにも）接続される。ROM／制御器インタ
フエイス論理２１はアドレス情報を制御器１１か
ら読取り専用メモリ１２ａ〜１２ｂに送り、そし
てデジタル情報をROMから制御器１１に戻すこ
とが望ましい。論理２１はまたデータを合成器１
０で使うためにROMから戻し、そしてスピーチ
を開始する。チツプ選定（CS）信号はバツフア
２１３のようなトリステートバツフアを動作さ
せ、そして３ビツト指令ラツチ２１０を動作させ
る。処理装置データクロツク（PDC）信号は制
御器からCTL1ピン〜CTL4ピンに現われるデー
タを保持するようにラツチ２１０を設定する。指
令ラツチ２１０は制御器１１から３ビツト指令を
記憶し、この指令は指令復合器２１１によつて復
合される。指令復合器２１１は８つの指令に応答
する。すなわち、合成器が読取り専用メモリから
データを呼出してそれらに応答して普通の速さま
たはゆつくりした速さのいずれかで話す、話す
（SPK）またはゆつくり話す（SPKSLOW）と、
合成器をゼロに再設定するためのリセツト
（RST）指令と、合成器がなお話すかまたは話さ
ないかを制御器が確めるテストトーク
（TTALK）と、CTL1ピン〜CTL8ピンにおいて
４ビツトが制御器チツプから受取られそしてアド
レスデジツトとしてADD1ピン〜ADD8ピンおよ
び関連したバツフア２１１を通してROMに伝送
されるロードアドレス（LA）と、読取り専用メ
モリに現在およびその後のアドレスの内容をとら
せそしてそれを分岐アドレスに対して利用する読
取りおよび分岐（RB）指令と、読取り専用メモ
リにADD1のデータの１ビツトを出力させそのデ
ータが４ビツトデータ入力レジスタ２１２にシフ
トさせる読取り（RE）指令と、およびデータ入
力レジスタ２１２内のデータの４ビツトをバツフ
ア２１３およびCTL1ピン〜CTL8ピンを通して
制御器１１に伝送する出力指令とである。合成器
１０がいつたんSPK指令またはSPKSLOW指令
に応答して話すことを始めると、ROMインタフ
エイス論理２１がRST指令に出合うまで、また
はすべてのゲート２０７（第７ａ図、第７ｂ図を
見よ）が「15に等しいエネルギ」コードを検知し
そしてそれに応答してトークラツチ２１６をリセ
ツトするまで、それは話し続ける。「15に等しい
エネルギ」コードは語、句または文章を発生する
ためのデータの複数個のフレームの中の最後のフ
レームとして用いられる。復合器２１１によつて
復合されたLA指令、RE指令およびRB指令は
ROM制御論理２１７を通して再び符号化され、
そして命令（I0〜I1）ピンを通して読取り専用メ
モリに伝送される。 処理装置データクロツク（PDC）信号はCTL1
〜CTL4上のデータでラツチ２１０を設定する以
外の役割りを果たす。それは、LA指令または出
力指令が復合された後アドレスがCTL1〜CTL8
を通して伝送されることを信号する、または
TTALKテストが実行されるべきであるそしてピ
ンCTL8に出力するべきであることを信号する。
前記LA指令、TSTTALK指令および出力指令が
復合されそしてその後のPDCが起こつてピン
CTL1〜CTL8上のデータが復合されない時、復
合器２１１と関連した１対のラツチ２１８Ａおよ
び２１８Ｂ（第７ａ図、第７ｂ図）は復合器２１
１を動作させない。 トークラツチ２１６は復合されたSPK指令ま
たはSPKSLW指令に応じてセツトされ、そして、
(1)合成器に電力が加えられる時にいつも自動的に
生ずるパワーアツプクリヤ（PUC）の間、(2)復
合されたRST指令により、または(3)スピーチデ
ータのフレームの中の「１５に等しいエネルギ」
により、リセツトされる。TALKD出力は、スピ
ーチが試みられる前に、すべてのスピーチパラメ
ータを合成器の中に入力することを許す遅延出力
である。トークスローラツチ２１５は復合された
SPKSLOW指令に応じてセツトされ、そしてラ
ツチ２１６と同じようにリセツトされる。
SLOWD出力は、同様にスピーチが試みられる前
に、すべてのパラメータを合成器の中に入力する
ことを許す遅延出力である。 パラメータローデイング、記憶および復合論理 パラメータローデイング、記憶および復合論理
２２は、命令ピンを通して選定された読取り専用
メモリに出力されるRE指令に応答して、ピン
ADD1を通して読取り専用メモリから連続したデ
ータを受取る６ビツトロングパラメータ入力レジ
スタ２０５を有している。符号化パラメータラン
ダムアクセスメモリ（RAM）２０３および条件
復号器およびラツチ２０８がパラメータ入力レジ
スタ２０５に入力されたデータを受信するために
接続される。スピーチデータの各フレームは、３
〜６ビツト部分においてパラメータ入力レジスタ
２０５を通して、そのフレームが一時的に記憶さ
れている符号化されたフオーマツトでRAM２０
３に入力される。RAM２０３に記憶された符号
化されたパラメータのおのおのはパラメータ
ROM２０２により10ビツトパラメータに変換さ
れ、そしてパラメータ出力レジスタ２０１に一時
的に記憶される。 第６図のところで記載されるように、データの
フレームは、入力される個々のフレームの長さに
より、パラメータ入力レジスタ２０５に全部また
は一部を入力することができる。条件復号器およ
びラツチ２０８は、データのフレームの特定の部
分に応答して、リピート、ゼロに等しいピツチ、
ゼロに等しいエネルギ、オールドピツチおよびオ
ールドエネルギラツチを設定する。これらのラツ
チの機能は第７ａ図、第７ｂ図、ところで後で記
載する。いろいろなタイミング信号と共に条件復
号器およびラツチ２０８はいろいろなインタポレ
ーシヨン制御ゲート２０９を制御するのに用いら
れる。ゲート２０９は、インタポレーシヨンが禁
止されるべきである時禁示信号を発生し、パラメ
ータがゼロにされるべきである時ゼロパラメータ
信号を生じ、そしてパラメータ入力レジスタ２０
５の中のデータを符号化パラメータRAM２０３
にロードすることを許すパラメータロード可能信
号を生ずる。 パラメータインタポレータ パラメータ出力レジスタ２０１の中のパラメー
タは、パラメータインタポレータ機能ブロツク２
３に供給される。スピーチエネルギを含む入力さ
れたK1〜K10スピーチパラメータはＫスタツク３
０２およびE10ループ３０４に記憶され、一方ピ
ツチパラメータはピツチレジスタ３０５に記憶さ
れる。スピーチパラメータおよびスピーチエネル
ギは、記録論理３０１を通して、フイルタおよび
励発発生器２４内の配列マルチプライヤ４０１に
送られる。けれども、新しいパラメータがパラメ
ータ出力レジスタ２０１にロードされる時、それ
はＫスタツク３０２またはE10ループ３０４また
はレジスタ３０５にすぐには挿入されなくて、む
しろＫスタツク３０２、E10ループ３０４または
レジスタ３０５の中の対応する値は８つのインタ
ポレーシヨンサイクルを通つて進行し、その間に
Ｋスタツク、E10ループ３０５またはレジスタ３
０５の中の現在の値とパラメータ出力レジスタ２
０１内のそのパラメータのターゲツト値との間の
差の一部分がＫスタツク２０３、E10ループ３０
４またはレジスタ３０５内の現在値に加算され
る。 本質的に同じ論理回路がピツチ、エネルギおよ
びK1〜K10スピーチパラメータのインタポレーシ
ヨンを実行するのに用いられる。パラメータ出力
レジスタ２０１からのターゲツト値は対応するパ
ラメータの現在値といつしよに減算器３０８に印
加される。セレクタ３０７は、パラメータレジス
タ２０１に現在あるパラメータにより、ピツチ論
理３０６から現在のピツチまたは現在のエネルギ
またはKE10トランスフアレジスタ３０３からＫ
係数データのいずれかを選択し、そしてそれを減
算器３０８および遅延回路３０９に印加する。遅
延回路３０９はゼロ遅延から３ビツト遅延までの
任意の遅延をうることができる。減算器３０８の
出力および遅延回路３０９の出力は加算器３１０
に印加され、そしてこの加算器の出力は遅延回路
３１１に印加される。遅延回路３０９に関連した
遅延がゼロである時、パラメータ出力レジスタ２
０１内の特定のパラメータのターゲツト値が、適
切であるとき、Ｋスタツク３０２、E10ループ３
０４またはピツチレジスタ３０５の中に実効的に
挿入される。遅延回路３１１の遅延は３ビツトか
らゼロビツトであり、遅延回路３０９内の遅延が
ゼロビツトである時に３ビツトであり、それによ
りセレクタ３０７、遅延回路３０９および３１１
加算器３１０および減算器３０８にわたつての全
体の遅延は一定である。遅延回路３０９および３
１１の遅延を制御することにより、減算器３０８
から出力された差の全部、1/2、1/4または1/8の
いずれか（それはターゲツト値と現在の値の間の
差である）がパラメータの現在値に再び加算され
る。表４に示されたように遅延を制御することに
より、比較的滑らかな８ステツプパラメータイン
タポレーシヨンが達成される。 パラメータインタポレータ２３において、スピ
ーチ係数K1〜K9はそれらが更新されるまでスタ
ツク３０２の中に記憶され、一方エネルギパラメ
ータおよびK10係数はフイルタおよび励発発生器
２４の動作の20回周期サイクルの間Ｋスタツク３
０２において実効的に位置を交換する。この機能
を達成するために、E10ループ３０４はエネルギ
パラメータとK10係数の両方を記憶し、そしてま
たはそれらをＫスタツク３０２内の適当な位置に
入力する。KE10トランスフアレジスタ３０３は
K10でロードされるか、またはE10ループ３０４
からのエネルギパラメータでロードされるか、ま
たは論理３０７〜３１１によるインタポレーシヨ
ンのためにＫスタツク３０２からの適当なK1〜
K9スピーチ係数でロードされる。 記録論理３０１は、Ｋスタツク３０２からのデ
ータが配列マルチプライヤ４０１に印加される前
に、これらのデータにブース算法を実行する。そ
れにより、記録論理３０１は配列マルチプライヤ
４０１の大きさを小さくすることができる。 フイルタおよび励発発生器 フイルタ励発発生器２４は配列マルチプライヤ
４０１を有しており、この配列マルチプライヤの
出力は加算器マルチプレクサ４０２に接続され
る。加算器マルチプレクサ４０２の出力は加算器
４０４の入力に接続され、そしてこの加算器の出
力は遅延スタツク４０６およびマルチプライヤマ
ルチプレツクス４０５に接続される。遅延スタツ
クの出力は加算器マルチプレクサ４０２の入力お
よびＹラツチ４０３に印加される。Ｙラツチ４０
３の出力はマルチプライヤマルチプレクサ４０５
の入力および切捨て論理５０１の入力に接続され
る。マルチプライヤマルチプレクサ４０５の出力
が配列マルチプライヤ４０１の入力に印加され
る。フイルタおよび励発発生器２４は格子フイル
タを使う。簡明のために、第４図では小さないろ
いろな相互接続が図示されていないが、これらは
第１０ａ図、第１０ｂ図、第１１ａ図および第１
１ｂ図のところで記載されるであろう。 音声励発データは、無声／有声ゲート４０８か
ら供給される。後に詳細に記載されるように、パ
ラメータ入力ゲート２０５に挿入されるパラメー
タは圧縮されたデータフオマツトで供給される。
用いられたデータ圧縮法により、符号化ピツチパ
ラメータが入力レジスタ２０５においてゼロに等
しい時、条件復号器およびラツチ２０８により無
音条件として翻訳される。ゲート４０８は無声発
生器４０７からランダム化データを線路４１４に
励発入力として供給することにより応答する。け
れども、符号化ピツチパラメータがある他の値で
ある時、それはパラメータROM２０２により復
号され、パラメータ出力レジスタ２０１にロード
され、そして直接にまたは前記記載のインタポレ
ーシヨン法により、最終的にピンチレジスタに挿
入される。ピツチレジスタ３０５内の数により示
される時間間隔に基づき、有声励発はチヤープ
ROM４０９からえられる。有声励発信号はパル
ス作用、または繰返しチヤープ作用のような他の
繰返し作用であることができる。この実施例で
は、これは発生したスピーチから「不明確さ」を
減らす傾向がある（それは明らかにパルス作用よ
りは音声カードの作用をよりモデルとしているか
ら）のでチヤープが選定された。チヤープはチヤ
ープROM４０９により繰返して発生される。チ
ヤープROM４０９はカウンタラツチ４１０によ
りアドレスされ、そのアドレスは１加算回路４１
１で増加される。カウンタラツチ４１０のアドレ
スは１加算回路４１１で増大を続け、１加算回路
４１１から出力されるアドレスの大きさとピツチ
レジスタ３０５の内容とを比較する大きさ比較器
４１３がカウンタラツチ４１０の値がピツチレジ
スタ４１０の値と同じかそれ以上になることを示
すまで、リセツト論理４１２を再循環させ、カウ
ンタラツチの値がピツチレジスタの値に等しいか
または大きくなつた時、リセツト論理４１２はカ
ウンタ４１０のアドレスをゼロにする。チヤープ
ROM４０９のチヤープ機能はアドレスゼロで始
まりそして約50アドレスまで続く。50より大きな
アドレスはチヤープ機能のどの部分もチヤープ
ROM４０９から無声／有声ゲート４０８に出力
されないようにカウンタラツチ４１０およびチヤ
ープROM４０９が設定される。このように、チ
ヤープ機能はスピーチの間ピツチに関連した時間
間隔で繰返し発生される。 システム・タイミング 第５図は合成器チツプ１０に生ずるいろいろな
タイミング信号の出現の時間関係を示している。
データの新しいフレームが合成器チツプ１０に入
力される時刻に関する時間関係、入力されたパラ
メータで実行されるインタポレーシヨンに関する
時間関係、格子フイルタの時間間隔と前記事象と
の間の時間関係および基本クロツク信号に対する
すべての前記事象との間の関係も図示されてい
る。 合成器は予め充電されていて条件付放電形の論
理を用いて実施することが望ましく、したがつて
第５図にはこのような予め充電され条件付放電論
理と共に適切に用いることのできるクロツクφ1
〜φ4が示されている。２つの主クロツク位相
（φ1およびφ2）と２つの予め充電された位相（φ3
とφ4）がある。位相φ3は位相φ1の最初の半分の
間低であり、そしてそれで予めの充電として働
く。位相φ4は位相φ2の最初の半分の間低であり、
そしてそれで予めの充電として働く。一組のクロ
ツクφ1〜φ4はデータの１ビツトをクロツクする
のに必要であり、そして１時間間隔に対応する。 時間間隔はT1〜T20としるされており、そして
そのおのおのは５マイクロ秒程度の時間間隔をも
つことが望ましい。５マイクロ秒程度の時間間隔
を選定すると、デジタルフイルタからデータを10
キロヘルツの速さで（すなわち、100マイクロ秒
周期で）出力することができ、これはＤ―Ａ出力
部２５（第４ｂ図）において５キロヘルツの周波
数応答を規定する。けれども、望まれる周波数応
答により、および用いられるKnスピーチ係数の
数により、およびまた用いられる論理の形によ
り、もし必要なら第５図に示されたクロツクの周
期または周波数およびクロツク位相を大幅に変更
しうることは当業者には明らかであろう。 フイルタ励発発生器２４の格子フイルタのサイ
クル時間は20個の時間間隔T1〜T20から成ること
が望ましい。時間間隔の番号づけにおいて、異つ
た番号づけもなされており、この両者の番号づけ
が第５図の時間軸５００上に示されている。時間
軸５００において、括弧の中に入つていない時間
間隔T1〜T20が本発明によるものである。ここ
で、時間間隔T17は時間間隔（T9）と同じであ
る。 パラメータカウント（PC）タイミング信号が
参照番号５０１で示されている。この実施例では
13個のPC信号、PC＝０〜PC＝12、がある。こ
れらの信号のうちの最初の12個（PC＝０〜PC＝
11）はエネルギ、ピツチ、K1〜K10パラメータが
それぞれパラメータ出力レジスタ２０１で利用可
能である時刻に対応する。最初の12個のPCのお
のおのはＡおよびＢで示された２サイクルを有し
ている。各サイクルは時間間隔T17で始まりそし
て次のT17まで続く。各PCの間、パラメータ出力
レジスタ２０１からのターゲツト値はパラメータ
インタポレータ２３の中のＫスタツク３０２にあ
る値でインタポレートされる。Ａサイクルの間、
インタポレートされるパラメータは、適当な時間
間隔の間、Ｋスタツク３０２、E10ループ３０４
またはレジスタ３０５から引出される。Ｂサイク
ルの間、新しくインタポレートされた値がＫスタ
ツク（またはE10ループまたはピツチレジスタ）
に再挿入される。第13番目のPC（PC＝12）はタ
イミングの目的のために備えられ、それですべて
の12個のパラメータが2.5マイクロ秒インタポレ
ーシヨン周期の間おのおの一度インタポレートさ
れる。 第４ｂ図のパラメータインタポレータ２３およ
び表４に関して考察したように、８つのインタポ
レーシヨンはROM１２ａおよび１２ｂから合成
器１０にデータの新しいフレームを入力して実行
される。これは第５図の参照番号５０２で示され
ている。ここではタイミング信号DIV1，DIV2，
DIV4およびDIV8が示されている。これらのタイ
ミング信号は、図示されているように、特定のイ
ンタポレーシヨンカウント（IC）の間に起こる。
８個のこのようなインタポレーシヨンカウント
IC0〜IC7である。新しいデータがROM１２ａ、
１２ｂから合成器にIC0の間に入力される。パラ
メータのこれらの新しいターゲツト値は次の８つ
のインタポレーシヨンカウントIC1〜IC0の間に用
いられる。ピツチレジスタ３０５、Ｋスタツク３
０２およびE10ループ３０４に存在するパラメー
タは各インタポレーシヨンカウントの間に一度イ
ンタポレートされる。最後のインタポレーシヨン
カウントIC0において、ピツチレジスタ３０５、
Ｋスタツク３０２およびE10ループ３０４内のパ
ラメータの現在値は最後にIC0に向つて前に入力
されたターゲツト値に最終的に到達する。各イン
タポレーシヨンカウントが2.5マイクロ秒の周期
をもつから、新しいデータフレームが合成器チツ
プに入力される周期は20マイクロ秒であるまたは
50ヘルツの周波数に等価である。DIV8信号はこ
れらのインタポレーシヨンカウントに対応し、そ
こでは減算器３０８によりえられる差の８分の１
が加算器３１０において現在値に加算され、一方
DIV4の間差の４分の１が加算され、等々である。
したがあて、DIV2の間減算器３０８からの差の
１／２が加算器３１０の中のパラメータの現在値に
加算され、最後にDIV1の間差の全部が加算器３
１０において加算される。前に記載したように、
このインタポレーシヨン法の効果は表４に見るこ
とができる。 新しいパラメータが50ヘルツの割合でスピーチ
合成器に入力されることを前記において記載し
た。パラメータインタポレータおよび励発発生器
２４（第４ｂ図）において、ピツチデータ、エネ
ルギデータおよびK1〜Koパラメータが記憶され
そして10ビツトデジタル２進数として用いられる
ことが後でわかるであろう。もしこれらの12パラ
メータのおのおのがROM１２ａおよび１２ｂの
ような外部源から50ヘルツ率で10ビツト２進数で
更新されるならば、これは12×10×50すなわち
6000ヘルツビツト率が必要である。これから説明
するデータ圧縮技術により、合成器１０に対して
要求されるこのビツト率を毎秒1000〜1200ビツト
程度に少さくする。そしてさらに重要なことは、
ここに記載されるスピーチ圧縮法はそれにより生
ずるスピーチの品質が、データを圧縮しないで用
いた場合に比べて、圧縮した場合にほとんど劣化
させないことがわかつたことである。 用いられたデータ圧縮法は第６図に概略的に示
されている。第６図において、４つの異つた長さ
のデータのフレームが図で示されている。そのう
ちの１つの有声フレームとしるされたものは49ビ
ツトの長さを有し、一方無声フレームとしるされ
たものは28ビツトの長さを有し、一方さらに「繰
返しフレーム」とよばれるものは10ビツトの長さ
を有し、そしてさらにゼロエネルギフレームまた
はエネルギ＝15フレームとよばれるものは４ビツ
トの長さだけを有する。「音声フレーム」は、５
つのスピーチパラメータK3〜K7のおのおのに対
し符号化４ビツトを供給すると共に、符号化エネ
ルギパラメータに対し４ビツトのデータを供給す
る。５ビツトのデータが３つの符号化パラメー
タ、ピツチ、K1およびK2のおのおのに対し保存
される。さらに、３ビツトのデータが３つの符号
化スピーチパラメータK8〜K10のおのおのに対し
備えられ、そして最後に別のビツトが繰返しビツ
トのために保存される。 おのおののパラメータに対し10ビツトの２進パ
ラメータを入力する代りに、符号化パラメータが
入力され、それがパラメータROM２０２を前記
符号化パラメータでアドレス指定することにより
10ビツトパラメータに変換される。したがつて例
えば、係数K1はK1に対する５ビツトコードによ
り32の異つた値の任意の１つをもつことができ、
32の値のおのおのの１つはパラメータROM２０
２に記憶された10ビツト数係数である。したがつ
て、係数K1およびK2の実際の値は32の異なる値
の１つをもつことができ、一方係数K3〜K7の実
際の値は16の異つた値の１つであり、そして係数
K8〜K9の値は８つの異つた値の１つである。符
号化ピツチパラメータは５ビツトの長さであり、
したがつて、32の異なる値をもつことができる。
けれども、これらの31だけが実際のピツチ値を反
映し、ピツチコード00000はデータの無声フレー
ムを示すのに用いられる。符号化エネルギパラメ
ータは４ビツトの長さであり、したがつて通常１
６の利用可能な10ビツト値をもつ。けれども、
0000に等しい符号化エネルギパラメータは語、文
およびこれらに類するものの中およびそれらの間
の休止期間として生ずるような無音フレームを示
す。他方、1111（15に等しいエネルギ）に等しい
符号化エネルギパラメータは話されたスピーチの
セグメントの終りを示すのに用いられ、それによ
り合成器が話すのを停止すべきであることを示
す。したがつて、符号化エネルギパラメータに対
し利用可能な16コードのうち、14コードが異なる
10ビツトスピーチエネルギレベルを示すのに用い
られる。 符号化係数K1およびK2は符号化係数K3〜K7よ
り多くのビツトを有しており、符号化係数K3〜
K7は符号化係数K8〜K10より多くのビツトを有し
ている。それは、係数K1はK2よりスピーチによ
り大きな効果をもち、K2はK3よりスピーチによ
り大きな効果をもち、そしてより低次の係数に対
して同様のことが成立つからである。したがつ
て、係数K1およびK2に係数K8〜K10よりも大き
な重要性を与えれば、例えば、係数K1およびK2
を定めるのにK3〜K7またはK8〜K10よりもより
多くのビツトが符号化フオマツトに用いられる。 有声スピーチは無声スピーチよりもスピーチを
正しく組織するのにより多くの係数を必要とする
ことがまたわかつており、したがつて、無声フレ
ームに出合つた時、係数K5〜K10は更新されなく
て、むしろ単にゼロにされる。無声フレームが出
力されている時、符号化されていないピツチパラ
メータが00000に等しいために、合成器が実現す
る。 スピーチの間、パラメータが20ミリ秒間隔の間
大幅には変わらないという場合がしばしば起こる
こともわかつた。特に、K1〜K10係数はしばしば
ほぼ変わらないままであろう。したがつて、新し
いエネルギと新しいピツチが合成器に入力される
が以前に入力されたK1〜K10係数が不変のままで
ある場合、繰返しフレームが用いられる。エネル
ギとピツチの間の繰返しビツトが出てくるから、
一方それは通常オフであるが、合成器は10ビツト
繰返しフレームを認知する。前記記載のように、
スピーチの間または合成器に示されることが望ま
しいスピーチの終わりに休止期間が起こる。この
ような休止期間は符号化エネルギフレームがゼロ
に等しいことによつて示され、その時に合成器は
４ビツトだけがそのフレームのためにサンプルさ
れるべきであることを認知する。同様に、エネル
ギが15に等しい時、４ビツトだけがサンプルされ
る。実際の値の代りにスピーチに対し符号化され
た値を用いることはデータ率を毎秒48×50ビツト
すなわち2400ビツトに小さくするであろう。第６
図に示されているように、可変フレームの長さを
付加的に用いることにより、話者および話されて
いる題材に依存して、データ率はさらに1000〜
1200ビツトの程度に縮小される。 このデータ圧縮法の効果は語「HELP」に対す
る符号化が示されている表５でみることができ
る。各行はデータの新しいフレームを表わす。こ
の表でわかるように、語「HELP」の最初の部分
である「HEL」は主として有声であり、一方
「Ｐ」は無声である。また「HEL」と「Ｐ」の間
の休止期間と繰返しビツトを用いることの利点に
注意してほしい。表６は符号化スピーチパラメー
タと復号化スピーチパラメータを示す。３、４ま
たは５ビツトコードが左列に16進数として現わ
れ、一方いろいろな復号化パラメータ値が10ビツ
トとして示おり、２つの補数がいろいろなパラメ
ータの下で表の形に16進数として表わされる。復
号化スピーチパラメータはROM２０３の中に記
憶される。繰返しビツトは、表５において、明確
にするために、ピツチパラメータとＫパラメータ
の間に示される。第８ａ図および第８ｂ図の実施
例により、繰返しビツトはピツチパラメータの最
上位のビツト（MSB）として生じる。 第４ａ図および第４ｂ図のスピーチ合成器のい
ろいろな部分を第７ａ図〜第１４ｂ図に基づいて
記載しよう。これらの図は、合成器１０をつくる
ために、例えば、半導体チツプ上につくられた論
理回路を詳細に図示している。以下の記載は、前
記図面を参照して、回路内の多くの点で入手可能
な論理信号に関連する。ＰチヤンネルMOS装置
では、論理ゼロは負電圧、すなわちVdd、に対応
し、論理１はゼロ電圧、すなわちVss、に対応す
ることに注意すべきである。さらに、前記図面に
示されているＰチヤンネルMOSトランジスタは
論理ゼロ、すなわち負電圧、がそれらのそれぞれ
のゲートに印加される時、導電状態である。論理
信号が線のないものである時、すなわちその上に
横線のない時、論理信号は「真」論理と解釈され
るべきである。すなわち、２進１は信号の存在
（Vss）を示し、一方２進０は信号の不存在
（Vdd）を示す。その上に横線のついた論理信号
は「偽」論理である。すなわち、２進０（Vdd電
圧）は信号の存在を示し、一方２進１（Vss電圧）
は信号の不存在を示す。また、クロツク付ゲート
の中の数字３は位相φ3が予め充電として用いら
れることを示し、一方クロツク付ゲートの中の４
は位相φ4が予め充電クロツクとして用いられる
ことを示すものと理解すべきである。ゲートの中
の「Ｓ」はそのゲートが定常的に動作しているこ
とを示す。 第７ａ図および第７ｂ図は合成器１０のための
タイミング論理の複合した詳細論理図である。カ
ウンタ５１０はシフトレジスタ５１０ａおよびフ
イードバツク論理５１０ｂを有する擬似ランダム
シフトカウンタである。カウンタ５１０は擬似ラ
ンダム的にカウントし、そしてシフトレジスタ５
１０ａからの真出力および偽出力がタイミング
PLAの入力部５１１に供給される。タイミング
PLAにより復号されたいろいろなＴ時間間隔は
その出力線路のそばに示される。タイミング
PLAの部分５１１ｃは出力タイミングPLA５１
２に印加され、奇数のＴのような時間間隔信号
T10〜18等のいろいろな組合わせおよび順序を
生ずる。タイミングPLA５１１の部分５１１ａ
および５１１ｂを次に説明しよう。 その中で合成器が動作しているパラメータカウ
ントはパラメータカウンタ５１３によつて維持さ
れる。パラメータカウンタ５１３は１加算回路と
SLOWおよびSLOWDに応答する回路を有してい
る。SLOWでは、パラメータカウンタはＢサイ
クルに入る前に（３つのＡサイクルの全体に対し
て）Ａサイクルのパラメータカウントを２度繰返
す。すなわち、パラメータカウントの時間間隔は
２倍になり、したがつて、格子フイルタに印加さ
れるパラメータは通常の速さの半分の速さで更新
されそしてインタポレートされる。入力されたパ
ラメータがSLOWスピーキング動作の間各パラ
メータカウントの間に一度だけ確実にインタポレ
ートされるために、各パラメータカウントは３つ
のＡサイクルとその後に１つのＢサイクルを有し
ている。Ａサイクルの間にインタポレーシヨンが
始められ、そしてＢサイクルの間にこのインタポ
レートされた結果が適宜Ｋスタツク３０２、E10
ループ３０４またはピツチレジスタ３０５のいず
れかに再挿入されて戻されることを思い出すべき
である。したがつて、Ａサイクルを単に繰返すこ
とはスピーチパラメータの同じ値を再び計算する
以上の効果はないが、それがＫスタツク３０２、
E10ループ３０４またはピツチレジスタ３０５の
いずれかに一度再挿入されるだけであるから、Ｂ
サイクルのすぐ前のインタポレーシヨンの結果だ
けが保持される。 パラメータカウンタ５１３が１加算回路を有す
るので、それから出力される結果PC1〜PC4はそ
の中で合成器が動作している特定のパラメータカ
ウントを２進形式で表わす。出力PC0はパラメー
タカウントがＡまたはＢのいずれのサイクルであ
るかを示す。パラメータカウント出力PC1〜PC4
はタイミングPLA５１４によつて復号される。
パラメータカウントの特定の10進値はタイミング
PLA５１４によつて復号され、それはPC＝０，
PC＝１，PC＝７等のような術語でタイミング
PLA５１４の近くに示されている。特定のパラ
メータとPCの値との間の関係が第６図に示され
ている。タイミングPLA５１１の出力部分がま
たタイミングPLA５１４からの出力と相互接続
され、それによりトランスフアＫ（TK）信号は
PC＝２のT9，PC＝３のT8、またはPC＝４のT7
およびPC＝10のT1までの間高い。同様に、ロー
ドパラメータ（LDP）タイミング信号はPC＝０
のT5、PC＝１のT1またはPC＝２のT3およびPC
＝11のT7までの間高い。信号TKがパラメータ出
力レジスタ２０１から減算器３０８へのデータの
転送を制御するのに用いられることがわかる。こ
の転送は、適当なパラメータがKE10トランスフ
アレジスタ３０３から出力されていることを確実
にするために、パラメータカウンタ５１３の中の
特定のパラメータカウントにより、異なるＴ時刻
に起こる。信号LDPはパラメータ入力レジスタ
と組合わせて用いられて、そのパラメータと関連
したビツトの数によりその中に入力されるビツト
の数を制御し、それから第６図に定められたよう
に、各符号化パラメータの中のビツト数によりロ
ードされる。 インタポレーシヨンカウンタ５１５は合成器１
０がその中で動作している特定のインタポレーシ
ヨンサイクルを２進計数するためにシフトレジス
タと１加算回路とを有している。合成器が動作し
ている特定のインタポレーシヨンカウントとそれ
からえられるDIV1、DIV2、DIV4およびDIV8タ
イミング信号との間の関係は第６図に関して詳細
に説明され、したがつて、ここでその他の考察を
加えることは必要ないであろう。けれども、イン
タポレーシヨンカウンタ５１５がTIにロードさ
れる３ビツトラツチ５１６を有することに気が付
くであろう。３ビツトラツチ５１６の出力は、前
記DIV1〜DIV8タイミング信号を生ずるために、
ゲート５１７により復号される。インタポレーシ
ヨンカウンタ５１５は、インタポレーシヨンカウ
ンタ５１５がPC＝12が起つた後でのみ増加でき
るように、パラメータカウンタ５１３からの信号
RESETFに応答する。 ROM／制御器インタフエイス論理図 第８ａ図、第８ｂ図および第８ｃ図は複合図で
あつて、ROM／制御器インタフエイス論理２１
の詳細な論理図を示している。パラメータ入力レ
ジスタ２０５はその入力においてアドレスピン
ADD8に結合される。レジスタ２０５は６ビツト
シフトレジスタであり、その大部分ステージは２
ビツト長である。ROM１２ａおよび１２ｂは合
成器１０の中でデータが正規にクロツクされる速
さの半分の速さでデータを出力することがわかる
から、本発明においてステージは２ビツト長であ
る。パラメータ入力レジスタ２０５の入力のとこ
ろに、ラツチ２２１の状態に応答するパラメータ
入力制御ゲート２２０がある。ラツチ２２１は
LDP、PCOおよびDIV1がすべて論理１であるの
に応答してセツトされる。それはT14で、および
ゲート２３８から論理０であるゲート２３８から
のロード可能パラメータに応答して、リセツトさ
れる。したがつて、ラツチ２２１は、もしロード
可能パラメータが論理１にあるならば、適当なパ
ラメータカウントのＡ部分（PCOにより制御）
の間でのみ、そしてIC0（DIV1により制御）の適
当なＴ時刻（LDPにより制御）において、ゲー
ト２２０にデータをロードすることを許す。ラツ
チ２２１は、データがパラメータレジスタ２０５
に入力された後、T14によつてリセツトされる。 パラメータ入力レジスタ２０５内の符号化デー
タは符号化パラメータRAM２０３への線路IN0
〜IN4上に印加され、この符号化パラメータ
RAMはどの符号化パラメータが記憶されている
かを示すためにPC1〜PC4によつてアドレスされ
る。レジスタ２０５の内容はすべての１ゲート２
０７、すべてのゼロゲート２０６および繰返しラ
ツチ２０８ａにより検査される。ゲート２０６は
レジスタ２０５の４つの最も重要でないビツトの
中のすべてのゼロに対して検査し、一方ゲート２
０７はこれらのビツトの中のすべての１に対して
検査する。ゲート２０７はまたPCO、DIV1、
T16およびPC＝０に対して応答し、したがつて、
ゼロ条件は符号化エネルギパラメータがパラメー
タROM２０５の中にロードされている時間の間
検査されるだけである。繰返しビツトはこの実施
例において符号化ピツチパラメータのすぐ前に起
こる。したがつて、PC＝１のＡサイクルの間検
査される。ピツチラツチ２０８ｂは符号化ピツチ
パラメータ内のすべてのゼロに応答してセツトさ
れ、そしてしたがつて、ゲート２０６に応答する
だけでなくまたPC＝１および線路２２２上のピ
ツチデータの最上位のビツトにも応答する。ピツ
チパラメータ２０８ｂはロードの加わつた符号化
ピツチパラメータがスピーチが無声であるべきで
あることを示す00000である時にはいつもセツト
される。 エネルギ＝０ラツチ２０８ｃは、すべてのゼロ
が符号化エネルギパラメータとして入力されたか
どうかを検査するために、ゲート２０６の出力お
よびPC＝０に応答し、そしてそれらに応答して
セツトされる。オールドピツチラツチ２０８ｄは
スピーチデータの前のフレームからピツチ＝０ラ
ツチ２０８ｂの出力を記憶し、一方オールドエネ
ルギラツチ２０８ｅはスピーチデータの前のフレ
ームからエネルギ＝０ラツチ２０８ｃの出力を記
憶する。オールドピツチラツチ２０８ｄとピツチ
＝０ラツチ２０８ｂの内容は、禁止信号を発生す
るために、比較デート２２３において比較され
る。禁止信号はインタポレーシヨンを禁止し、そ
して有声スピーチから無声スピーチにまたは無声
スピーチから有声スピーチに変更する間このこと
は望ましく、したがつて、新しいスピーチパラメ
ータはこれらのメモリ素子によりゆつくりインタ
ポレートされるのに対抗してＫスタツク３０２、
E10ループ３０４およびピツチレジスタ３０５に
自動的に挿入される。また、オールドエネルギラ
ツチ２０８ｅとエネルギ＝０ラツチ２０８ｃの内
容は、データの非スピーキングフレームからスピ
ーキングフレームへの転移に対するインタポレー
シヨンを禁止するために、NANDゲート２２４
によつて検査される。NANDゲート２２４とゲ
ート２２３の出力はNANDゲート２３５に結合
され、そしてこのNANDゲート２３５の出力は
禁止のために反転器２３６により反転される。ラ
ツチ２０８ａ〜２０８ｃはゲート２２５によりリ
セツトされ、そしてラツチ２０８ｄおよび２０８
ｅはゲート２２６によつてリセツトされる。励発
信号が無声である時、K5〜K10係数は前記記載の
ようにゼロにセツトされる。このことはゲート２
３７の作用により部分的に達成される。ゲート２
３７は、PLA５１４からのPC5によつて示されて
いるように、ピツチがゼロに等しい時およびパラ
メータカウンタが５より大きい時、ZPAR信号を
発生する。 第８ａ図〜第８ｃ図に指令ラツチ２１０が示さ
れている。指令ラツチ２１０は３つのラツチ２１
０ａ ２１０ｂおよび２１０ｃを有しており、こ
れらはチツプ選択（CS）信号と共に処理装置デ
ータクロツク（PDC）信号に応答してCTL2，
CTL4，CTL8におけるデータをラツチする。指
令ラツチ２１０の内容は、もし指令復号器２１１
がラツチ２１８ａおよび２１８ｂによつて抑止さ
れていないならば、指令復号器２１１によつて復
号される。前記記載のように、後のPDC信号が
LA指令、出力指令およびTTALK指令と共に受
取られる時CTL2〜CTL8ピン上のデータが何で
あつても、これらのラツチは復号器２１１が復号
するのを抑止するために復号化LA指令、出力指
令およびTTALK指令に応答する。復号化
TTALK指令はTTALKラツチをセツトする。処
理装置データクロツク前縁（PDCLE）信号また
はラツチ２１８ｂからの出力によりリセツトされ
るTTALKラツチ２１９の出力はラツチ２１８ａ
の出力といつしよにNORゲート２２７ａおよび
２２７ｂを制御する。NORゲート２２７ａの出
力はもしTTALKラツチ２１９がセツトされてい
るならば論理１であり、それによりピンCTL1が
３状態バツフア２２８および反転器２２９を通し
てトークラツチに結合される。３状態ラツチ２２
８は第８ａ図〜第８ｃ図の右側に詳細に示されて
いる。他方、NORゲート２２７ｂはもし出力コ
ードが検知されたならば論理１を出力し、そして
ラツチ２２８ａをセツトし、そしてそれによりピ
ンCTL1をデータ入力レジスタ２１２の最も重要
なビツトに接続する。 データは、論理２３０による復号化読取り指令
に応答して、アドレスピン８からデータ入力レジ
スタ２１２にシフトされる。RE、RBおよびLA
命令はバツフア２１４ｃを通つてROM制御論理
２１７から命令ピンI0〜I1を通つてROMへ出力
される。データ入力レジスタ２１２の内容は、
NORゲート２２７ｂが論理１を入力する時、バ
ツフア２１３を通してCTL1〜CTL4に出力され
およびバツフア２２８を通して前記CTL1に出力
される。CTL1〜CTL4ピンはバツフア２１４ａ
を通してアドレスピンADD1〜ADD4に接続され、
そしてCTL8ピンは制御バツフア２１４ｂを通し
てADD8ピン８に接続される。制御バツフア２１
４ｂは、アドレスが線路２３１上の信号により
ADD1〜ADD8ピンにロードされる時、抑止され
る。 第８ａ図〜第８ｃ図に示されたトークラツチ２
１６は３つのラツチ２１６ａ，２１６ｂおよび２
１６ｃから成ることが望ましい。ラツチ２１６ａ
は復号化SPK指令に応答してセツトされ、そし
てそれに応答してスピーク作動可能（SPEN）信
号を生ずる。SPENはまたラツチ２１５ａによる
復号化SPKSLOW指令に応答して生ずることが
わかるであろう。ラツチ２１６ｂはIC7がゲート
２２５により制御される間スピーク作動可能に応
答してセツトされる。ラツチ２１６ａおよび２１
６ｂは(1)復号化リセツト指令、(2)15に等しいエネ
ルギコード、または(3)ゲート２３２によるパワー
アツプクリヤに応答してリセツトされる。トーク
遅延ラツチ２１６ｃは後のIC7におけるラツチ２
１６ｂの内容でセツトされ、そしてそのデータを
８インタポレーシヨンカウントを通して保持され
る。前記記載のように、トーク遅延ラツチは、符
号化エネルギ＝０条件が検知されてラツチ２０８
ｃをセツトした後、合成器が８インタポレーシヨ
ンサイクルの間スピーチデータを生じ続けること
を許す。同様に、スロート―クラツチ２１５はラ
ツチ２１５ａ，２１５ｂおよび２１５ｃで実施さ
れる。ラツチ２１５ａは、ラツチ２１６ｂおよび
２１６ｃがTALKD信号の発生を可能としたのと
同じように、ラツチ２１５ｂおよび２１５ｃは
SLOWD信号の発生を可能とする間、スピーク作
動可能信号を作動する。 パラメータ入力レジスタ２０５にデータを入力
するためのタイミング相互影響を簡単に考察しよ
う。これは、パラメータ力ラツチ２２１の状態に
応答して、制御ゲート２２０により主に制御され
ることを思い出すであろう。もちろん、ラツチの
状態はゲート２３３に印加されるLDP信号によ
つて制御される。ゲート２３３に印加される
PCO信号とDIV1信号はICOの間の特定のパラメ
ータカウントのＡサイクルの間パラメータがロー
ドされることを確実にする。パラメータカウント
内の特定のパラメータとパラメータＴ時間はタイ
ミングPLA５１１（第７ａ図および第７ｂ図）
の部分５１１ａによりLDPにより制御される。
入力された第１パラメータ（エネルギ）は４ビツ
ト長であり、そしてLDPは（第７ａ図および第
７ｂ図でみられるように）時間間隔T5の間に開
始される。パラメータカウント１の間、繰返しビ
ツトとピツチビツトが入力され、これは時間間隔
T1に起こるLDPにより入力される６ビツトであ
る。もちろん、T1とT5の間に４時間間隔がある
が、入力された情報の長さの差は２ビツトであ
る。このことの起こる理由は、ROM１２ａ〜１
２ｂが合成器１０がクロツクされる速さの半分の
速さでクロツクされることが望ましいことによ
り、（各入力ビツト当り２ステージを有する）パ
ラメータ入力レジスタ２０５に各ビツトを入力す
るのに２時間間隔を要するからである。合成器１
０チツプがクロツクされる半分の速さでROMチ
ツプがクロツクされることにより、前記ROMチ
ツプ内の読取り専用メモリのアドレス指定が単純
になり、そしてまだその数値動作を実行するため
の十分の時間内にデータが合成器１０に供給され
ることがわかる。したがつて、タイミングPLA
５１１の部分５１１ａにおいて、対応するパラメ
ータカウントが６ビツトパラメータが入力される
はずであることを示す時T1にLDPが起こり、お
よび対応するパラメータカウントが４ビツトパラ
メータが力されるはずであることを示す時T5に
LDPが起こり、および対応するパラメータカウ
ント（EGパラメータカウント９，１０および１
１）が３ビツト符号化パラメータに対応する時時
間間隔T7にLDPが起こる。アドレス指定された
パラメータROMがI0命令ピンおよびROM制御論
理２１７およびラツチからROM制御論理２１７
に情報を供給する線路２３４を通して信号される
時、情報を出力するべきであることをROM１２
ａ〜１２ｂが信号される。 パラメータインタポレータ論理図 第９ａ図および第９ｂ図は複合図であつて、パ
ラメータインタポレータ論理２３を詳細に示して
いる。Ｋスタツク３０２は10個のレジスタを有し
ており、そのおのおのは10ビツトの情報を記憶す
る。小さな長方形はおのおの、参照番号３３０で
示された約束に従つて、１ビツトの記憶を表わ
す。各シフトレジスタの内容は再循環ゲート３１
５の制御を受ける再循環ゲート３１４を通つて再
循環するように配置される。Ｋスタツク３０２は
スピーチ係数K1〜K9を記憶し、そして係数K10ま
たは一般にエネルギパラメータを一時的に記憶す
る。いろいろな時間間隔においてＫスタツク３０
２から記録論理３０に出力されたデータが表７に
示されている。本明細書の表７は従来の明細書の
表とは異つている。その理由は、(1)記録論理３０
１が２ビツトの情報に応答するため、記録論理３
０１は線路３２―１〜３２―４、線路３２―５お
よび３２―６、線路３２―７および３２―８、線
路３２―９および３２―１０上の同じ係数を受取
るからであり、(2)第５図のところで記載したよう
に時間間隔命名法に違いがあるからであり、(3)記
録論理３０１に関連した時間遅延のためである。 記録論理３０１はＫスタツク３０２を配列マル
チプライヤ４０１（第１０ａ図および第１０ｂ
図）に結合する。記録論理３０１は４つの同じ記
録ステージ３１２ａ〜３１２ｄを有している。そ
のうちの１つ３１２ａだけが詳細に示されてい
る。記録論理３１３の第１ステージはステージ３
１２ａ〜３１２ｄとは基本的に異なる。それは低
次のステージからステージ３１２ａ〜３１２ｄの
入力Ａに起こるような桁上りがもちろんないから
である。記録論理は、−２、＋１および−１出力
だけを受取るステージゼロに対する以外、５ステ
ージ配列マルチプライヤ４０１の各ステージに＋
２、−２、＋１および−１を出力する。記録論理
３０１は、配列マルチプライヤがその各ステージ
においてブース算法を用いて１ビツトの情報の代
りに２ビツトを処理することを実効的に許す。ブ
ース算法は、プレンテイスホール（Prentice―
Hall）出版（1975年）の「デジタル信号処理の
論理と応用（Theory and Application of
Digital Signal Processing）」の517―518頁に説
明されている。 K10係数およびエネルギはE10ループ３０４に
記憶される。E10ループは20ステージ直列シフト
レジスタで構成されることが望ましい。E10ルー
プ３０４の10ステージ３０４ａは直列結合される
ことが望ましく、そして他の10ステージはまた直
列に結合されるがしかしまた並列の出力およびＫ
スタツク３０２への入力を有している。エネルギ
またはK10係数のいずれか適当なパラメータはゲ
ート３１５を通つてE10ループ３０４からＫスタ
ツク３０２に転送される。このゲートはNORゲ
ート３１６に応答して、エネルギパラメータを
E10ループ３０４からＫスタツク３０２へ時間間
隔T10に転送し、そして係数K10をE10ループ３０
４からＫスタツク３０２へ時間間隔T20に転送す
る。NORゲート３０６はまた、データが転送さ
れている時、Ｋスタツク３０２内の再循環を禁す
るために、再循環制御ゲート３１５を制御する。 K10トランスフアレジスタ３０３はE10ループ
３０４またはＫスタツク３０２に記憶されるエネ
ルギまたはK1〜K10スピーチ係数のセレクタ３０
７を通して加算器３０８および遅延回路３０９へ
の転送を助ける。レジスタ３０３は対になつた反
転器によつてえられる９ステージを有しており、
そして第10ステージはE10ループ３０４またはＫ
スタツク３０２のいずれかからの10ビツトの情報
の転送を助けるためのセレクタ３０７およびゲー
ト３１７により実効的にえられる。データはＫス
タツク３０２からレジスタ３０３に転送ゲート３
１８を通つて転送される。このゲート３１８はタ
イミングPLA５１１（第７ａ図および第７ｂ図）
の復号器部分５１１ｂにより生じたトランスフア
Ｋ（TK）信号により制御される。インタポレー
トされるべき、したがつてレジスタ３０３にシフ
トされるべき特定のパラメータは合成器が動作し
ている特定のパラメータカウントに依存するか
ら、そしてＫスタツク３０２から出力されるため
に入手可能な特定のパラメータは合成器が動作し
ている特定の時間間隔の関数であるから、第７ａ
図および第７ｂ図に示されているように、TK信
号はピツチパラメータに対してはT9で起こり、
K1パラメータに対してはT8で起こり、K2パラメ
ータに対してはT7で起こる等である。エネルギ
パラメータまたはK10係数は、タイミングPLA５
１１により生ずるTE10信号に応答して、E10ルー
プ３０４からレジスタ３０３にゲート３１９を通
してクロツクされる。各インタポレーシヨンの
後、すなわちＢサイクルの間、データはレジスタ
３０３から(1)信号TKの制御を受けるゲート３１
８を通してＫスタツク３０２に転送され、その
時、再循環ゲート３１４がゲート３１５によりオ
フにされ、または(2)ゲート３１９を通つてE10ル
ープ３０４に転送される。 10ビツトピツチパラメータがピツチレジスタ３
０５の中に記憶される。このピツチレジスタは記
憶の別のビツトを備えた再循環素子３０５ａと共
に、９ステージシフトレジスタを有している。ピ
ツチパラメータは、ピツチインタポレーシヨン制
御論理３０６により制御されるように新しくイン
タポレートされるピツチパラメータが線路３２０
上に供給される時を除き、ゲート３０５ａを通り
レジスタ３０５の中で通常再循環する。ピツチ３
０５の出力（PTO）またはレジスタ３０３から
の出力は、セレクタ３０７によりゲート３１７に
印加される。セレクタ３０７は、ピツチがインタ
ポレートされるべきである時を除いて、レジスタ
３０３の出力をゲート３１７に通常結合するため
に、論理３０６によりまた制御される。論理３０
６は応答して、PC＝１のＡサイクルの間加算器
３０８および遅延回路３０９にピツチを出力し、
およびPC＝１のＢサイクルの間線路３２０上の
インタポレートされたピツチ値をレジスタ３０５
に戻す。ゲート３１７は、インタポレーシヨンの
間加算器３０８および遅延回路３０９にピツチ、
エネルギまたは係数の情報を供給するだけのため
に、ラツチ３２１に応答する。データは直列的に
クロツクされるから、情報はＡ部分の間クロツク
されることが開始され、そしてPCOはレジスタ
３０３または３０５から加算器３０８または遅延
回路３０９に情報の転送の間のいつかに論理１に
切り換えることができる。したがつて、ゲート３
１７はＡサイクルラツチ３２１によつて制御さ
れ、そしてこのラツチは、トランスフア係数
（TK）がE10（TE10）を転送する時に、またはト
ランスフアピツチ（TP）信号がタイミングPLA
５１１によつて生じた時に、PCOでセツトされ
る。 ゲート３１７の出力は加算器３０８および遅延
回路３０９に印加される。遅延回路３０９におけ
る遅延はインタポレーシヨンカウンタ５１５（第
７ａ図および第７ｂ図）により生ずるDIV1〜
DIV8信号の状態に依存する。遅延回路３０９の
中でデータを選択的な量だけ遅延させることによ
り、および減算器３０８の出力といつしよに加算
器３１０にそれを印加することにより、データは
ゲート３１７にまず最下位ビツトで現われるか
ら、回路３０９内の遅延が大きくなればなるほど
減算器３０８からの差の実効的大きさがますます
小さくなり、そしてそれが後で加算器３１０によ
り加算される。遅延回路３１１は加算器３１０を
レジスタ３０３および３０５に再び結合する。遅
延回路３０９と３０３の両者は３ビツトの遅延ま
で挿入でき、そして加算器３０９が最大である時
遅延３１１は最小遅延にあり、そしてその逆もま
た成立する。NANDゲート３２２は減算器３０
８の出力を加算器３１０の入力に結合する。ゲー
ト３２２はORゲート３２３の出力に応答し、そ
してこのORゲートは反転された２３６（第８ａ
図〜第８ｃ図）からの禁止に応答する。もしイン
タポレーシヨンカウンタがIC0にないならば、禁
止信号が起こる時ゲート３２２および３２３は減
算器３０８からの出力をゼロにする作用をする。
インタポレーシヨンカウンタがIC0にあるならば、
Ｋスタツク３０２、E10ループ３０４およびＰレ
ジスタ３０５の中の現在値が１ステツプインタポ
レーシヨンでそれらの新しいターゲツト値に完全
にインタポレートされる。無声フレーム（第６
図）がスピーチ合成チツプに供給される時、係数
K5〜K10はゲート３２４の作用によりゼロに設定
され、そしてこのゲート３２４は遅延回路３１１
をシフトレジスタ３２５に結合し、そしてシフト
レジスタ３２５の出力はゲート３０５ａおよび３
０３′に結合される。ゲート３２４はゲート２３
７（第８ａ図〜第８ｃ図）により生ずるゼロパラ
メータ（ZPAR）信号に応答する。 エネルギまたはK10の新しくインタポレートさ
れた値がレジスタ３０３から部分３０４ｂに入力
されている時、ゲート３２６はE10ループ３０４
の３０４ｂ部分のシフトを作動させない。ゲート
３２７はレジスタ３０３のステージを結合するト
ランスフアゲートを制御する。これらのステージ
は、Ａサイクルの間TKまたはTE10が高に進む
時、すなわち、レジスタ３０３がトランスフアゲ
ート３１８または３１９によりそれぞれ制御され
るとしてＫスタツク３０２またはE10ループ３０
４のいずれかからデータを受取るはずである時、
それらの間でデータを順次シフトすることを禁止
する。ゲート３２７の出力はまたシフトレジスタ
３２５のいろいろなステージに接続され、そして
３０３′をレジスタ３０３と結合するゲートに接
続される。それにより、その後に10個の最上位ビ
ツトが続いている上の３ビツトが、インタポレー
シヨンの後、ゼロにされうる。 配列マルチプライヤ論理図 第１０ａ図および第１０ｂ図は配列マルチプラ
イヤ４０１の複合論理図である。たとえば、ミゾ
リイ大学出版のグランビルE.オツト（Granville
E.ott）著の「パイプラインマルチプライヤ
（Pipeline Multiplier）」を見よ。 配列マルチプライヤ４０１はステージ０〜ステ
ージ４および遅延ステージの５ステージを有して
いる。遅延ステージは遅延を与えるために配列マ
ルチプライヤ４０１の中に用いられる。配列マル
チプライヤ４０１への入力はマルチプライヤマル
チプレクサ４０５からの信号MR0〜MR13により
供給される。MR13は最上位ビツトであり、一方
MR0は最下位ビツトである。配列マルチプライ
ヤへの別の入力は記録論理３０１（第８ａ図〜第
８ｃ図）からの前記記載の＋２、＋２、＋１および
−１出力である。配列マルチプライヤ４０１から
の出力P13〜P0は加算器マルチプレクサ４０２に
供給される。その最下位ビツトP0はこの実施例
では常に論理１にされる。それは、そうすること
により、切捨て語差の平均を２つの補数の単純な
切捨てによりえられる−1/2LSBの代りにゼロに
するからである。 配列マルチプライヤ４０１はＡ―１、Ａ―２、
Ｂ―１、Ｂ―２、Ｂ―３、またはＢ―Ｃとしるさ
れた複数個のブロツク素子により示される。これ
らのブロツク素子をつくり上げている特定の論理
素子がこれらの素子を繰返し示す代りに複合図第
１０ａ図〜第１０ｂ図の右側に示される。Ａ―１
およびＡ―２ブロツク素子は配列マルチプライヤ
のステージゼロを構成し、したがつて復号器３１
３から出力される−２、＋１および−１信号にお
のおの応答し、そしてさらにMR2〜MR13に応答
する。配列マルチプライヤ４０１の中で乗算が起
こる時、最上位ビツトが最も左の列の素子に常に
保持され、一方部分和が右に連続的にシフトされ
る。配列マルチプライヤ４０１の各ステージは２
つの２進ビツトで動作するので、Σnで書かれる
部分和は右へ２位置シフトされる。このように、
Ａ形ブロツクは第１ステージに対しMR0および
MR1データ力に対して備えられていない。また、
配列マルチプライヤ４０１内の各ブロツクは記録
論理３０１を通して受取られるＫスタツク３０２
からの２ビツト情報に応答するから、各ブロツク
はまたマルチプライヤマルチプレクサ４０５から
の２ビツトに応答し、このビツトは反転器４３０
によつて反転され、そしてこのビツトはＢ形ブロ
ツクに真論理でまた供給される。 フイルタおよび励発発生器論理図 第１１ａ図〜第１１ｂ図は（配列マルチプライ
ヤ以外の）格子フイルタおよび励発発生器２４と
出力部２５の詳細な論理図を複合図で示したもの
である。フイルタおよび励発発生器２４におい
て、加算器４０４は１つの入力において配列マル
チプライヤ４０１の真出力または反転出力のいず
れかを加算器マルチプレクサ４０２を通して線路
P0〜P13で受取る（第１０ａ図および第１０ｂ図
をみよ）ように接続される。加算器４０４の他の
入力は加算器マルチプレクサ４０２を通して加算
器４０４の出力（T10〜T18で）か、線路４４０
〜４５３上（T20〜T7およびT9で）の遅延スタツ
ク４０６の出力か、Ｙラツチ４０３の出力（T8
で）かまたはφ3予め充電ゲート４２０からの論
理ゼロ（無条件放電がこの入力に印加される時
T19で）かのいずれかを受取るために接続され
る。時間間隔の指定は第５図のものと異なること
に注意すべきである。 加算器４０４の出力は遅延スタツク４０６、マ
ルチプライヤマルチプレクサ４０５、１間隔遅延
ゲート４１４および加算器マルチプレクサ４０２
に印加される。マルチプライヤマルチプレクサ４
０５は１間隔遅延ゲート４１４を有している。Ｙ
ラツチ４０３は遅延スタツク４０６の出力を受取
るために接続される。マルチプライヤマルチプレ
クサ４０５はＹラツチ４０３からの出力、１間隔
遅延ゲート４１４または母線４１５上の励発信号
からの出力を配列マルチプライヤ４０１の入力
MR0〜MR13に選択的に印加する。遅延スタツク
４０６への入力D0〜D13は加算器４０４の出力か
らえられる。加算器マルチプライヤ４０２、加算
器４０４、Ｙラツチ４０３、マルチプライヤマル
チプレクサ４０５および１間隔遅延回路４１４に
対する論理だけが点像Ａで囲まれた最下位ビツト
に対し詳細に示されている。格子フイルタにおけ
る13個の最上位ビツトは線Ａによつて囲まれた論
理のような論理によりえられ、その論理は「Ａ」
としるされた長方形の点線のブロツクにより示さ
れる。格子フイルタで処理される各並列ビツトに
対する論理は明確さのために詳細には示されてい
ない。最下位ビツトより大きな位のビツトを扱う
格子フイルタの部分は、切捨て論理５０１とUV
ゲート４０８およびチヤープROM４０９に接続
された母線４１５となされた相互接続に関しての
み、素子４０２，４０３，４０４，４０５および
４１４に対して示された論理と異なる。このこと
に関して、UVゲート４０８およびチヤープ
ROM４０９からの出力は入力I13〜I6に印加され
るだけであり、したがつて、Ａ点線内にI*としる
された入力は格子フイルタ内の６つの最下位ビツ
トに対して必要ない。同様に、Ｙラツチ４０３か
らの出力は10個の最上位ビツトYL13〜YL4に対
してのみ印加され、したがつて、点線内のYLX
としるされた接続は格子フイルタ内の４つの最下
位ビツトに対し要求されない。 遅延スタツク４０６は14個の９ビツト長シフト
レジスタを有しており、その各ステージはφ4お
よびφ3クロツクでクロツクされる反転器を有し
ている。遅延スタツク４０６はある時間間隔での
みシフトされる。このことは論理４１６で達成さ
れ、それによりφ1B〜φ4BクロツクはPLA５１２
からのT10〜T18タイミング信号（第７ａ図およ
び第７ｂ図）から生ずる。回路４１６内のクロツ
クバツフア４１７は第１１ａ図および第１１ｂ図
に詳細にまた示されている。 遅延スタツク４０６は９ビツト長である。遅延
スタツク４０６への入力は、１間隔遅延回路４１
４の出力に対抗して、加算器４０４の出力から接
続されるように示されている。もちろん、遅延ス
タツク４０６への入力は１間隔遅延回路４１４の
出力から接続することができ、そしてそれに関連
したタイミングを変更することができる。 遅延スタツク４０６、配列マルチプライヤ４０
１、加算器４０２、加算器マルチプライヤ４０
２、Ｙラツチ４０３およびマルチプライヤマルチ
プレクサ４０５は２つの補数表示で取扱われるこ
とが望ましい。 無声発生器４０７はシフトレジスタ４１８を有
するランダム雑音発生器である。このシフトレジ
スタ４１８はシフトレジスタ４１８内に擬ランダ
ム項を発生するためのフイードバツク論理４１９
により供給されるフイードバツク項を備えてい
る。出力はそこからとられ、そしてラツチ２０８
ｄ（第８ａ図および第８ｂ図）からOLDPにまた
応答するUVゲート４０８に印加される。オール
ドピツチラツチ２０８ｄは、新しいスピーチパラ
メータがレジスタ２０５に入力される時ピツチ＝
０ラツチ２０８ｂは直ぐに状態を変えるから、ゲ
ート４０８を制御する。けれども、これはインタ
ポレーシヨンカウントIC0の間に起こるから、そ
して無声条件の間新しい値がＫスタツク３０２、
E10ループ３０４およびピツチレジスタ３０５に
次のIC0までインタポレートされないから、スピ
ーチ励発値はチヤープROM４０９からの周期的
励発から無声発生器４０７からのランダム励発ま
で８つのインタポレーシヨンサイクルが起こるま
で変更できない。ゲート４２０はゲート４０８の
出力を励発信号I13の最上位ビツトに加え、それ
により無声スピーチの間実効的に符号ビツトをラ
ンダムに変える。ゲート４２１は、無声スピーチ
条件の間、励発信号I12の最上位ビツトを論理１
に実効的に入れる。このように、ゲート４０８，
４２０および４２１の複合効果はランダムに変わ
る符号を格子フイルタおよび励発発生器２４に印
加されるべき．５の定常10進等価値と関連させる
ことである。 有声スピーチの間、チヤープROM４０９は線
路I6〜I13上の８ビツト出力を格子フイルタに供給
する。この出力は41個の順次に変化する値で構成
され、そしてこれらの値はグラフで表わされる時
チヤープ機能を表わす。ROM４０９の内容は表
８に示されている。ROM４０４はその出力を反
転するように設定され、そしてそのデータは補足
されたフオーマツトの中に記憶される。チヤープ
ROM内に記憶されたチヤープ機能値および補足
値は２つの補数16進表示で表わされる。ROM４
０９は８ビツトレジスタ４１０によつてアドレス
され、その内容は通常各サイクルの間１加算回路
４１１により格子フイルタを通して更新される。
レジスタ４１０の出力は大きさ比較器４０３にお
いてピツチレジスタ３０５の内容と比較され、レ
ジスタ４１０の内容がレジスタ３０５の内容に等
しいかまたはそれより大きい時、４１０の内容を
ゼロにする。第１４ａ図〜第１４ｂ図に詳細に示
されているROM４０９は110010より大きいアド
レスはマルチプライヤマルチプレクサ４０５への
線路I13〜I6にすべてゼロを出力させるように構成
される。ゼロはまたアドレス位置４１〜５１に記
憶される。このように、チヤープはもし必要なら
アドレス位置５０まで占めるように拡大すること
ができる。 ランダムアクセスメモリ論理図 第１２ａ図〜第１２ｂ図はRAM２０３の詳細
論理図の複合図である。RAM２０３はPC1〜
PC4上のアドレスによりアドレス指定され、そし
てこのアドレスはPLA２０３ａで復号されそし
て符号化パラメータがRAM２０３に入力される
べきであることを定める。RAM２０３は12個の
復号化パラメータを記憶し、それらのパラメータ
は、第６図のところで記載した復号法により、３
ビツトと５ビツトの間で変わるビツト長をもつ。
RAM２０３の各セル（Ｂ）は第１２ｂ図に詳細
に示されている。読取り／書込み制御論理２０３
ｂはT1、DIV1、PC0に応答し、そして論理２３
８（第８ａ図〜第８ｃ図）から作動可能パラメー
タロードにより作動可能の時、パラメータロード
がインタポレーシヨンカウントゼロの間の各パラ
メータカウントのＡサイクルの間RAM２０３へ
の書込みに対し作動可能とする。第８ａ図および
第８ｂ図に示されているようにデータがレジスタ
２０５から線路IN0〜IN4でRAM２０３に入力さ
れ、そして前記図に示されているようにデータが
線路OUT1〜OUT5でROM２０２に出力される。 パラメータ読取り専用メモリ論理図 第１３ａ図〜第１３ｂ図にROM２０２の論理
図が示されている。ROM２０２は米国特許第
3934233号に記載された形のROMであることが
望ましい。RAM２０２からのおよびパラメータ
カウント５１３からのアドレス情報はアドレスバ
ツフア２０２ｂに印加される。このアドレスバツ
フアは番号Ａで詳細に示されている。アドレスバ
ツフア２０２ｂに用いられたNORゲート２０２
ａは番号Ｂで詳細に示されている。アドレスバツ
フア２０２ｂの出力はＸ復号器２０２ｃまたはＹ
復号器２０２ｄに印加される。このROMは番号
Ｃでしるされた10個の部分に分割され、そしてそ
の１つが詳細に示されている。これらの部分のお
のおのからの出力線路のための線路は、第８ａ図
および第８ｂ図に示されているように、反転器を
通してレジスタ２０１に加えられる。前記米国特
許第3934233号に詳細に説明されているように、
Ｘ復号器は54X復号線路の１つを選定し、一方Ｙ
復号器２０２ｄは散布線路の隣接する対の間にト
ランジスタセルの存在または非存在をテストす
る。この実施例のROM２０２に記憶されること
が望ましいデータが表６に示されている。 チヤープ読取り専用メモリ論理図 第１４ａ図〜第１４ｂ図はチヤープROM４０
９の複合図である。ROM４０９は、レジスタ４
１０（第１１ａ図〜第１１ｂ図）からアドレス線
路0〜8を通してアドレスされ、そして線路I6
〜I11でマルチプライヤマルチプレクサ４０５に
情報を出力し、そして線路Im1およびIm2でゲー
ト４２１および４２０に出力する。これらはすべ
て第１１ａ図および第１１ｂ図に示されている。
第１１ａ図および第１１ｂ図のところで記載した
ように、チヤープROMは予め定められたカウン
トがレジスタ４１０の中で到達された後すべてゼ
ロを出力する。この場合には10進数51に等価なカ
ウントである。ROM４０９はＸ復号器４０９ｂ
内の線路0および1（およびA0およびA1）のア
ドレスに応答するＹ復号器４０９ａを有してお
り、Ｘ復号器４０９ｂは線路2〜5（およびA2
〜A5）のアドレスに応答する。 ROM４０９はまたラツチ４０９ｃを有してお
り、そしてこのラツチ４０９ｃは復号器４０９ｅ
からラツチ４０９ｃにより10進数51が線路0〜
A5に検知される時セツトされる。復号器４０９
ｅは、ラツチ４０９ｃをリセツトするために、線
路0〜8上の論理ゼロをまた復号する。ROM４
０９はタイミング論理４０９ｆを有しており、そ
してこのタイミング論理４０９ｆは時間間隔T12
にゲート４０９ｇを通してデータをクロツクイン
させる。この時、復号器４０９ｅはアドレス線路
A0〜8に10進数０または10進数51のいずれが起
こつているかを決定するために検査する。いずれ
かの条件が起こるならば、静止ラツチであるラツ
チ４０９ｃにフリツプする。 アドレスラツチ４０９ｈは時間間隔T13にセツ
トされ、そして時間間隔T11にリセツトされる。
ラツチ４０９ｈは、ラツチ４０９ｃがセツトされ
る時、ラツチ４０９ｃが線路0〜5で10進数51
にすることを許す。このように、51アドレスレジ
スタ４１０より大きいアドレスに対して、ラツチ
４０９ｃをリセツトする目的のために、リセツト
論理４１２（第１２ａ図〜第１２ｂ図）によりア
ドレスがゼロにリセツトされたかどうかを決定す
るために時間間隔T12にアドレスがまずサンプル
される。もしアドレスがゼロにリセツトされてい
ないならば、その時には線路0〜8などのよう
なアドレスが入力されていても、T13において論
理４０９ｊにより書替えられる。もちろん、
ROM４０９内の位置５１に、出力線路I6〜I11、
IM1およびIM2のすべてのゼロが記憶されるであ
ろう。このように、論理４０９ｃ，４０９ｈおよ
び４０９ｊの装置により、予め選定された値のア
ドレス、いまの場合５１、はリセツトが起こつた
かどうかを決定するために単に検査されるが、復
号器４０９ａおよび４０９ｂを通してROMセル
の配列体をアドレスすることは許されない。10進
数０と50の間のアドレスは、復号器４０９ａおよ
び４０９ｂを通して、ROMを通常にアドレスす
る。ROMマトリツクスは米国特許第3934233号
に記載された形のものが望ましい。前記記載のよ
うに、ROM４０９の内容は表８に示されてい
る。チヤープ機能はアドレス00〜40にあり、一方
ゼロはアドレス41〜51にある。 切捨て論理およびデジタル・アナログ変換器 第１１ａ図および第１１ｂ図に切捨て論理４２
５およびデジタル・アナログ（Ｄ／Ａ）変換器が
詳細に示されている。切捨て論理４２５はYL13
〜YL14上の２つの補数データを符号大きさデー
タに変換するための回路を有している。論理４２
５ａは、符号ビツトを発生するためにおよび論理
４２５ｃによつて達成される２つの補数の符号大
きさデータへの変換を制御するために、線路
YL13上のＹラツチ４０３からのMSBを検査す
る。符号ビツトは線路Ｄ／ASNおよびSN上
の真論理および偽論理においてＤ／Ａ変換器４２
６に供給される。 論理４２５ｃは線路YL10〜YL4のＹラツチ４
０３からの２つの補数データを線路6〜
Ｄ／A0上の単純な大きさ表示に変換する。 論理４２５ｂはＹラツチ４０３からYL12ビツ
トおよびYL11ビツトをサンプルし、そして出力
Ｄ／A6〜0を論理ゼロにする（すなわち、
もし出力が真論理にあるならば１の値にする）こ
とによりその大きさ切捨て機能を実施し、YL12
またはYL11のいずれかが論理１でありそして
YL13が論理ゼロである場合は値が正であること
を示し、またはYL12またはYL11のいずれかが論
理ゼロでありそしてYL13が論理１である場合は
値は負であることを示す。これらの条件の１つが
起こる時にはいつでも、線路４２７に論理ゼロが
現われ、そしてそれにより論理４２５ｃのおのお
のにおいてVssが出力バツフア４２８に結合され
る。大きさ機能はYL11およびYL12のよりも上位
ビツトを実効的に切捨て処理する。これはいくら
か正統的でない切捨てであることがわかる。それ
は切捨て処理が行なわれる大抵の他の回路におい
て下位ビツトが通常切捨てられるからである。け
れども、この回路では、大きな正値または負荷が
実効的に切りつめられる。より小さな大きさをも
つより重要なデジタルスピーチはこの切捨て法に
より４倍だけ実効的に増幅される。 出力6〜0は、SNおよびＤ／
ASNといつしよに、Ｄ／Ａ変換器４２６に結合さ
れる。Ｄ／Ａ変換器４２６は切捨て論理４２５か
ら７つの線路6〜0で結合された７つ
のMOS装置４２９を有することが望ましい。装
置４２９は、それらの長さ対幅比を制御すること
により、異つた量の電流を通すように構成され、
Ｄ／A6に結合された装置４２９は5に結合
された装置４２９の２倍の電流を流す（オンの
時）。同様に、5に結合した装置４２９は
Ｄ／A4に結合した装置４２９の２倍の電流を流
す。この２：１電流容量は残りの線路3〜
Ｄ／A0に結合された残りの装置に同じように適
用される。このように、1に結合された装
置４２９は同様に0に結合された装置４２
９の２倍の電流を流しうるが、2に結合さ
れた装置４２９の半分だけの電流を流すことがで
きる。すべての装置４２９は並列に接続され、そ
の一方側はVssに結合されることが望ましくそし
て他方側がトランジスタ４３０および４３１を通
して拡声器４のいずれかの側に接続されることが
望ましい。トランジスタ４３０はそのゲートに加
えられるSNによつて制御され、トランジス
タ４３１はＤ／ASNに応じてオンおよびオフにな
る。このように、トランジスタ４３０または４３
１が符号ビツトＤ／ASNの状態に依存する。拡声
器４の音声コイルは100オームのイオンピーダン
スをもつことが望ましく、そして中央タツプが
Vggに接続されることが望ましい。このように、
線路6〜0上の信号は音声コイルを流
れる電流の大きさを制御し、一方線路Ｄ／ASNお
よびSN上の信号はその電流の向きを制御す
る。 中央タツプ付100オーム音声コイルを用いる代
りに、より普通の８オーム拡声器が100オーム中
央タツプ付１次巻線（Vggおよびトランジスタ４
３０，４３１に接続される）と８オーム２次巻線
（拡声器端子に接続される）とを備えた変圧器と
いつしよに用いることができる。なお別の実施例
では、トランジスタ４４０および４４１を用いる
ことにより、中央タツプをなくすことができる。
これらのトランジスタ４４０および４４１は中央
タツプ付変圧器または音声コイルを用いた実施例
では用いられない。 Ｄ／Ａ変換器４２６は線路6〜0お
よびＤ／ASN〜SN上のデジタル符号大きさ
情報をアナログ信号に変換するばかりでなく、こ
のアナログ信号を十分なレベルまで増幅して拡声
器をこのMOS合成チツプ１０から（もしくは、
もし必要なら、前記変圧器を通して）直接駆動で
きることは当業者にはわかるはずである。ちろ
ん、ここに記載されたような簡単なＤ／Ａ変換器
はスピーチ合成回路の他の応用において用いられ
ること当業者にはわかるであろう。 第２２図は第４ａ図および第４ｂ図の全装置を
有する半導体チツプの非常に拡大された平面図で
ある。このチツプは辺の長さは約6.35ミリメート
ル（約250ミル、すなわち0.125インチ）である。
図示されている例では、このチツプは次の設計方
針によるＰチヤンネル金属ゲート法で製造され
た。金属線路幅0.0064ミリメートル（0.25ミル）、
金属線路間隔0.0064ミリメートル（0.25ミル）、
拡散線路幅0.0038ミリメートル（0.15ミル）およ
び拡散線路間隔0.0077ミリメートル（0.30ミル）
である。もちろん、電子ビームマスク製造または
スライス書込みおよび他の技術の出現により設計
方針は一層きつくなるので、合成器チツプの大き
さはさらに小さくなることが可能であろう。合成
器チツプの大きさはまた合成器チツプに用いるこ
とが望ましいいくつかの特性を犠性にすることに
より小さくすることができる。 スピーチ合成器チツプ１０の活動全面積は約29
平方ミリメートル（45000平方ミル）である。 Ｎチヤンネル、コンプリメンタリMOS
（CMOS）またはケイ素ゲート法のような他の
MOS技術を代りに用いうることは当業者にはわ
かるであろう。 この装置のいろいろな部分は前に記載したのと
同じ参照番号がつけてある。 学習機械に用いられる制御器は米国特許第
4074355号に記載されている形のマイクロプロセ
ツサであることが望ましく、その変更点は後で記
載する。もちろん、将来のマイクロプロセツサも
含めて他のプロセツサがここに記載された学習機
械のような応用に用いうることは理解されるべき
である。 米国特許第4074355号のマイクロプロセツサは
米国特許第3991305号に記載されている以前のマ
イクロプロセツサの改良形である。改良点の１つ
はデジツト駆動装置が省略されていることであ
り、したがつて、表示を構成する発光ダイオード
（LED）の配列体がマイクロプロセツサで直接駆
動することができる。設計選択の問題として、こ
の学習機械に用いられる表示は真空（VF）表示
装置であることが望ましい。LEDが直接駆動さ
れる時、表示セグメントが順次作動されることが
望ましく、一方表示レジスタまたはメモリの中の
情報により表示共通文字位置電極が選択的に作動
されることは当業者にわかるであろう。他方、
VF表示が用いられる時、共通文字位置電極が順
次作動されることが望ましく、一方表示レジスタ
またはメモリの中の情報によりセグメントが選択
的に作動される。このように、米国特許第
4074355号のマイクロプロセツサは米国特許第
3991305号に用いられているのと同様なデジツド
走査を用いるように変更するのが望ましい。 米国特許第4074355号のマイクロプロセツサは
４ビツト処理装置であり、そして英数字情報を処
理するためには、付加的ビツトが必要である。６
ビツトを用いることにより、それは26すなわち64
個の独自のコードを表わしうるが、それでアルフ
アベツトの26文字、10個の数字および数個の特別
の文字を容易に扱うことができる。米国特許第
4074355号のマイクロプロセツサを直接６ビツト
処理装置に変える代りに、このことは４ビツト語
を８ビツトバイトに対にしそしてこれらのビツト
の６個を表示復号器に伝送するソフトウエアによ
り間接に達成された。 第１５ａ図〜第１５ｂ図は学習機械に用いられ
ることが望ましいマイクロプロセツサの複合ブロ
ツク線図である。このブロツク線図は米国特許第
4074355号の第７ａ図および第７ｂ図のブロツク
線図と一般的に対応することがわかるはずであ
る。６ビツト動作の前記特徴とVF表示の両立性
をうるためのいくつかの変更もまた示されてい
る。第１５ａ図および第１５ｂ図に示された参照
番号は米国特許第4074355号の参照番号と一般的
に一致している。変更点を詳細に記載しよう。 米国特許第4074355号の第１３図を置換えてい
る第１６ａ図〜第１６ｂ図の複合図を参照すれ
ば、セグメント復合器、およびRAM３１アドレ
ス復号器３３―１、またはセグメント情報を復号
するためのACC1〜ACC8のあることがわかる。
復号器３３―１は前記米国特許の復号器３３に一
般的に対応する。セグメント情報は出力部３２―
２において特定のセグメント線路情報に再符号化
され、そしてセグメント駆動器９１への母線９０
に出力される。処理装置の４ビツト累算器７７か
らのデータの６ビツトは、いま記載されるよう
に、復号器３３―１で復号される。最初、母線８
６上の４ビツトが、状態が論理１である時、TD0
（転送データアウト）命令により累算器ラツチ８
７―１〜８７―８にラツチされる。それから、
（線路８６―１および８６―２からの）母線８６
上の２ビツトが、状態が論理ゼロである時、別の
TDO命令によりそれぞれ累算器ラツチ８７―１
６および８６―３２にラツチされる。それから、
ラツチ８７―１〜８７―３２の中の６ビツトが復
号器３３―１で復号される。セグメント駆動器９
１は第１６ａ図〜第１６ｂ図に示された３つの形
９１Ａ，９１Ｂまたは９１Ｃのうちの１つである
ことが望ましい。９１Ａ形駆動器はACC1〜
ACC8上のデータをピンSEG Ｇ，SEG Ｂ，SEG
ＣおよびSEG Ｄを通して外部に通ずるようにす
る。ピンSEG Ｅに結合された９１Ｂ形駆動器
は、デジツトレジスタ９４―１２がセツトされる
時、デジツトレジスタ９４―１０の内容を外部に
通ずるようにする。ピンSEG Ａに結合された９
１Ｂ形駆動器はプログラムの内容を検査動作中に
出力することを許す。 米国特許第4074355号の第１４図のデジツトバ
ツフアレジスタおよびTDOラツチはまた、(1)
DDIG信号はもはや用いられないから、(2)デジツ
トラツチ（米国特許第4074355号）の素子９７）
はもはや用いられないから、第１７図のデジツト
バツフアレジスタで置換えることが望ましい。記
載を単純にするために、デジツト出力バツフアレ
ジスタ９４の１つだけが詳細に示される。さら
に、学習機械のこの実施例において、表示２は８
文字位置を有することが望ましいから、レジスタ
９４―０〜９４―７を通して表示２の共通電極に
D0〜D7を接続する８つの出力バツフア９８―０
〜９８―７が第１７図に示されている。付加的出
力バツフア９８―８はチツプセレクト信号である
レジスタ９４―１２の内容を合成器１０に伝え
る。 合成器１０との２方向通信を容易にするため
に、米国特許第4074355号のマイクロプロセツサ
はピンSEG Ｇ，SEG Ｂ，SEG ＣおよびSEG
Ｄに２方向通信を許すように変更することが望ま
しい。このように、第１８図において、デジツト
レジスタ９４―１２R12がセツトされる時、情報
を入力するために、これらのSEGピンは入力セ
レクタ１１１ａを通して、正規のＫ線路１１２―
１〜１１２―８に結合される。さらに、これらの
ピンは、累算器７７の情報を出力するために、デ
ジツトレジスタ９４―１２R12および９４―１１
R11がセツトされる時、セグメント駆動器９１Ａ
を通してACC1〜ACC8にまた結合される。 このように、デジツトラツチ９４―１２（外部
とチツプセレクト信号を通信する）がセツトされ
る時、合成器１０にPDC信号を通信するために、
SEG，ＥがR10（デジツトレジスタ９４―１０）
に結合する。また、ACC1〜ACC8はSEG Ｇおよ
びSEG Ｂ―SEG Ｄに出力され、その間にR12お
よびR11がセツトされる。R11が論理０である時、
すなわち、リセツトされる時、セグメント駆動器
９１Ａがオフになり、そして例えば合成器１０を
通してROM１２ａ〜１２ｂからデータを受取る
ために、データがCKB回路１１３の中に読取る
ことができる。第１８図は米国特許第4064554号
の第２２図に示されたキーボード回路１１１を置
換える。 ピンSEG ＧおよびSEG Ｂ〜SEG Ｄは合成器
１０のCTL1〜CTL8ピンに結合されることが望
ましく、一方ピンSEG Ｅは合成器１０のPDCピ
ンに結合されることが望ましい。 読取り専用メモリ１２ａまたは１２ｂまたは１
３ａまたは１３ｂが第１９図、第２０ａ図、第２
０ｂ図、第２１ａ図および第２１ｂ図に示されて
いる。第１９図はこれらのROMの任意の１つの
ブロツク線図である。第２０ａ図および第２０ｂ
図はROMに対する制御論理の複合論理図であ
り、一方第２１ａ図および第２１ｂ図はＸおよび
Ｙアドレス復号器の複合論理図であり、メモリセ
ルの配列体を図で概略的に示している。 第１９図において、ROM配列体６０１は８つ
の出力線路を備えて配置され、16384ビツトの各
部分から１つの出力線路がある。ROM配列体６
０１からの８つの出力線路は出力ラツチ６０２を
通して８ビツト出力レジスタ６０３に接続され
る。出力レジスタ６０３はピンADD1〜ADD8で
相互接続され、そして４つのピンADD1〜ADD8
を通して出力レジスタ６０３から４つの高次ビツ
トまたは低次ビツトに通ずるように配置される
か、またはビツトにピンADD1を通して出力レジ
スタ６０３から順次に通ずるように配置されるか
のいずれかである。用いられた特定の変更例はマ
スクプログラム可能ゲートにより選択的でありう
る。 ROM配列体６０１は14ビツトアドレスカウン
タ６０４を通してアドレスされる。アドレスカウ
ンタ６０４は４ビツトチツプセレクトカウンタ６
０５と関連している。アドレスカウンタ６０４内
のアドレスとチツプセレクトカウンタ６０５が、
復号化ロードアドレス（LA）指令に応答して、
ピンADD1〜ADD8からある時刻に４ビツトがロ
ードされる。最初のLA指令はアドレスカウンタ
６０４内に４つの最小位ビツト（ビツトA0〜A3）
をロードし、そして後のLA指令は高次ビツト
（A4〜A7、A8〜A11およびA12〜A13）をロードす
る。第4LAサイクルの間、A12およびA13ビツト
は、チツプセレクトカウンタ６０５内のCSOお
よびCS1ビツトがロードされるのと同時に、ロー
ドされる。第5LA指令では、チツプセレクトカウ
ンタ６０５内の２つの最大位ビツトがADD1およ
びADD2からロードされる。カウンタ６０６は、
ADD1〜ADD8の４ビツトがカウンタ６０４およ
びまたは６０５に入力されるべき場所を示すため
に、受取つたLA指令を連続的にカウントする。 LA指令、TB（転送ビツト）指令およびRB（読
取りおよび分岐）指令を出力する復号器６０７へ
のI0ピンおよびI1ピンを通して、指令がROMに
送られる。 アドレスレジスタ６０４およびチツプセレクト
レジスタ６０５はそれらと関連した１加算回路６
０８を有しており、この回路はこれらのレジスタ
に含まているアドレスを増す。アドレスレジスタ
６０４に記憶された14ビツト数の外側で桁上がり
が起こる時、この桁上がりはシフトセレクトレジ
スタ６０５の中に実行され、このシフトセレクト
レジスタは、たとえば、もし以前に作動していな
いならばチツプセレクト機能を作動させ、または
もし以前に作動しているならばチツプセレクト機
能を作動しなくなる。または、出力レジスタ６０
３の８ビツト内容が、RB指令に応答して、セレ
クタ６０９により、アドレスレジスタ６０４にロ
ードすることができる。RB指令の間、配列体６
０１の第１バイト読取りは低次８ビツトとして用
いられ、一方次の引続くバイトはカウンタ６０４
における高次６ビツトに対して用いられる。 チツプセレクトレジスタ６０５の出力は、チツ
プセレクトカウンタ６０５の内容をコネクタ６１
０のプログラミングにより入つた予め選定された
コードと比較するために、プログラム可能コネク
タ６１０を通してゲート６１１に印加される。ゲ
ート６１１はまたチツプセレクトピン上のチツプ
セレクト信号に応答し、チツプセレクト特性が、
４ビツトチツプセレクトレジスタ６０５の内容か
およびまたはCSピン上のチツプセレクトビツト
の状態かのいずれかに基づくことを許す。ゲート
６１１の出力は２つの遅延回路６１２に印加さ
れ、その出力は出力レジスタ６０３からピン
ADD1〜ADD8に情報を出力するのに関連した出
力バツフアを制御する。遅延回路６１２により与
えられる遅延はこの実施例では２バイト遅延を行
なう。それは、ピンADD1〜ADD8に入力される
アドレス情報は、それに応答して出力されるデー
タを、ROM配列体６０１を呼出すのに要する時
間だけ進むからである。ここに記載された学習機
械の実施例において、CSピンが用いられること
が望ましい。 タイミングPLA６００は、他の制御信号のタ
イミングと共に、ROM配列体６０１に出力され
る制御信号のタイミングのために用いられる。 第２０ａ図および第２０ｂ図の複合図におい
て、出力レジスタ６０３は８つの「Ａ」ビツトラ
ツチによつてつくられ、その１つを例にとつて示
したのが６１７である。レジスタ６０３の出力
は、ADD1〜ADD4に対しては出力バツフア６１
６へおよびADD8に対しては出力バツフア６１６
ａへ低信号または高信号で制御される４ビツト経
路を通り、並列に接続される。バツフア６１６お
よび６１６ａは第２１ａ図〜第２１ｂ図に詳細に
示されている。 低および高に応答してレジスタ６０３から並列
出力の転送を制御するゲート６１５はマスクレベ
ルプログラム可能ゲートであることが望ましく、
そしてこのゲートは、このチツプがここに記載さ
れた学習機械に用いられる時、プログラムされな
いことが望ましい。むしろ、レジスタ６０３内の
データがプログラム可能ゲート６１４を通りバツ
フア６１６ａおよびピンADD8に順次に伝送され
る。高信号に応答してADD1〜ADD8に出力され
るビツトは、順次シフトが通常低信号と高信号の
間で達成されるであろうから、レジスタ６０３内
の第４ビツト〜第７ビツトよりはむしろ第３ビツ
ト第６ビツトから駆動される。 アドレスレジスタ６０４は６１７で示された１
４のビツトラツチから構成される。線路A0〜A13
上のアドレスレジスタ６０４内のアドレスは第２
１ａ図〜第２１ｂ図に示されたROM Ｘおよび
Ｙアドレスバツフアに通している。レジスタ６０
４は４つの部分６０１ａ〜６０１ｄに分けられ
る。６０１ｄ部分は0信号に応答してADD1〜
ADD8から４ビツトをロードし、６０１ｃ部分は
LA1信号に応答してADD1〜ADD8から４ビツト
をロードし、そして６０１ｂ部分は2信号に応
答して同様に動作する。部分６０１ａは長さが２
ビツトであり、そして2信号に応答してADD1
およびADD2ビツトをロードする。チツプセレク
トレジスタ６０５は６１８に示された形の４つの
Ｂ形ビツトラツチで構成される。低次ビツトCS0
およびCS1はLA3信号に応答してADD4および
ADD8からロードされ、一方高次ビツトCS2およ
びCS3は4信号に関しADD1およびADD2からロ
ードされる。0〜4信号はカウンタ６０６に
より発生される。カウンタ６０６は４つのＡビツ
トラツチ６１７から成る４ビツトレジスタ６１９
を有する。４ビツトカウンタ６１９の出力は1
〜4信号を復号するためにPLA６２０に印加
される。0信号はNANDゲート６２１により
発生される。0信号はTB信号のすぐ後に復号
されるLA信号に応答して起こる。ゲート６２１
はラツチ６２２からLA信号に論理１を期待し、
そしてLTBD（ラツチされた転送ビツト遅延）信
号に論理１を期待する。復号器６０７はTB、
LAおよびRB制御信号を復号するために、ピンI0
およびI1に印加されたI0およびI1信号を復号する。
I0およびI1ピンの信号は表９に示されている。ラ
ツチ回路６２２は、前に受けた命令がLA指令で
あつたか、TB指令であつたかまたはRB指令で
あつたかを示すために、LA，RBおよびTBに応
答する。 引続くLA指令をカウントする他に、引続く
TB指令をカウントするために、カウンタ６０９
およびPLA６２０が用いられる。このことが実
行される。それは、この実施例において、各TB
指令はピンADD8上のレジスタ６０３から合成器
チツプ１０に１ビツトを転送し、そして出力レジ
スタ６０３は８つの引続くTB指令毎に１回ロー
ドされるからである。このように、PLA６２０
はまたROM配列アドレス指定順序を開始するた
めにTB8指令を生ずる。カウンタ６１９および
PLA６２０のタイミング順序が表10に示されて
いる。もちろん、1〜4信号は引続くLA指
令に応答して発生するだけであるが、一方TB8信
号は引続くTB指令に応答して発生するだけであ
る。 １加算回路６０８は、TB指令またはRB指令
に応答して、プログラムカウンタ６０４の中の数
を大きくする。２つの引続くバイトはRBサイク
ルの間新しいアドレスとして用いられるから、カ
ードアドレスと１だけ増大された現在のアドレス
はこれらの２つのバイトを生ずるのに用いられな
ければならない。１加算回路６０８の出力は、セ
レクタ６０９を通り、増大の結果を伝達するため
にカウンタ６０４の入力に印加される。セレクタ
６０９は、配列体６００からの信号BRにより制
御される時、出力レジスタ６０３のビツトをRB
サイクルの間プログラムカウンタ６０４に伝送す
ることを許す。１加算回路６０８はまたチツプセ
レクトカウンタ６０５にカウントを通して結合さ
れ、プログラムカウンタ６０４に記憶されている
14ビツトの外側で桁上がりが起こる時にはいつで
も、そこに記憶されている数を大きくする。チツ
プセレクトカウンタ６０５の出力は、プログラム
可能ゲート６１０を通して、ゲート６１１に印加
される。CSピン上の信号はまたゲート６１１に
印加することができる。またはCS3の内容と比較
することができる。このように、ゲート６１１
は、(1)CS信号の状態、(2)カウンタ６０５内の特
定のカウント、(3)チツプセレクトの状態とCS3の
状態の比較、(4)これらの組合わせ、のいずれかを
検査できる。ゲート６１１出力は、６２２で示さ
れているＣ形の２ビツトラツチを通り印加され
る。タイミング配列体６００は、RBおよびTB
順序の間、ROM順序のタイミングを制御する。
配列体６００はPLA部６００ａおよび６００ｂ、
カウンタ６２３および６２４を有している。カウ
ンタ６２３は６１７で示された２つのＡ形ビツト
ラツチから成る２ビツトカウンタである。カウン
タ６３はROM呼出しが特定の命令を実行するの
に要求される回数をカウントする。例えば、TB
指令は1ROM呼出しを必要とし、一方RB指令は
3ROM呼出しを必要とする。６１７で示された
形の４つの「Ａ」形ビツトラツチから成るカウン
タ６２４は、ROM配列体６０１を呼出すのに用
いられるいろいろな制御信号を発生するために、
ROMタイミング順序を通してカウントする。
TB指令に対するタイミング順序は表11に示され
ている。RB指令に対する同様なタイミング順序
が表12に示されている。PLA６００ａおよび６
００ｂにより発生するいろいろな信号を簡単に記
述しよう。BR信号は出力レジスタ６０３からプ
ログラムカウンタ６０４への２つの順次ビツトの
転送を制御する。TF信号はセンスアンプラツチ
６０２（第２１ａ図〜第２１ｂ図）から線路SA0
〜SA7の出力レジスタ６０３への８ビツトの転送
を制御する。INCはプログラムカウンタの順次増
大を制御し、発生した各INC信号に対し２ビツト
である。PCはROM配列体に対する予め充電信号
であり、そして通常約10マイクロ秒の間存在す
る。DC信号はROM６０１配列体を放電し、そし
て各DC信号に対し約10マイクロ秒間続くことが
望ましい。この特定のROM配列体は放電するの
に約70マイクロ秒かかり、したがつて、７つの
DC信号が各アドレス指定順序の間に生ずること
が望ましい。SAMはROMからセンスアンプラツ
チ６０２に出力されるデータをゲートし、一方
SADはプログラムカウンタからROMアドレスバ
ツフア６２５（第２１ａ図〜第２１ｂ図）へのア
ドレスをゲートすることによりアドレス線路をサ
ツトする。 本発明は特定の実施例に基づいて記載されたけ
れども、この記載は限定的な意味に解釈すべきで
はない。記載された実施例のいろいろな変更は当
業者には明らかであろう。したがつて、このよう
な変更実施例は本発明の特許請求の範囲に入るも
のと考えるべきである。
【表】
【表】
【表】
【表】
【表】
学習機械は綴字モードにおけるように残りの９
語を継続する。
語を継続する。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
８ １
【表】
【表】
【表】
以上の説明から明らかなように本発明には次の
ような作用効果がある。 デジタル音声データを、有声音声用の第１形式
フレームと、これより少ないビツト数の音声フイ
ルター・パラメータを含む無声音声の第２形式フ
レームとに区別し、それらのデータを記憶し伝達
することによつて少ないデータ量で、品質の劣化
のない音声合成を行うことが出来る。
ような作用効果がある。 デジタル音声データを、有声音声用の第１形式
フレームと、これより少ないビツト数の音声フイ
ルター・パラメータを含む無声音声の第２形式フ
レームとに区別し、それらのデータを記憶し伝達
することによつて少ないデータ量で、品質の劣化
のない音声合成を行うことが出来る。
第１図はこの発明によるデジタル音声データ伝
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図、第２図は表示のセグメ
ントの詳細図、第３図は学習機械をつくり上げる
のに望ましい主要部品のブロツク線図、第４ａ図
および第４ｂ図はスピーチ合成器チツプの（横に
並べられた）複合ブロツク線図、第５図は合成器
に用いられることが望ましいいろいろなタイミン
グ信号のタイミング図、第６図は合成器により要
求されるデータ率を小さくするのに用いられるこ
とが望ましいデータ圧縮の概略図、第７ａ図およ
び第７ｂ図は合成器のタイミング回路の複合論理
図、第８ａ図、第８ｂ図および第８ｃ図は合成器
のROM／制御器インタエイス論理の複合論理
図、第９ａ図および第９ｂ図はインタポレータ論
理の複合論理図、第１０ａ図および第１０ｂ図は
配列体マルチプライヤの複合論理図、第１１ａ図
および第１１ｂ図はスピーチ合成器の格子フイル
タおよび励発発生器の複合論理図、第１２ａ図お
よび第１２ｂ図はパラメータRAMの概略図、第
１３ａ図および第１３ｂ図はパラメータROMの
概略図、第１４ａ図および第１４ｂ図はチヤープ
ROMの複合図、第１５ａ図および第１５ｂ図は
制御器として用いられうるマイクロプロセツサの
複合ブロツク図、第１６ａ図および第１６ｂ図は
マイクロプロセツサのセグメント復合器の複合論
理図、第１７図はマイクロプロセツサのデジツト
出力バツフア図およびデジツトレジスタ図、第１
８図はマイクロプロセツサのKBセレクタ回路
図、第１９図はROM１２ａ，１２ｂ，１３ａま
たは１３ｂのブロツク線図、第２０ａ図〜第２０
ｅ図はROM１２ａ，１２ｂ，１３ａまたは１３
ｂに対する制御論理の複合論理図、第２１ａ図は
ＸおよびＹアドレス復合器およびメモリセルの配
列体の複合論理図、第２２図は本明細書に記載さ
れた、金属マスクまたは金属パターンを示し、約
50倍に拡大された、合成器チツプの平面図を示
す。
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図、第２図は表示のセグメ
ントの詳細図、第３図は学習機械をつくり上げる
のに望ましい主要部品のブロツク線図、第４ａ図
および第４ｂ図はスピーチ合成器チツプの（横に
並べられた）複合ブロツク線図、第５図は合成器
に用いられることが望ましいいろいろなタイミン
グ信号のタイミング図、第６図は合成器により要
求されるデータ率を小さくするのに用いられるこ
とが望ましいデータ圧縮の概略図、第７ａ図およ
び第７ｂ図は合成器のタイミング回路の複合論理
図、第８ａ図、第８ｂ図および第８ｃ図は合成器
のROM／制御器インタエイス論理の複合論理
図、第９ａ図および第９ｂ図はインタポレータ論
理の複合論理図、第１０ａ図および第１０ｂ図は
配列体マルチプライヤの複合論理図、第１１ａ図
および第１１ｂ図はスピーチ合成器の格子フイル
タおよび励発発生器の複合論理図、第１２ａ図お
よび第１２ｂ図はパラメータRAMの概略図、第
１３ａ図および第１３ｂ図はパラメータROMの
概略図、第１４ａ図および第１４ｂ図はチヤープ
ROMの複合図、第１５ａ図および第１５ｂ図は
制御器として用いられうるマイクロプロセツサの
複合ブロツク図、第１６ａ図および第１６ｂ図は
マイクロプロセツサのセグメント復合器の複合論
理図、第１７図はマイクロプロセツサのデジツト
出力バツフア図およびデジツトレジスタ図、第１
８図はマイクロプロセツサのKBセレクタ回路
図、第１９図はROM１２ａ，１２ｂ，１３ａま
たは１３ｂのブロツク線図、第２０ａ図〜第２０
ｅ図はROM１２ａ，１２ｂ，１３ａまたは１３
ｂに対する制御論理の複合論理図、第２１ａ図は
ＸおよびＹアドレス復合器およびメモリセルの配
列体の複合論理図、第２２図は本明細書に記載さ
れた、金属マスクまたは金属パターンを示し、約
50倍に拡大された、合成器チツプの平面図を示
す。
Claims (1)
- 【特許請求の範囲】 １ 生成される合成音声の質を犠牲にすることな
く格納されたデジタル音声データの圧縮がおこな
われる、デジタル音声データの記憶と、当該デジ
タル音声データの音声合成回路への伝達を行う音
声合成装置であつて、 (a) 複数フレームのデジタル音声データを記憶す
る記憶手段を有し、前記フレームは有声音を表
す第１フレーム形式と無声音を表す第２フレー
ム形式とを含み、当該第１及び第２フレーム形
式はそれぞれ音声エネルギー係数を表現する第
１ビツト数と音声ピツチ係数を表現する第２ビ
ツト数を含み、前記第１及び第２フレーム形式
それぞれの前記第１ビツト数と第２ビツト数は
各々同じビツト数であり、さらに前記第１フレ
ーム形式は第１の複数の音声パラメータで定義
され、当該第１の複数の音声パラメータは各々
一群のビツトで表現され、前記第２フレーム形
式は前記第１フレーム形式に含まれる第１の複
数の音声パラメータよりも少ない数の第２の複
数の音声パラメータで定義され、当該第２の複
数の音声パラメータは各々一群のビツト数で表
現され、かつ前記第１の複数の音声パラメータ
に含まれる音声パラメータのビツトの群を構成
する同じビツト数に対応し、前記第２フレーム
形式の音声ピツチ係数の前記第２ビツト数は所
定の零の値に等しく構成され、 (b) 前記記憶手段内の記憶位置に対応するアドレ
ス情報を用いて、当該記憶手段をアドレスする
手段と、 (c) 前記音声合成回路の発生する制御信号に応答
して前記メモリの前記アドレスに記憶されたデ
ジタル音声データを前記音声合成回路に伝達す
る制御手段と、 を有する音声合成装置。 ２ 合成される音声の質を犠牲にしないでデジタ
ル音声データのデータ圧縮を行う複数フレームの
デジタル音声データを音声合成回路へ伝達するデ
ジタル音声データ伝達方法であつて、 (a) 有音声を表す第１の複数のデータビツトで定
義される第１フレーム形式を前記音声合成回路
に伝達し、当該第１の複数のデータビツトは音
声エネルギー係数を表わす第１ビツト数と音声
ピツチ係数を表す第２ビツト数と第１の複数の
音声パラメータを表す第３ビツト数とを含み、 (b) 無声音を表す第２の複数のデータビツトで規
定される第２フレーム形式を前記音声合成回路
に伝達し、当該第２の複数のデータビツトは前
記第１のフレーム形式の第１の複数のデータビ
ツトに比較して数が少なく、当該第２の複数の
データビツトは音声エネルギー係数を表す前記
第１のビツト数と音声ピツチ係数を表す前記第
２のビツト数と第２の複数の音声パラメータを
表す第４ビツト数とを含み、 かつ、前記第１及び第２フレーム形式の構成
は同じビツト数での各々前記第１ビツト数と第
２ビツト数で規定され、 (c) 前記第１フレーム形式に含まれる前記第１の
複数の音声パラメータの各々を前記第３ビツト
数にのぼる個々の群のビツトで表示し、 (d) 前記第２フレーム形式に含まれる前記第２の
複数の音声パラメータを前記第４ビツト数にの
ぼる各々のビツト群で表示し、当該第４ビツト
数は前記第３ビツト数よりも少なく、かつ前記
第２の複数の音声パラメータは前記第１の複数
の音声パラメータよりも数が少なく、当該第２
の複数の音声パラメータの各々はそれぞれ前記
第１の複数の音声パラメータに含まれる音声パ
ラメータのビツトの群を構成する同じビツト数
で対応し、 (e) 前記第２フレーム形式の音声ピツチ係数を表
示する前記第２ビツト数に予め選定された零の
量に等価な値を割当る、 過程を含むデジタル音声データ伝達方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/901,392 US4304964A (en) | 1978-04-28 | 1978-04-28 | Variable frame length data converter for a speech synthesis circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632197A JPS5632197A (en) | 1981-04-01 |
| JPH0210960B2 true JPH0210960B2 (ja) | 1990-03-12 |
Family
ID=25414079
Family Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160879A Granted JPS5512989A (en) | 1978-04-28 | 1979-04-27 | Teaching machine |
| JP2787980A Pending JPS5632199A (en) | 1978-04-28 | 1980-03-05 | Parameter interporator for sound synthesizer |
| JP2788080A Granted JPS5632200A (en) | 1978-04-28 | 1980-03-05 | Parameter data inverter |
| JP2787880A Granted JPS5632198A (en) | 1978-04-28 | 1980-03-05 | Electronic device having sound synthesizer |
| JP2788180A Pending JPS5695300A (en) | 1978-04-28 | 1980-03-05 | Voice synthesizer |
| JP2787780A Granted JPS5632197A (en) | 1978-04-28 | 1980-03-05 | Electronic language converter |
Family Applications Before (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160879A Granted JPS5512989A (en) | 1978-04-28 | 1979-04-27 | Teaching machine |
| JP2787980A Pending JPS5632199A (en) | 1978-04-28 | 1980-03-05 | Parameter interporator for sound synthesizer |
| JP2788080A Granted JPS5632200A (en) | 1978-04-28 | 1980-03-05 | Parameter data inverter |
| JP2787880A Granted JPS5632198A (en) | 1978-04-28 | 1980-03-05 | Electronic device having sound synthesizer |
| JP2788180A Pending JPS5695300A (en) | 1978-04-28 | 1980-03-05 | Voice synthesizer |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4304964A (ja) |
| JP (6) | JPS5512989A (ja) |
Families Citing this family (38)
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-
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Also Published As
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| JPS5632198A (en) | 1981-04-01 |
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