JPH0210960B2 - - Google Patents

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JPH0210960B2
JPH0210960B2 JP55027877A JP2787780A JPH0210960B2 JP H0210960 B2 JPH0210960 B2 JP H0210960B2 JP 55027877 A JP55027877 A JP 55027877A JP 2787780 A JP2787780 A JP 2787780A JP H0210960 B2 JPH0210960 B2 JP H0210960B2
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audio
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speech
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JP55027877A
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Esu Buriidorabu Hooru
Etsuchi Muua Jeemusu
Eru Buranteingamu Jooji
Etsuchi Uiginzu Junia Richaado
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication of JPH0210960B2 publication Critical patent/JPH0210960B2/ja
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    • GPHYSICS
    • G10MUSICAL INSTRUMENTS; ACOUSTICS
    • G10LSPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L19/00Speech or audio signals analysis-synthesis techniques for redundancy reduction, e.g. in vocoders; Coding or decoding of speech or audio signals, using source filter models or psychoacoustic analysis
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09BEDUCATIONAL OR DEMONSTRATION APPLIANCES; APPLIANCES FOR TEACHING, OR COMMUNICATING WITH, THE BLIND, DEAF OR MUTE; MODELS; PLANETARIA; GLOBES; MAPS; DIAGRAMS
    • G09B7/00Electrically-operated teaching apparatus or devices working with questions and answers
    • G09B7/02Electrically-operated teaching apparatus or devices working with questions and answers of the type wherein the student is expected to construct an answer to the question which is presented or wherein the machine gives an answer to the question presented by a student
    • G09B7/04Electrically-operated teaching apparatus or devices working with questions and answers of the type wherein the student is expected to construct an answer to the question which is presented or wherein the machine gives an answer to the question presented by a student characterised by modifying the teaching programme in response to a wrong answer, e.g. repeating the question, supplying a further explanation
    • GPHYSICS
    • G10MUSICAL INSTRUMENTS; ACOUSTICS
    • G10LSPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L13/00Speech synthesis; Text to speech systems
    • G10L13/08Text analysis or generation of parameters for speech synthesis out of text, e.g. grapheme to phoneme translation, prosody generation or stress or intonation determination

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  • Computational Linguistics (AREA)
  • Signal Processing (AREA)
  • Business, Economics & Management (AREA)
  • Educational Administration (AREA)
  • Educational Technology (AREA)
  • General Physics & Mathematics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Electrically Operated Instructional Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
本発明は電子式のデジタル音声データ伝達方法
及びこれを利用した音声合成装置に関するもので
ある。更に詳細にいえば、本発明は小さな半導体
チツプの中に形成されたスピーチ合成装置を用い
て可聴音をもつて言語を発生することのできるデ
ジタル音声データ伝達方法及びこれを利用した音
声合成装置に関するものである。 先行技術において、デジタル音声データ伝達方
法及びこれを利用した音声合成装置を用いたいろ
いろな電子式教授装置および電子ゲームが知られ
ている。例えば、ランダムに選定された問題を用
いて児童に算数を数えるための小形電子式学習機
械は米国特許第3584398号に記載されている。さ
らに、生徒に音声情報と映像情報の両方を示すた
めに従来の映写フイルム法またはビデオテープ法
を用いた学習機械が知られており、そしてこれら
は生徒に質問を出し、そして生徒からの答を受取
りそしてそれを訂正する装置を備えている。この
ような自動学習装置の提案はポールK.ワイマー
(Paul K.Weimer)の論文「IRE Transaction
on Education」(1958年6月)に見られる。けれ
ども、映写機やビデオテープ機器を用いた学習機
械は容積が大きく、重くそしてかなり高価である
ことは明らかである。さらに、学習機械が出す質
問を少なくとも部分的にランダム化することが望
ましい。もちろん、この機能は従来の音声テープ
またはビデオテープまたは映写機では実行するこ
とはむつかしい。 また先行技術はデジタルデータから人間のスピ
ーチを合成するためのいろいろな技術を示してい
る。例えば、IEEE Spectrumの1973年10月号28
〜34頁の「Voice Signals:Bit by Bit」に簡単
に記載されている技術がある。人間のスピーチを
合成するための重要な技術、およびここに記載さ
れるスピーチ合成チツプにより用いられる技術は
線形予想コーデイングと呼ばれる。この技術の詳
細については米国音響学会雑誌第50巻第2号(第
2部)637―50頁のB.S.AtalおよびSuzanne L.
Hanauer 著「Speech Analysis and Synthesis
by Linear Prediction of Speech Wave」を参
照されたい。 米国出願中特許出願番号第S/N807461号の
「Lattice Filter for Waveform or Speech
Synthesis Circuits Using Digital Logics」は1
つの半導体チツプ上に実施しうる格子フイルタを
記載している。ここに記載されるスピーチ合成チ
ツプは前記出願中米国特許に記載されている格子
フイルタを利用する。 本願発明の目的は、出来るだけ少ないデータ量
を用いることにより、品質を劣下させることな
く、音声合成を行わせようとするところにありま
す。 デジタル音声データを、有声音声用の第1形式
フレームと、これより少いビツト数の音声フイル
ター・パラメータを含む無声音声の第2形式フレ
ームとに区別し、それらのデータを記憶し伝達す
ることによつて、少ないデータ量で品質の劣下の
ない音声合成を行うことが出来るようになりま
す。 特に記憶容量の限定された記憶手段、例えば半
導体ROMを用いる場合、その効果は顕著なもの
となります。 本発明の1つの目的はある1つの言語の言葉を
入力手段により受取り、他の言語の言葉を音声合
成器による可聴音をもつて出力する電子装置をう
ることである。 本発明の他の目的は携帯可能で電池駆動がで
き、話す機能を有する電子装置をうることであ
る。 上記の目的を達成するため、本発明の構成は、
第1の言語における複数の言葉を表わすデータを
蓄積する記憶手段と、第2の言語の言葉を操作者
が入力できる入力手段と、上記第2の言語の言語
に対応する上記第1言語の選択された言葉を決定
する比較手段と、上記第2言語の言葉に対応する
上記第1言語の選択された言葉を上記操作者に知
らせる告知手段と、からなり、上記告知手段は集
積回路音声合成器に結合されるようになつてい
る。 また、上記入力手段として第2言語に対応する
文字キーを有するキーボードを使用することもで
きる。 機械が提出する質問はメモリ装置の中にデジタ
ルコードとして記憶される。このメモリは、この
装置への電力の供給が止められても提示した質問
が消えないように、不揮発性形であることが望ま
しい。スピーチ合成回路がこのメモリの出力に接
続されて、そこに記憶されている付加信号を可聴
スピーチに変換する。いくつかの形のスピーチ合
成器が知られている。記載される実施例では、ス
ピーチ合成器は線形予想コーデイングを用いて実
施され、そして1つの半導体チツプ上に集積して
製造される。このスピーチ合成器からの出力を可
聴音に変換するために、拡声器またはイヤホーン
および(もし必要なら)増幅器が備えられる。文
字数字式記号を収容しうるキーボードおよび表示
を備えることが望ましい。表示とキーボードはス
ピーチ合成回路とメモリに制御回路を通して結合
することが望ましい。記載される実施例では、制
御器の機能は適切にプログラムされたマイクロプ
ロセツサ装置によりえられる。この制御回路は提
示されるべき質問に対応したデジタル信号を読取
るようにメモリを制御する。この質問はそこに記
憶されている複数個の質問からランダムに選択さ
れることが望ましい。提示される質問は、拡声器
またはイヤホーンと組合わされた合成器回路によ
り、可聴信号に変換される。このメモリは提示さ
れた質問に対する正しい答を表わすデータをまた
記憶していることが望ましく、そのデータは制御
器回路に供給される。操作者がキーボードを使つ
て提示された質問に対する答を入力する時、制御
器は入力された答とメモリに記憶されている答を
比較し、そしてこの比較の結果を操作者に知らせ
る。 また、他の方法として、操作者はある1つの言
語でデータを入力し、音声合成回路に与えられる
デジタル化されたスピーチ・データの選定された
部分によつて、他の言語の人の音声を得ることが
できる。 操作者は表示を通して可視的に知らされるか、
または話す合成回路と拡声器またはイヤホーンを
通して可聴的に知らされる。もし操作者が正しい
答を与えたならば、例えば、「大へんよくできま
した(very good)」と操作者に知らせ、もし操
作者が正しくない答を与えたならば、例えば、
「間違いです。もう一度やつて下さい(no,try
again)」と操作者に知らせる。もちろん、提示
される質問はやや複雑で長い質問である場合もあ
るし、または、記載される実施例におけるよう
に、1語を話してその正しい綴字を書かせるとい
うように簡単な場合もある。もちろん、提出され
る質問が短かければ、それだけ与えられた容量の
メモリの中に記憶可能な質問の数は多くなる。学
習機械はいくつかのむつかしさのレベルを持つよ
うに構成されることが望ましい。このように、最
も易しいレベルでは「dog」、「cat」、「time」等
の語であるかも知れないし、一方次のレベルでは
「mother」、「flower」等の語が出てくるかも知れ
ない。もちろん、与えられた語いの中からどの語
を選定するかは設計のさいの選択の問題である。
制御回路は、提示された質問をいろいろなむづか
しさのレベルからランダムに選定するように、制
御することが望ましい。利用される特定のむつか
しさのレベルは、キーボードまたは他の装置によ
つて入力された命令に基づいて、選択される。操
作者が正しい答を与えた後、例えば、語
「spoken」を正しく書けば、その後は学習機械は
別のランダムな語を選定するのに進むことが望ま
しい。正しくない答が与えられた時には、制御器
回路は、操作者にその答が正しくないことを知ら
せた後、その語を再び提示し、そしてもし操作者
が正しくない答を与え続けるならば、制御器回路
は、表示またはスピーチ合成回路を通して、正し
い答を知らせ、そしてそれから別の語または別の
質問をランダムに選定して提示するのに進む。こ
の学習機械は容易に携帯可能な容器の中に納める
ことができる。上記スピーチ合成回路は、従来の
MOS設計法および従来のP―MOS処理法を用い
て、28平方ミリメートル(45000平方ミル)程度
の単一半導体チツプ上に集積することができる。
もちろん、C―MOS処理法はチツプの大きさを
もう少し大きくする傾向があるであろう。 記載された実施例では、学習機械は別の動作モ
ードで動作することが望ましく、これを詳細に記
載しよう。 第1図は本発明をによるデジタル音声データ伝
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図である。この学習機械は
容器1を備えており、この容器の中に電子回路
(図示されていない)が入つている。この電子回
路は集積回路でつくることが望ましい。これらの
回路は表示2、キーボード3および拡声器4また
は他の音声コイル装置(第1図には示されていな
い)に接続されている。けれども、開口部4aが
図示されており、この開口部の後ろに拡声器4を
取付けるのが望ましい。表示は記載される実施例
では真空螢光形であることが望ましいが、他の表
示装置、例えば発行ダイオード配列体、液晶装置
列体、電気発色装置配列体、ガス放電装置配列体
またはもし必要ならば他の表示装置を用いうるこ
とは当業者にはわかるであろう。またこの実施例
では、設計のさいの選択の問題として、8文字位
置を有している。この実施例の学習機械のキーボ
ード3は40個のキースイツチ位置を有しており、
そのうちの26個のキースイツチ位置はこの学習機
械にアルフアベツト文字を入力するのに用いられ
る。残りの14個のキースイツチ位置のうち、5個
のキースイツチ位置はモードキー(オン/綴字モ
ード、学習モード、語推測ゲームモード、コード
ブレーカモード、ランダム文字モード)に対して
用いられ、他の5個のキースイツチ位置は、その
モードにおいて学習機械により実行される機能
(エンタ、再度云う、リプレー、消去、進行)を
制御するのに用いられそして残りの4個のキース
イツチ位置はアポストロフイキー、空白スペース
キー、語リスト選択キー、オフキーに対して用い
られる。学習機械が話す語は、それらの語の正し
い綴字と共に、1個または複数個の読取り専用メ
モリにデジタル情報として記憶される。 第1図に図示された学習機械は、必要に応じ、
電池から電力の供給を受けることも可能であるし
また外部の電源から電力の供給を受けることも可
能である。容器は鋳型注入プラスチツクで作るの
が望ましく、キーボードスイツチは、もし必要な
らば、米国特許第4005293号に記載された形のキ
ースイツチの2つの5×8配列体を有することが
可能である。もちろん、他の形の容器物質やスイ
ツチを用いることができる。 学習機械の外観を記載したが、この学習機械の
動作モードをまず説明し、第1図の学習機械の動
作を実行させるのに用いられるいろいろな電子回
路のブロツク線図と詳細な論理図を説明しよう。 この実施例の学習機械は5つの動作モードを有
している。それらを順に説明しよう。当業者にと
つては、これらの動作モードを変更したり、数を
減少させたり、または性能を拡大したりすること
は明らかに容易である。設計選択の問題として、
この話す機械および学習機械は次の動作モードを
有している。 第1モード、すなわち綴字モード、は「オン」
キーが押される時自動的に入る。綴字モードにお
いて、この学習機械は選択された語リストからそ
して選択された語リストの中の選定された困難さ
の分類において10語をランダムに選定する。語リ
ストは「語リスト選択」キーを押すことによつて
変えることができる。この「語リスト選択」キー
は、「語リスト選択」キーが押される度に、フリ
ツプ動作をするフリツプフロツプ回路を実行する
ソフトウエアに結合されている。この時、語リス
ト選択フリツプフロツプはそれから10語がランダ
ムに選定される読取り専用メモリ対を決定する。
各語リストは困難さの4つのレベルに配列された
語を有することが望ましい。学習のこの実施例は
自動的に困難さの最小困難レベルに入る。最小困
難レベルが選定されたということは表示2に
「SPELL A」を表示することにより示される。
困難レベルはBキー、Cキー、Dキーを押すこと
によつて増大し、そして表示2にそれらに応答し
てそれぞれ「SPELL B」、「SPELL C」、
「SPELL D」を表示するであろう。語リストと
困難レベルを選択すれば、「進行」が押され、そ
れで学習機械は10語をランダムに選択することを
始め、そして語「SPELL」を云つてその次にラ
ンダムに選定された語がくる。表示2にセグメン
トD(第2図)の線が最も左側の文字位置に現わ
れる。この時、生徒は(1)その語の自分で書いた綴
字を入れてそして「エンタ」キーを押すか、また
は(2)「再度云う」キーを押すことができる。また
生徒は「エンタ」キーを押す前に入れた綴字が正
しくないのに気が付いたならば「消去」キーを押
すことができる。それから再び生徒は正しい綴字
の入力を試みることができる。「再度云う」キー
により学習機械はその語を再度云う。ある実施例
では、「再度云う」キーをさらに押すと選定され
た語をもう一度もつとゆつくり云う。生徒がキー
ボード3のアルフアベツトキーを用いて語の綴字
を入れる時、この入力された綴字が表示2に表わ
れ、そして文字が入力される度に左から右に移動
する。「エンタ」キーを押した後、学習機械は読
取り専用メモリの1つの中に記憶されている正し
い綴字と生徒の綴字とを比較し、そして生徒の綴
字が正しかつたか誤つていたかを生徒に口頭で示
す。この口頭の応答はまた読取り専用メモリにデ
ジタル情報として記憶される。もちろん、もし必
要ならば可視応答も同様にしてまたはその代りに
用いることができる。この実施例では、生徒には
正しく語を綴る2回の機会がある。もし生徒が語
を正しく綴るのになお失敗したならば、学習機械
は生徒に対しその語を(拡声器4を通して)口頭
を答えそして(表示2によつて)その語を目で見
えるように綴り、そして10個のランダムに選定さ
れた語群から次の語に進む。 10個のランダムに選定された語の綴字のテスト
が終わると、この学習機械は正答と誤答の数を口
頭でまたは目で見えるように表示する。さらに生
徒、に付加的補強を与えるために、学習機械は綴
字の正しさの関数である可聴応答を与えることが
望ましい。この実施例では、学習機械は曲を演奏
し、その音の数は選定された語群に対する学生の
綴字の正しさの関数である。「エンタ」、「再度云
う」、「消去」、「進行」の機能キーの利用を綴字モ
ード動作に基づいて記載してきた。付加的機能キ
ー「リプレイ」があるが、その機能はまだ記載し
なかつた。「リプレイ」キーはその群が完了した
後学習機械に10個のランダムは選定された語を繰
返させる、またはもしその群の中を進行中に押す
ならば、学習機械に10語の群の第1語から再び始
める。または、10語の群の終わりのところで生徒
は「進行」キーを押すことができ、それにより選
定された語リストから10語の別の群のランダム選
定を開始する。 綴字モード問題の模範的セツトが表に示され
る。問題の模範的セツトの中で生徒が行なうかも
知れないキーの押し方の例が、学習機械が表示2
および拡声器4のところで行なう応答と共に、あ
げてある。 学習モードは「学習」キーを押すことにより入
る。学習モードでは、「進行」キーが押された後、
学習機械は選定された困難レベルで選定された語
リストから10語をランダムに選定し、そしてラン
ダムに選定された第1語を表示2に表示し、そし
て約1秒後に「それを云へ」という。それから約
2秒後に、学習機械は表示2に示された語を発音
する。この時間間隔の間に、生徒は表示2に示さ
れた語を発音する機会が与えられる。それから学
習機械はその語がどのように発音されるべきであ
るかを示す。ランダムに選定された10語が終つた
後、学習機械は前記綴字モードに自動的に戻る
が、綴字モードでテストされる10語は学習モード
で前に現われた10語である。一方学習モードにお
いて、「再度云へ」、「消去」、「繰返し」、「エンタ

キーは効力がない。困難レベルは綴字モードにお
けるように選定されるが、学習モードでは、学習
機械は「SAY IT A」、「SAY IT B」等のよう
にいろいろなレベルを表示する。「進行」キーを
押すと、学習機械は学習モードにおいて10語の別
の群を選定する。学習モード問題の模範的セツト
は表に示されている。 語推測モードは「語推測」モードキーを押すこ
とによつて入れられる。語推測モードでは、学習
機械は選定された語リストから語をランダムに選
定し、そして表示2の多くの文字位置の線で表示
する。この文字位置の数はランダムに選定された
語の中の文字の数に対応する。したがつて、もし
学習機械が例えば語「course」をランダムに選定
するならば、その時には表示2の8文字位置の6
文字位置に線が現われ、最も左の位置から始まつ
て6文字位置だけ右に進む。これらの文字位置の
中のDセグメントに電力を供給することによつて
この表示の中に線が示される。第2図を見よ)。
この時、児童はキーボード2の文字キーを押すこ
とにより、ランダムに選定された語の中の文字の
推測をエンタするのに進むことができる。正しい
選択がなされた場合、この学習機械は可聴4音応
答を行ない、そして選ばれた文字がランダムに選
定された語の中に起こるあらゆる場所を示す。文
字が一旦正しく推測されると、それらはゲームの
終りまでこの表示の中に残る。正しくない推測を
した場合には、学習機械は何の反応もしないこと
が望ましいが、しかし「正しくない推測」といつ
た何かを云うことも可能である。この実施例で
は、児童は6つの正しくない推測を行なつた。第
7番目の正しくない推測をすると、学習機械は
「私の勝」と云う。他方もし児童が7つの正しく
ない推測をする前にすべての文字を正しく推測す
るならば、学習機械は「あなたの勝」と云い、そ
して可聴4音応答をする。したがつて、語推測モ
ードにおいて、児童はこの学習機械を使つて自分
自身によりまたは他の児童と一緒に「ハングマ
ン」として知られる伝統的綴字ゲームをすること
ができる。例示的語推測問題は表に示されてい
る。 記載された学習機械は「コードブレーカ」とし
て知られる別の動作モードをもつており、これは
「コードブレーカ」モードキーを押すことにより
入る。このモードでは、児童はその選択した任意
の語を入れることができ、そして「エンタキー」
を押すと表示の文字は予め定められたコードに従
つて交換する。したがつて、コードブレーカモー
ドでは、学習機械は児童によつて選択された語を
符号化するのに用いられる。さらにコードブレー
カモードでは、符号化された語を入れることによ
りそして「エンタキー」を押すことにより、符号
化された語を復号するのに学習機械を用いること
ができる。 学習機械がもちうる別のモードは「ランダム文
字」モードであり、このモードは「ランダム文
字」キーを押すことによつて入れられる。ランダ
ム文字モードでは、学習機械は、「進行キー」を
押すことにより、表示2の第1文字位置に、アル
フアベツトのランダムに選定された文字を自動的
に表示する。アルフアベツトの文字はそれらが英
語に出てくるのにほぼ比例して出てくる。したが
つて、よく用いられる文字はそれ程用いられない
文字に比べてよりひんぱんに表示される。もし
「進行」キーが再び押されるならば、その時には
別のランダムに選定された文字が第1文字位置に
表示され、そして前に選定された文字が右の第2
文字位置に移動し、そして「ランダム文字」キー
をさらに押せばそれに応答して同じように動作す
る。 第2図は表示2のセグメントの提案された配置
を示したものである。表示2は8文字位置を有す
ることが提案され、これらの文字位置のおのおの
は16セグメント文字であり、これらは英国国旗の
ように配置された14セグメントとアポストロフイ
と小数点の付加的2セグメントより構成される。
第2図において、セグメントa〜nは英国国旗の
形に似て配置され、一方セグメントapはアポス
トロフイを示し、そしてセグメントdptは小数点
を示す。セグメント導体Sa〜Sn、SdpおよびSap
は表示2の8文字位置のそれぞれa〜n、dptお
よびatに結合される。また、各文字位置に対し、
D1〜D8としるされた共通電極がある。表示2が
真空螢光表示装置によつて作られる時、セグメン
ト電極は真空螢光表示装置の陽極であり、一方各
共通電極は各文字位置と関連したグリツドにより
えられることが望ましい。セグメント導体(Sa
〜Sn、SdptおよびSap)の信号と文字共通電極
D1〜D8の信号を適当に複合することにより、表
示はアルフアベツトのいろいろな文字、点、スポ
ストロフイおよびいろいろな数字を示すことがで
きる。例えば、文字共通電極D1に適切に電力が
供給される時、セグメント導体A,B,C,Eお
よびFに適切に電力を供給することにより、文字
Aが表示2の第1文字位置に現われる。さらに、
文字共通電極D2に適切に電力が加えられる時、
セグメント導体A,B,C,D,H,IおよびJ
に適切に電力を加えることによつて、文字Bが表
示2の第2文字位置に現われる。アルフアベツト
の他の文字やアポストロフ、点および数字は適切
なセグメント導体と共通電極に適当な電力を加え
ることによりつくれることは当業者には明らかで
あろう。動作のさい、表示2に文字を表示するた
めに、選定されたセグメント導体に適当な電圧が
加えられて、文字共通電極D1〜D8に適当な電圧
が逐次加えられる。もちろん、表示2に表示をう
るために、デジツト電極に選択的に電力が加えら
れていて、セグメント電極に逐次電力を加えるこ
ともできる。 第3図は話す学習機械の記載される実施例を構
成する主要部品のブロツク線図である。記載され
る学習機械のエレクトロニツクスは3つの主要な
機能群に分けることができる。1つは制御器11
であり、他の1つはスピーチ合成器10であり、
そしてもう1つは読取り専用メモリ(ROM)1
2である。この実施例では、これらの主要電子機
能群はそれぞれ別の集積回路チツプの上に集積さ
れるが、ただしROM機能群だけは2つの集積回
路チツプの上に集積される。したがつて、スピー
チ合成器10は第3図においてブロツク10で示
された1つの集積回路で実施されるのが望まし
く、一方制御器は第3図のブロツク11で示され
た別の集積回路の上に集積される。この学習機械
のための語リストはROM機能群12の中に記憶
される。このROM機能群は語の正しい綴りとデ
ジタルコーデイングのフレームの両方を記憶す
る。このデジタルコーデイングはスピーチ合成器
10によつて電気信号に変換され、そしてこの電
気信号が拡声器または他の音声コイル装置4を駆
動する。この実施例において、ROM機能群12
は262144ビツトのメモリを有することが望まし
い。設計での選択の問題として、262144ビツトの
データは第3図の12aおよび12bで表わされ
た2つの別々の読取り専用メモリチツプの間に分
割される。ROM機能群12のメモリ容量は設計
で選択できるが、第6図のところで考察するデー
タ圧縮特性を用いて、262144ビツトの読取り専用
メモリは250語程度の話し言葉やそれらの正しい
綴字および学習機械によつて話されるいろいろな
音の調子や云い方を記憶するのに用いることがで
きる。 第1図のところで考察したような、「語リスト
選択」キーにより学習機械が他の語リストから語
を選択する。第3図において、学習機械で用いら
れる基本語リストは、それらの綴字やこの学習機
械が異つたモードの動作のさいに話す適当な語法
と共に、ROM12a,12bに記憶される。
「語リスト選択」キーを押すことによつて選択す
ることができる第2語リストはROMの別の対1
3a,13bに記憶されることが望ましい。第3
図では、これらは点線で示されている。それは、
これらの読取り専用メモリが、学習機械に本来取
付けられているよりは、むしろこの機械を使う人
が学習機械に取付けることが望ましいからであ
る。(もちろん、子供がこの機械を使う時、子供
は必要な器用さをもつていないので、大人が読取
り専用メモリを交換することが望ましい。)この
ように、多くの異つた語リストの「ライブラリ」
が学習機械と共に用いることが可能となる。 もちろん、その上に学習機械がつくられるチツ
プの数は設計で選択でき、そして大規模集積技術
が(電子ビーム腐食技術および他の技術を用い
て)改良されるので、集積回路チツプの数は4チ
ツプから1チツプ程にも減らすことができる。 合成器チツプ10は読取り専用メモリとデータ
線路15を通して接続され、そして制御器11と
データ路16と接続される。適当にプログラムさ
れたマイクロプロセツサである制御器11は、セ
グメント導体Sa〜Sn、SdptおよびSapにセグメ
ント情報を供給し、それと共にコネクタD1〜D8
に文字位置情報を供給することにより、表示2を
作動することが望ましい。ここに記載された実施
例では、真空螢光表示装置が用いられる時、制御
器11はまた表示2にフイラメント電力を供給す
ることが望ましい。もちろん、もし表示に液晶、
電気発色体、発光ダイオードまたはガス放電が用
いられるならば、このようなフイラメント電力は
必要ないであろう。制御器11はまたキーを押し
たことを検知するためにキーボードを走査する。
キーボード3は40個のスイツチ位置を有してお
り、これらは第3図では概略図に示されていて、
第3図の3のところの点線内の導体の交差した位
置がスイツチ位置である。スイツチを閉じると、
第3図で交差している導体が接続される。参照番
号3の導体が交差したところにできるスイツチは
参照番号3′のところに詳細に示されている。表
示2を作動させたりおよびキーボード3のところ
のキーが押されたのを検知する他に、制御器11
はまた(合成器10を通して)ROM12a,1
2bのアドレス指定、ROM12aまたは12b
からの正しい綴字と学生がキーボード3で入力し
た綴字の比較、および後で記載するような他の機
能を実行する。制御器11からのアドレスは合成
器10によりROM12a〜bに伝送される。そ
れは、後でわかるように、合成器10は複数個の
読取り専用メモリのアドレス指定を行ないうるバ
ツフアを備えることが望ましいからである。合成
器10からすべての読取り専用メモリに伝送され
る信号を1つのチツプが選択するから、ROMの
対の一方だけがこのアドレス指定に応答して情報
を出すのが望ましい。この実施例の制御器11は
合成器10を通してROMにアドレスを送り、し
たがつて、合成器出力バツフアだけが複数個の
ROMにアドレスを同時に送る大きさである必要
がある。もちろん、制御器出力バツフアは複数個
の読取り専用メモリに情報を同時に送れる大きさ
であることもでき、そしてある実施例では制御器
11をROMに直接に接続することが望ましい。 後でわかるように、合成器チツプ10は、
ROM12a〜12bまたは13a〜13bに記
憶されたデータのフレームにより、人間のスピー
チまたは他の音を合成する。合成器10はデジタ
ルフイルタを用いる。スピーチ合成器に関する後
の考察は格子形フイルタの動作は理解しているも
のとして記載されている。したがつて、スピーチ
合成器に関する後述の詳細な記載を読む前に格子
形フイルタを理解しておいた方が良い。合成器1
0はまた、格子フイルタからのデジタル出力をア
ナログ出力に変換するためのデジタル・アナログ
変換器(DA変換器)を有しており、このアナロ
グ信号により拡声器4または他の音声コイル装置
を駆動する。合成器10はまたタイミング装置、
制御器置およびデータ記憶およびデータ圧縮装置
を有しており、これらは以下で詳細に説明され
る。 第4a図および第4b図は合成器10の複合ブ
ロツク線図である。合成器10は6個の主要機能
ブロツクを有するとして示されており、それらの
うちの1個を除くすべてが第4a図および第4b
図に詳細に示されている。6個の主要機能ブロツ
クとはタイミング論理20、ROM制御器インタ
フエイス論理21、パラメータローデイング、記
憶および復合論理22、パラメータインタポレー
タ23、フイルタおよび励発発生器24、および
DAおよび出力部25である。次に、これらの主
要機能ブロツクを第5a図、第5b図、第6図、
第7a図、第7b図、第8a図、第8b図、第9
a図、第9b図、第10a図、第10b図、第1
1a図および第11b図で詳細に説明しよう。 ROM/制御器インタフエイス論理 第4a図および第4b図を参照する。ROM/
制御器インタフエイス論理21は合成器10を読
取り専用メモリ12aおよび12bに結合し、お
よび制候器11に結合する。この実施例におい
て、制御1〜8ピン(CTLI〜CTL8)、チツプ選
定(CS)ピンおよび処理装置データクロツク
(PDC)ピンは制御器に接続され、一方アドレス
1〜8(ADD1〜ADD8)ピンおよび命令0〜1
(I0〜I1)ピンはROM12aおよび12bに(も
しROM13aおよび13bが用いられるならば
それらにも)接続される。ROM/制御器インタ
フエイス論理21はアドレス情報を制御器11か
ら読取り専用メモリ12a〜12bに送り、そし
てデジタル情報をROMから制御器11に戻すこ
とが望ましい。論理21はまたデータを合成器1
0で使うためにROMから戻し、そしてスピーチ
を開始する。チツプ選定(CS)信号はバツフア
213のようなトリステートバツフアを動作さ
せ、そして3ビツト指令ラツチ210を動作させ
る。処理装置データクロツク(PDC)信号は制
御器からCTL1ピン〜CTL4ピンに現われるデー
タを保持するようにラツチ210を設定する。指
令ラツチ210は制御器11から3ビツト指令を
記憶し、この指令は指令復合器211によつて復
合される。指令復合器211は8つの指令に応答
する。すなわち、合成器が読取り専用メモリから
データを呼出してそれらに応答して普通の速さま
たはゆつくりした速さのいずれかで話す、話す
(SPK)またはゆつくり話す(SPKSLOW)と、
合成器をゼロに再設定するためのリセツト
(RST)指令と、合成器がなお話すかまたは話さ
ないかを制御器が確めるテストトーク
(TTALK)と、CTL1ピン〜CTL8ピンにおいて
4ビツトが制御器チツプから受取られそしてアド
レスデジツトとしてADD1ピン〜ADD8ピンおよ
び関連したバツフア211を通してROMに伝送
されるロードアドレス(LA)と、読取り専用メ
モリに現在およびその後のアドレスの内容をとら
せそしてそれを分岐アドレスに対して利用する読
取りおよび分岐(RB)指令と、読取り専用メモ
リにADD1のデータの1ビツトを出力させそのデ
ータが4ビツトデータ入力レジスタ212にシフ
トさせる読取り(RE)指令と、およびデータ入
力レジスタ212内のデータの4ビツトをバツフ
ア213およびCTL1ピン〜CTL8ピンを通して
制御器11に伝送する出力指令とである。合成器
10がいつたんSPK指令またはSPKSLOW指令
に応答して話すことを始めると、ROMインタフ
エイス論理21がRST指令に出合うまで、また
はすべてのゲート207(第7a図、第7b図を
見よ)が「15に等しいエネルギ」コードを検知し
そしてそれに応答してトークラツチ216をリセ
ツトするまで、それは話し続ける。「15に等しい
エネルギ」コードは語、句または文章を発生する
ためのデータの複数個のフレームの中の最後のフ
レームとして用いられる。復合器211によつて
復合されたLA指令、RE指令およびRB指令は
ROM制御論理217を通して再び符号化され、
そして命令(I0〜I1)ピンを通して読取り専用メ
モリに伝送される。 処理装置データクロツク(PDC)信号はCTL1
〜CTL4上のデータでラツチ210を設定する以
外の役割りを果たす。それは、LA指令または出
力指令が復合された後アドレスがCTL1〜CTL8
を通して伝送されることを信号する、または
TTALKテストが実行されるべきであるそしてピ
ンCTL8に出力するべきであることを信号する。
前記LA指令、TSTTALK指令および出力指令が
復合されそしてその後のPDCが起こつてピン
CTL1〜CTL8上のデータが復合されない時、復
合器211と関連した1対のラツチ218Aおよ
び218B(第7a図、第7b図)は復合器21
1を動作させない。 トークラツチ216は復合されたSPK指令ま
たはSPKSLW指令に応じてセツトされ、そして、
(1)合成器に電力が加えられる時にいつも自動的に
生ずるパワーアツプクリヤ(PUC)の間、(2)復
合されたRST指令により、または(3)スピーチデ
ータのフレームの中の「15に等しいエネルギ」
により、リセツトされる。TALKD出力は、スピ
ーチが試みられる前に、すべてのスピーチパラメ
ータを合成器の中に入力することを許す遅延出力
である。トークスローラツチ215は復合された
SPKSLOW指令に応じてセツトされ、そしてラ
ツチ216と同じようにリセツトされる。
SLOWD出力は、同様にスピーチが試みられる前
に、すべてのパラメータを合成器の中に入力する
ことを許す遅延出力である。 パラメータローデイング、記憶および復合論理 パラメータローデイング、記憶および復合論理
22は、命令ピンを通して選定された読取り専用
メモリに出力されるRE指令に応答して、ピン
ADD1を通して読取り専用メモリから連続したデ
ータを受取る6ビツトロングパラメータ入力レジ
スタ205を有している。符号化パラメータラン
ダムアクセスメモリ(RAM)203および条件
復号器およびラツチ208がパラメータ入力レジ
スタ205に入力されたデータを受信するために
接続される。スピーチデータの各フレームは、3
〜6ビツト部分においてパラメータ入力レジスタ
205を通して、そのフレームが一時的に記憶さ
れている符号化されたフオーマツトでRAM20
3に入力される。RAM203に記憶された符号
化されたパラメータのおのおのはパラメータ
ROM202により10ビツトパラメータに変換さ
れ、そしてパラメータ出力レジスタ201に一時
的に記憶される。 第6図のところで記載されるように、データの
フレームは、入力される個々のフレームの長さに
より、パラメータ入力レジスタ205に全部また
は一部を入力することができる。条件復号器およ
びラツチ208は、データのフレームの特定の部
分に応答して、リピート、ゼロに等しいピツチ、
ゼロに等しいエネルギ、オールドピツチおよびオ
ールドエネルギラツチを設定する。これらのラツ
チの機能は第7a図、第7b図、ところで後で記
載する。いろいろなタイミング信号と共に条件復
号器およびラツチ208はいろいろなインタポレ
ーシヨン制御ゲート209を制御するのに用いら
れる。ゲート209は、インタポレーシヨンが禁
止されるべきである時禁示信号を発生し、パラメ
ータがゼロにされるべきである時ゼロパラメータ
信号を生じ、そしてパラメータ入力レジスタ20
5の中のデータを符号化パラメータRAM203
にロードすることを許すパラメータロード可能信
号を生ずる。 パラメータインタポレータ パラメータ出力レジスタ201の中のパラメー
タは、パラメータインタポレータ機能ブロツク2
3に供給される。スピーチエネルギを含む入力さ
れたK1〜K10スピーチパラメータはKスタツク3
02およびE10ループ304に記憶され、一方ピ
ツチパラメータはピツチレジスタ305に記憶さ
れる。スピーチパラメータおよびスピーチエネル
ギは、記録論理301を通して、フイルタおよび
励発発生器24内の配列マルチプライヤ401に
送られる。けれども、新しいパラメータがパラメ
ータ出力レジスタ201にロードされる時、それ
はKスタツク302またはE10ループ304また
はレジスタ305にすぐには挿入されなくて、む
しろKスタツク302、E10ループ304または
レジスタ305の中の対応する値は8つのインタ
ポレーシヨンサイクルを通つて進行し、その間に
Kスタツク、E10ループ305またはレジスタ3
05の中の現在の値とパラメータ出力レジスタ2
01内のそのパラメータのターゲツト値との間の
差の一部分がKスタツク203、E10ループ30
4またはレジスタ305内の現在値に加算され
る。 本質的に同じ論理回路がピツチ、エネルギおよ
びK1〜K10スピーチパラメータのインタポレーシ
ヨンを実行するのに用いられる。パラメータ出力
レジスタ201からのターゲツト値は対応するパ
ラメータの現在値といつしよに減算器308に印
加される。セレクタ307は、パラメータレジス
タ201に現在あるパラメータにより、ピツチ論
理306から現在のピツチまたは現在のエネルギ
またはKE10トランスフアレジスタ303からK
係数データのいずれかを選択し、そしてそれを減
算器308および遅延回路309に印加する。遅
延回路309はゼロ遅延から3ビツト遅延までの
任意の遅延をうることができる。減算器308の
出力および遅延回路309の出力は加算器310
に印加され、そしてこの加算器の出力は遅延回路
311に印加される。遅延回路309に関連した
遅延がゼロである時、パラメータ出力レジスタ2
01内の特定のパラメータのターゲツト値が、適
切であるとき、Kスタツク302、E10ループ3
04またはピツチレジスタ305の中に実効的に
挿入される。遅延回路311の遅延は3ビツトか
らゼロビツトであり、遅延回路309内の遅延が
ゼロビツトである時に3ビツトであり、それによ
りセレクタ307、遅延回路309および311
加算器310および減算器308にわたつての全
体の遅延は一定である。遅延回路309および3
11の遅延を制御することにより、減算器308
から出力された差の全部、1/2、1/4または1/8の
いずれか(それはターゲツト値と現在の値の間の
差である)がパラメータの現在値に再び加算され
る。表4に示されたように遅延を制御することに
より、比較的滑らかな8ステツプパラメータイン
タポレーシヨンが達成される。 パラメータインタポレータ23において、スピ
ーチ係数K1〜K9はそれらが更新されるまでスタ
ツク302の中に記憶され、一方エネルギパラメ
ータおよびK10係数はフイルタおよび励発発生器
24の動作の20回周期サイクルの間Kスタツク3
02において実効的に位置を交換する。この機能
を達成するために、E10ループ304はエネルギ
パラメータとK10係数の両方を記憶し、そしてま
たはそれらをKスタツク302内の適当な位置に
入力する。KE10トランスフアレジスタ303は
K10でロードされるか、またはE10ループ304
からのエネルギパラメータでロードされるか、ま
たは論理307〜311によるインタポレーシヨ
ンのためにKスタツク302からの適当なK1
K9スピーチ係数でロードされる。 記録論理301は、Kスタツク302からのデ
ータが配列マルチプライヤ401に印加される前
に、これらのデータにブース算法を実行する。そ
れにより、記録論理301は配列マルチプライヤ
401の大きさを小さくすることができる。 フイルタおよび励発発生器 フイルタ励発発生器24は配列マルチプライヤ
401を有しており、この配列マルチプライヤの
出力は加算器マルチプレクサ402に接続され
る。加算器マルチプレクサ402の出力は加算器
404の入力に接続され、そしてこの加算器の出
力は遅延スタツク406およびマルチプライヤマ
ルチプレツクス405に接続される。遅延スタツ
クの出力は加算器マルチプレクサ402の入力お
よびYラツチ403に印加される。Yラツチ40
3の出力はマルチプライヤマルチプレクサ405
の入力および切捨て論理501の入力に接続され
る。マルチプライヤマルチプレクサ405の出力
が配列マルチプライヤ401の入力に印加され
る。フイルタおよび励発発生器24は格子フイル
タを使う。簡明のために、第4図では小さないろ
いろな相互接続が図示されていないが、これらは
第10a図、第10b図、第11a図および第1
1b図のところで記載されるであろう。 音声励発データは、無声/有声ゲート408か
ら供給される。後に詳細に記載されるように、パ
ラメータ入力ゲート205に挿入されるパラメー
タは圧縮されたデータフオマツトで供給される。
用いられたデータ圧縮法により、符号化ピツチパ
ラメータが入力レジスタ205においてゼロに等
しい時、条件復号器およびラツチ208により無
音条件として翻訳される。ゲート408は無声発
生器407からランダム化データを線路414に
励発入力として供給することにより応答する。け
れども、符号化ピツチパラメータがある他の値で
ある時、それはパラメータROM202により復
号され、パラメータ出力レジスタ201にロード
され、そして直接にまたは前記記載のインタポレ
ーシヨン法により、最終的にピンチレジスタに挿
入される。ピツチレジスタ305内の数により示
される時間間隔に基づき、有声励発はチヤープ
ROM409からえられる。有声励発信号はパル
ス作用、または繰返しチヤープ作用のような他の
繰返し作用であることができる。この実施例で
は、これは発生したスピーチから「不明確さ」を
減らす傾向がある(それは明らかにパルス作用よ
りは音声カードの作用をよりモデルとしているか
ら)のでチヤープが選定された。チヤープはチヤ
ープROM409により繰返して発生される。チ
ヤープROM409はカウンタラツチ410によ
りアドレスされ、そのアドレスは1加算回路41
1で増加される。カウンタラツチ410のアドレ
スは1加算回路411で増大を続け、1加算回路
411から出力されるアドレスの大きさとピツチ
レジスタ305の内容とを比較する大きさ比較器
413がカウンタラツチ410の値がピツチレジ
スタ410の値と同じかそれ以上になることを示
すまで、リセツト論理412を再循環させ、カウ
ンタラツチの値がピツチレジスタの値に等しいか
または大きくなつた時、リセツト論理412はカ
ウンタ410のアドレスをゼロにする。チヤープ
ROM409のチヤープ機能はアドレスゼロで始
まりそして約50アドレスまで続く。50より大きな
アドレスはチヤープ機能のどの部分もチヤープ
ROM409から無声/有声ゲート408に出力
されないようにカウンタラツチ410およびチヤ
ープROM409が設定される。このように、チ
ヤープ機能はスピーチの間ピツチに関連した時間
間隔で繰返し発生される。 システム・タイミング 第5図は合成器チツプ10に生ずるいろいろな
タイミング信号の出現の時間関係を示している。
データの新しいフレームが合成器チツプ10に入
力される時刻に関する時間関係、入力されたパラ
メータで実行されるインタポレーシヨンに関する
時間関係、格子フイルタの時間間隔と前記事象と
の間の時間関係および基本クロツク信号に対する
すべての前記事象との間の関係も図示されてい
る。 合成器は予め充電されていて条件付放電形の論
理を用いて実施することが望ましく、したがつて
第5図にはこのような予め充電され条件付放電論
理と共に適切に用いることのできるクロツクφ1
〜φ4が示されている。2つの主クロツク位相
(φ1およびφ2)と2つの予め充電された位相(φ3
とφ4)がある。位相φ3は位相φ1の最初の半分の
間低であり、そしてそれで予めの充電として働
く。位相φ4は位相φ2の最初の半分の間低であり、
そしてそれで予めの充電として働く。一組のクロ
ツクφ1〜φ4はデータの1ビツトをクロツクする
のに必要であり、そして1時間間隔に対応する。 時間間隔はT1〜T20としるされており、そして
そのおのおのは5マイクロ秒程度の時間間隔をも
つことが望ましい。5マイクロ秒程度の時間間隔
を選定すると、デジタルフイルタからデータを10
キロヘルツの速さで(すなわち、100マイクロ秒
周期で)出力することができ、これはD―A出力
部25(第4b図)において5キロヘルツの周波
数応答を規定する。けれども、望まれる周波数応
答により、および用いられるKnスピーチ係数の
数により、およびまた用いられる論理の形によ
り、もし必要なら第5図に示されたクロツクの周
期または周波数およびクロツク位相を大幅に変更
しうることは当業者には明らかであろう。 フイルタ励発発生器24の格子フイルタのサイ
クル時間は20個の時間間隔T1〜T20から成ること
が望ましい。時間間隔の番号づけにおいて、異つ
た番号づけもなされており、この両者の番号づけ
が第5図の時間軸500上に示されている。時間
軸500において、括弧の中に入つていない時間
間隔T1〜T20が本発明によるものである。ここ
で、時間間隔T17は時間間隔(T9)と同じであ
る。 パラメータカウント(PC)タイミング信号が
参照番号501で示されている。この実施例では
13個のPC信号、PC=0〜PC=12、がある。こ
れらの信号のうちの最初の12個(PC=0〜PC=
11)はエネルギ、ピツチ、K1〜K10パラメータが
それぞれパラメータ出力レジスタ201で利用可
能である時刻に対応する。最初の12個のPCのお
のおのはAおよびBで示された2サイクルを有し
ている。各サイクルは時間間隔T17で始まりそし
て次のT17まで続く。各PCの間、パラメータ出力
レジスタ201からのターゲツト値はパラメータ
インタポレータ23の中のKスタツク302にあ
る値でインタポレートされる。Aサイクルの間、
インタポレートされるパラメータは、適当な時間
間隔の間、Kスタツク302、E10ループ304
またはレジスタ305から引出される。Bサイク
ルの間、新しくインタポレートされた値がKスタ
ツク(またはE10ループまたはピツチレジスタ)
に再挿入される。第13番目のPC(PC=12)はタ
イミングの目的のために備えられ、それですべて
の12個のパラメータが2.5マイクロ秒インタポレ
ーシヨン周期の間おのおの一度インタポレートさ
れる。 第4b図のパラメータインタポレータ23およ
び表4に関して考察したように、8つのインタポ
レーシヨンはROM12aおよび12bから合成
器10にデータの新しいフレームを入力して実行
される。これは第5図の参照番号502で示され
ている。ここではタイミング信号DIV1,DIV2
DIV4およびDIV8が示されている。これらのタイ
ミング信号は、図示されているように、特定のイ
ンタポレーシヨンカウント(IC)の間に起こる。
8個のこのようなインタポレーシヨンカウント
IC0〜IC7である。新しいデータがROM12a、
12bから合成器にIC0の間に入力される。パラ
メータのこれらの新しいターゲツト値は次の8つ
のインタポレーシヨンカウントIC1〜IC0の間に用
いられる。ピツチレジスタ305、Kスタツク3
02およびE10ループ304に存在するパラメー
タは各インタポレーシヨンカウントの間に一度イ
ンタポレートされる。最後のインタポレーシヨン
カウントIC0において、ピツチレジスタ305、
Kスタツク302およびE10ループ304内のパ
ラメータの現在値は最後にIC0に向つて前に入力
されたターゲツト値に最終的に到達する。各イン
タポレーシヨンカウントが2.5マイクロ秒の周期
をもつから、新しいデータフレームが合成器チツ
プに入力される周期は20マイクロ秒であるまたは
50ヘルツの周波数に等価である。DIV8信号はこ
れらのインタポレーシヨンカウントに対応し、そ
こでは減算器308によりえられる差の8分の1
が加算器310において現在値に加算され、一方
DIV4の間差の4分の1が加算され、等々である。
したがあて、DIV2の間減算器308からの差の
1/2が加算器310の中のパラメータの現在値に
加算され、最後にDIV1の間差の全部が加算器3
10において加算される。前に記載したように、
このインタポレーシヨン法の効果は表4に見るこ
とができる。 新しいパラメータが50ヘルツの割合でスピーチ
合成器に入力されることを前記において記載し
た。パラメータインタポレータおよび励発発生器
24(第4b図)において、ピツチデータ、エネ
ルギデータおよびK1〜Koパラメータが記憶され
そして10ビツトデジタル2進数として用いられる
ことが後でわかるであろう。もしこれらの12パラ
メータのおのおのがROM12aおよび12bの
ような外部源から50ヘルツ率で10ビツト2進数で
更新されるならば、これは12×10×50すなわち
6000ヘルツビツト率が必要である。これから説明
するデータ圧縮技術により、合成器10に対して
要求されるこのビツト率を毎秒1000〜1200ビツト
程度に少さくする。そしてさらに重要なことは、
ここに記載されるスピーチ圧縮法はそれにより生
ずるスピーチの品質が、データを圧縮しないで用
いた場合に比べて、圧縮した場合にほとんど劣化
させないことがわかつたことである。 用いられたデータ圧縮法は第6図に概略的に示
されている。第6図において、4つの異つた長さ
のデータのフレームが図で示されている。そのう
ちの1つの有声フレームとしるされたものは49ビ
ツトの長さを有し、一方無声フレームとしるされ
たものは28ビツトの長さを有し、一方さらに「繰
返しフレーム」とよばれるものは10ビツトの長さ
を有し、そしてさらにゼロエネルギフレームまた
はエネルギ=15フレームとよばれるものは4ビツ
トの長さだけを有する。「音声フレーム」は、5
つのスピーチパラメータK3〜K7のおのおのに対
し符号化4ビツトを供給すると共に、符号化エネ
ルギパラメータに対し4ビツトのデータを供給す
る。5ビツトのデータが3つの符号化パラメー
タ、ピツチ、K1およびK2のおのおのに対し保存
される。さらに、3ビツトのデータが3つの符号
化スピーチパラメータK8〜K10のおのおのに対し
備えられ、そして最後に別のビツトが繰返しビツ
トのために保存される。 おのおののパラメータに対し10ビツトの2進パ
ラメータを入力する代りに、符号化パラメータが
入力され、それがパラメータROM202を前記
符号化パラメータでアドレス指定することにより
10ビツトパラメータに変換される。したがつて例
えば、係数K1はK1に対する5ビツトコードによ
り32の異つた値の任意の1つをもつことができ、
32の値のおのおのの1つはパラメータROM20
2に記憶された10ビツト数係数である。したがつ
て、係数K1およびK2の実際の値は32の異なる値
の1つをもつことができ、一方係数K3〜K7の実
際の値は16の異つた値の1つであり、そして係数
K8〜K9の値は8つの異つた値の1つである。符
号化ピツチパラメータは5ビツトの長さであり、
したがつて、32の異なる値をもつことができる。
けれども、これらの31だけが実際のピツチ値を反
映し、ピツチコード00000はデータの無声フレー
ムを示すのに用いられる。符号化エネルギパラメ
ータは4ビツトの長さであり、したがつて通常1
6の利用可能な10ビツト値をもつ。けれども、
0000に等しい符号化エネルギパラメータは語、文
およびこれらに類するものの中およびそれらの間
の休止期間として生ずるような無音フレームを示
す。他方、1111(15に等しいエネルギ)に等しい
符号化エネルギパラメータは話されたスピーチの
セグメントの終りを示すのに用いられ、それによ
り合成器が話すのを停止すべきであることを示
す。したがつて、符号化エネルギパラメータに対
し利用可能な16コードのうち、14コードが異なる
10ビツトスピーチエネルギレベルを示すのに用い
られる。 符号化係数K1およびK2は符号化係数K3〜K7
り多くのビツトを有しており、符号化係数K3
K7は符号化係数K8〜K10より多くのビツトを有し
ている。それは、係数K1はK2よりスピーチによ
り大きな効果をもち、K2はK3よりスピーチによ
り大きな効果をもち、そしてより低次の係数に対
して同様のことが成立つからである。したがつ
て、係数K1およびK2に係数K8〜K10よりも大き
な重要性を与えれば、例えば、係数K1およびK2
を定めるのにK3〜K7またはK8〜K10よりもより
多くのビツトが符号化フオマツトに用いられる。 有声スピーチは無声スピーチよりもスピーチを
正しく組織するのにより多くの係数を必要とする
ことがまたわかつており、したがつて、無声フレ
ームに出合つた時、係数K5〜K10は更新されなく
て、むしろ単にゼロにされる。無声フレームが出
力されている時、符号化されていないピツチパラ
メータが00000に等しいために、合成器が実現す
る。 スピーチの間、パラメータが20ミリ秒間隔の間
大幅には変わらないという場合がしばしば起こる
こともわかつた。特に、K1〜K10係数はしばしば
ほぼ変わらないままであろう。したがつて、新し
いエネルギと新しいピツチが合成器に入力される
が以前に入力されたK1〜K10係数が不変のままで
ある場合、繰返しフレームが用いられる。エネル
ギとピツチの間の繰返しビツトが出てくるから、
一方それは通常オフであるが、合成器は10ビツト
繰返しフレームを認知する。前記記載のように、
スピーチの間または合成器に示されることが望ま
しいスピーチの終わりに休止期間が起こる。この
ような休止期間は符号化エネルギフレームがゼロ
に等しいことによつて示され、その時に合成器は
4ビツトだけがそのフレームのためにサンプルさ
れるべきであることを認知する。同様に、エネル
ギが15に等しい時、4ビツトだけがサンプルされ
る。実際の値の代りにスピーチに対し符号化され
た値を用いることはデータ率を毎秒48×50ビツト
すなわち2400ビツトに小さくするであろう。第6
図に示されているように、可変フレームの長さを
付加的に用いることにより、話者および話されて
いる題材に依存して、データ率はさらに1000〜
1200ビツトの程度に縮小される。 このデータ圧縮法の効果は語「HELP」に対す
る符号化が示されている表5でみることができ
る。各行はデータの新しいフレームを表わす。こ
の表でわかるように、語「HELP」の最初の部分
である「HEL」は主として有声であり、一方
「P」は無声である。また「HEL」と「P」の間
の休止期間と繰返しビツトを用いることの利点に
注意してほしい。表6は符号化スピーチパラメー
タと復号化スピーチパラメータを示す。3、4ま
たは5ビツトコードが左列に16進数として現わ
れ、一方いろいろな復号化パラメータ値が10ビツ
トとして示おり、2つの補数がいろいろなパラメ
ータの下で表の形に16進数として表わされる。復
号化スピーチパラメータはROM203の中に記
憶される。繰返しビツトは、表5において、明確
にするために、ピツチパラメータとKパラメータ
の間に示される。第8a図および第8b図の実施
例により、繰返しビツトはピツチパラメータの最
上位のビツト(MSB)として生じる。 第4a図および第4b図のスピーチ合成器のい
ろいろな部分を第7a図〜第14b図に基づいて
記載しよう。これらの図は、合成器10をつくる
ために、例えば、半導体チツプ上につくられた論
理回路を詳細に図示している。以下の記載は、前
記図面を参照して、回路内の多くの点で入手可能
な論理信号に関連する。PチヤンネルMOS装置
では、論理ゼロは負電圧、すなわちVdd、に対応
し、論理1はゼロ電圧、すなわちVss、に対応す
ることに注意すべきである。さらに、前記図面に
示されているPチヤンネルMOSトランジスタは
論理ゼロ、すなわち負電圧、がそれらのそれぞれ
のゲートに印加される時、導電状態である。論理
信号が線のないものである時、すなわちその上に
横線のない時、論理信号は「真」論理と解釈され
るべきである。すなわち、2進1は信号の存在
(Vss)を示し、一方2進0は信号の不存在
(Vdd)を示す。その上に横線のついた論理信号
は「偽」論理である。すなわち、2進0(Vdd電
圧)は信号の存在を示し、一方2進1(Vss電圧)
は信号の不存在を示す。また、クロツク付ゲート
の中の数字3は位相φ3が予め充電として用いら
れることを示し、一方クロツク付ゲートの中の4
は位相φ4が予め充電クロツクとして用いられる
ことを示すものと理解すべきである。ゲートの中
の「S」はそのゲートが定常的に動作しているこ
とを示す。 第7a図および第7b図は合成器10のための
タイミング論理の複合した詳細論理図である。カ
ウンタ510はシフトレジスタ510aおよびフ
イードバツク論理510bを有する擬似ランダム
シフトカウンタである。カウンタ510は擬似ラ
ンダム的にカウントし、そしてシフトレジスタ5
10aからの真出力および偽出力がタイミング
PLAの入力部511に供給される。タイミング
PLAにより復号されたいろいろなT時間間隔は
その出力線路のそばに示される。タイミング
PLAの部分511cは出力タイミングPLA51
2に印加され、奇数のTのような時間間隔信号
T1018等のいろいろな組合わせおよび順序を
生ずる。タイミングPLA511の部分511a
および511bを次に説明しよう。 その中で合成器が動作しているパラメータカウ
ントはパラメータカウンタ513によつて維持さ
れる。パラメータカウンタ513は1加算回路と
SLOWおよびSLOWDに応答する回路を有してい
る。SLOWでは、パラメータカウンタはBサイ
クルに入る前に(3つのAサイクルの全体に対し
て)Aサイクルのパラメータカウントを2度繰返
す。すなわち、パラメータカウントの時間間隔は
2倍になり、したがつて、格子フイルタに印加さ
れるパラメータは通常の速さの半分の速さで更新
されそしてインタポレートされる。入力されたパ
ラメータがSLOWスピーキング動作の間各パラ
メータカウントの間に一度だけ確実にインタポレ
ートされるために、各パラメータカウントは3つ
のAサイクルとその後に1つのBサイクルを有し
ている。Aサイクルの間にインタポレーシヨンが
始められ、そしてBサイクルの間にこのインタポ
レートされた結果が適宜Kスタツク302、E10
ループ304またはピツチレジスタ305のいず
れかに再挿入されて戻されることを思い出すべき
である。したがつて、Aサイクルを単に繰返すこ
とはスピーチパラメータの同じ値を再び計算する
以上の効果はないが、それがKスタツク302、
E10ループ304またはピツチレジスタ305の
いずれかに一度再挿入されるだけであるから、B
サイクルのすぐ前のインタポレーシヨンの結果だ
けが保持される。 パラメータカウンタ513が1加算回路を有す
るので、それから出力される結果PC1〜PC4はそ
の中で合成器が動作している特定のパラメータカ
ウントを2進形式で表わす。出力PC0はパラメー
タカウントがAまたはBのいずれのサイクルであ
るかを示す。パラメータカウント出力PC1〜PC4
はタイミングPLA514によつて復号される。
パラメータカウントの特定の10進値はタイミング
PLA514によつて復号され、それはPC=0,
PC=1,PC=7等のような術語でタイミング
PLA514の近くに示されている。特定のパラ
メータとPCの値との間の関係が第6図に示され
ている。タイミングPLA511の出力部分がま
たタイミングPLA514からの出力と相互接続
され、それによりトランスフアK(TK)信号は
PC=2のT9,PC=3のT8、またはPC=4のT7
およびPC=10のT1までの間高い。同様に、ロー
ドパラメータ(LDP)タイミング信号はPC=0
のT5、PC=1のT1またはPC=2のT3およびPC
=11のT7までの間高い。信号TKがパラメータ出
力レジスタ201から減算器308へのデータの
転送を制御するのに用いられることがわかる。こ
の転送は、適当なパラメータがKE10トランスフ
アレジスタ303から出力されていることを確実
にするために、パラメータカウンタ513の中の
特定のパラメータカウントにより、異なるT時刻
に起こる。信号LDPはパラメータ入力レジスタ
と組合わせて用いられて、そのパラメータと関連
したビツトの数によりその中に入力されるビツト
の数を制御し、それから第6図に定められたよう
に、各符号化パラメータの中のビツト数によりロ
ードされる。 インタポレーシヨンカウンタ515は合成器1
0がその中で動作している特定のインタポレーシ
ヨンサイクルを2進計数するためにシフトレジス
タと1加算回路とを有している。合成器が動作し
ている特定のインタポレーシヨンカウントとそれ
からえられるDIV1、DIV2、DIV4およびDIV8
イミング信号との間の関係は第6図に関して詳細
に説明され、したがつて、ここでその他の考察を
加えることは必要ないであろう。けれども、イン
タポレーシヨンカウンタ515がTIにロードさ
れる3ビツトラツチ516を有することに気が付
くであろう。3ビツトラツチ516の出力は、前
記DIV1〜DIV8タイミング信号を生ずるために、
ゲート517により復号される。インタポレーシ
ヨンカウンタ515は、インタポレーシヨンカウ
ンタ515がPC=12が起つた後でのみ増加でき
るように、パラメータカウンタ513からの信号
RESETFに応答する。 ROM/制御器インタフエイス論理図 第8a図、第8b図および第8c図は複合図で
あつて、ROM/制御器インタフエイス論理21
の詳細な論理図を示している。パラメータ入力レ
ジスタ205はその入力においてアドレスピン
ADD8に結合される。レジスタ205は6ビツト
シフトレジスタであり、その大部分ステージは2
ビツト長である。ROM12aおよび12bは合
成器10の中でデータが正規にクロツクされる速
さの半分の速さでデータを出力することがわかる
から、本発明においてステージは2ビツト長であ
る。パラメータ入力レジスタ205の入力のとこ
ろに、ラツチ221の状態に応答するパラメータ
入力制御ゲート220がある。ラツチ221は
LDP、PCOおよびDIV1がすべて論理1であるの
に応答してセツトされる。それはT14で、および
ゲート238から論理0であるゲート238から
のロード可能パラメータに応答して、リセツトさ
れる。したがつて、ラツチ221は、もしロード
可能パラメータが論理1にあるならば、適当なパ
ラメータカウントのA部分(PCOにより制御)
の間でのみ、そしてIC0(DIV1により制御)の適
当なT時刻(LDPにより制御)において、ゲー
ト220にデータをロードすることを許す。ラツ
チ221は、データがパラメータレジスタ205
に入力された後、T14によつてリセツトされる。 パラメータ入力レジスタ205内の符号化デー
タは符号化パラメータRAM203への線路IN0
〜IN4上に印加され、この符号化パラメータ
RAMはどの符号化パラメータが記憶されている
かを示すためにPC1〜PC4によつてアドレスされ
る。レジスタ205の内容はすべての1ゲート2
07、すべてのゼロゲート206および繰返しラ
ツチ208aにより検査される。ゲート206は
レジスタ205の4つの最も重要でないビツトの
中のすべてのゼロに対して検査し、一方ゲート2
07はこれらのビツトの中のすべての1に対して
検査する。ゲート207はまたPCO、DIV1
T16およびPC=0に対して応答し、したがつて、
ゼロ条件は符号化エネルギパラメータがパラメー
タROM205の中にロードされている時間の間
検査されるだけである。繰返しビツトはこの実施
例において符号化ピツチパラメータのすぐ前に起
こる。したがつて、PC=1のAサイクルの間検
査される。ピツチラツチ208bは符号化ピツチ
パラメータ内のすべてのゼロに応答してセツトさ
れ、そしてしたがつて、ゲート206に応答する
だけでなくまたPC=1および線路222上のピ
ツチデータの最上位のビツトにも応答する。ピツ
チパラメータ208bはロードの加わつた符号化
ピツチパラメータがスピーチが無声であるべきで
あることを示す00000である時にはいつもセツト
される。 エネルギ=0ラツチ208cは、すべてのゼロ
が符号化エネルギパラメータとして入力されたか
どうかを検査するために、ゲート206の出力お
よびPC=0に応答し、そしてそれらに応答して
セツトされる。オールドピツチラツチ208dは
スピーチデータの前のフレームからピツチ=0ラ
ツチ208bの出力を記憶し、一方オールドエネ
ルギラツチ208eはスピーチデータの前のフレ
ームからエネルギ=0ラツチ208cの出力を記
憶する。オールドピツチラツチ208dとピツチ
=0ラツチ208bの内容は、禁止信号を発生す
るために、比較デート223において比較され
る。禁止信号はインタポレーシヨンを禁止し、そ
して有声スピーチから無声スピーチにまたは無声
スピーチから有声スピーチに変更する間このこと
は望ましく、したがつて、新しいスピーチパラメ
ータはこれらのメモリ素子によりゆつくりインタ
ポレートされるのに対抗してKスタツク302、
E10ループ304およびピツチレジスタ305に
自動的に挿入される。また、オールドエネルギラ
ツチ208eとエネルギ=0ラツチ208cの内
容は、データの非スピーキングフレームからスピ
ーキングフレームへの転移に対するインタポレー
シヨンを禁止するために、NANDゲート224
によつて検査される。NANDゲート224とゲ
ート223の出力はNANDゲート235に結合
され、そしてこのNANDゲート235の出力は
禁止のために反転器236により反転される。ラ
ツチ208a〜208cはゲート225によりリ
セツトされ、そしてラツチ208dおよび208
eはゲート226によつてリセツトされる。励発
信号が無声である時、K5〜K10係数は前記記載の
ようにゼロにセツトされる。このことはゲート2
37の作用により部分的に達成される。ゲート2
37は、PLA514からのPC5によつて示されて
いるように、ピツチがゼロに等しい時およびパラ
メータカウンタが5より大きい時、ZPAR信号を
発生する。 第8a図〜第8c図に指令ラツチ210が示さ
れている。指令ラツチ210は3つのラツチ21
0a 210bおよび210cを有しており、こ
れらはチツプ選択(CS)信号と共に処理装置デ
ータクロツク(PDC)信号に応答してCTL2
CTL4,CTL8におけるデータをラツチする。指
令ラツチ210の内容は、もし指令復号器211
がラツチ218aおよび218bによつて抑止さ
れていないならば、指令復号器211によつて復
号される。前記記載のように、後のPDC信号が
LA指令、出力指令およびTTALK指令と共に受
取られる時CTL2〜CTL8ピン上のデータが何で
あつても、これらのラツチは復号器211が復号
するのを抑止するために復号化LA指令、出力指
令およびTTALK指令に応答する。復号化
TTALK指令はTTALKラツチをセツトする。処
理装置データクロツク前縁(PDCLE)信号また
はラツチ218bからの出力によりリセツトされ
るTTALKラツチ219の出力はラツチ218a
の出力といつしよにNORゲート227aおよび
227bを制御する。NORゲート227aの出
力はもしTTALKラツチ219がセツトされてい
るならば論理1であり、それによりピンCTL1
3状態バツフア228および反転器229を通し
てトークラツチに結合される。3状態ラツチ22
8は第8a図〜第8c図の右側に詳細に示されて
いる。他方、NORゲート227bはもし出力コ
ードが検知されたならば論理1を出力し、そして
ラツチ228aをセツトし、そしてそれによりピ
ンCTL1をデータ入力レジスタ212の最も重要
なビツトに接続する。 データは、論理230による復号化読取り指令
に応答して、アドレスピン8からデータ入力レジ
スタ212にシフトされる。RE、RBおよびLA
命令はバツフア214cを通つてROM制御論理
217から命令ピンI0〜I1を通つてROMへ出力
される。データ入力レジスタ212の内容は、
NORゲート227bが論理1を入力する時、バ
ツフア213を通してCTL1〜CTL4に出力され
およびバツフア228を通して前記CTL1に出力
される。CTL1〜CTL4ピンはバツフア214a
を通してアドレスピンADD1〜ADD4に接続され、
そしてCTL8ピンは制御バツフア214bを通し
てADD8ピン8に接続される。制御バツフア21
4bは、アドレスが線路231上の信号により
ADD1〜ADD8ピンにロードされる時、抑止され
る。 第8a図〜第8c図に示されたトークラツチ2
16は3つのラツチ216a,216bおよび2
16cから成ることが望ましい。ラツチ216a
は復号化SPK指令に応答してセツトされ、そし
てそれに応答してスピーク作動可能(SPEN)信
号を生ずる。SPENはまたラツチ215aによる
復号化SPKSLOW指令に応答して生ずることが
わかるであろう。ラツチ216bはIC7がゲート
225により制御される間スピーク作動可能に応
答してセツトされる。ラツチ216aおよび21
6bは(1)復号化リセツト指令、(2)15に等しいエネ
ルギコード、または(3)ゲート232によるパワー
アツプクリヤに応答してリセツトされる。トーク
遅延ラツチ216cは後のIC7におけるラツチ2
16bの内容でセツトされ、そしてそのデータを
8インタポレーシヨンカウントを通して保持され
る。前記記載のように、トーク遅延ラツチは、符
号化エネルギ=0条件が検知されてラツチ208
cをセツトした後、合成器が8インタポレーシヨ
ンサイクルの間スピーチデータを生じ続けること
を許す。同様に、スロート―クラツチ215はラ
ツチ215a,215bおよび215cで実施さ
れる。ラツチ215aは、ラツチ216bおよび
216cがTALKD信号の発生を可能としたのと
同じように、ラツチ215bおよび215cは
SLOWD信号の発生を可能とする間、スピーク作
動可能信号を作動する。 パラメータ入力レジスタ205にデータを入力
するためのタイミング相互影響を簡単に考察しよ
う。これは、パラメータ力ラツチ221の状態に
応答して、制御ゲート220により主に制御され
ることを思い出すであろう。もちろん、ラツチの
状態はゲート233に印加されるLDP信号によ
つて制御される。ゲート233に印加される
PCO信号とDIV1信号はICOの間の特定のパラメ
ータカウントのAサイクルの間パラメータがロー
ドされることを確実にする。パラメータカウント
内の特定のパラメータとパラメータT時間はタイ
ミングPLA511(第7a図および第7b図)
の部分511aによりLDPにより制御される。
入力された第1パラメータ(エネルギ)は4ビツ
ト長であり、そしてLDPは(第7a図および第
7b図でみられるように)時間間隔T5の間に開
始される。パラメータカウント1の間、繰返しビ
ツトとピツチビツトが入力され、これは時間間隔
T1に起こるLDPにより入力される6ビツトであ
る。もちろん、T1とT5の間に4時間間隔がある
が、入力された情報の長さの差は2ビツトであ
る。このことの起こる理由は、ROM12a〜1
2bが合成器10がクロツクされる速さの半分の
速さでクロツクされることが望ましいことによ
り、(各入力ビツト当り2ステージを有する)パ
ラメータ入力レジスタ205に各ビツトを入力す
るのに2時間間隔を要するからである。合成器1
0チツプがクロツクされる半分の速さでROMチ
ツプがクロツクされることにより、前記ROMチ
ツプ内の読取り専用メモリのアドレス指定が単純
になり、そしてまだその数値動作を実行するため
の十分の時間内にデータが合成器10に供給され
ることがわかる。したがつて、タイミングPLA
511の部分511aにおいて、対応するパラメ
ータカウントが6ビツトパラメータが入力される
はずであることを示す時T1にLDPが起こり、お
よび対応するパラメータカウントが4ビツトパラ
メータが力されるはずであることを示す時T5
LDPが起こり、および対応するパラメータカウ
ント(EGパラメータカウント9,10および1
1)が3ビツト符号化パラメータに対応する時時
間間隔T7にLDPが起こる。アドレス指定された
パラメータROMがI0命令ピンおよびROM制御論
理217およびラツチからROM制御論理217
に情報を供給する線路234を通して信号される
時、情報を出力するべきであることをROM12
a〜12bが信号される。 パラメータインタポレータ論理図 第9a図および第9b図は複合図であつて、パ
ラメータインタポレータ論理23を詳細に示して
いる。Kスタツク302は10個のレジスタを有し
ており、そのおのおのは10ビツトの情報を記憶す
る。小さな長方形はおのおの、参照番号330で
示された約束に従つて、1ビツトの記憶を表わ
す。各シフトレジスタの内容は再循環ゲート31
5の制御を受ける再循環ゲート314を通つて再
循環するように配置される。Kスタツク302は
スピーチ係数K1〜K9を記憶し、そして係数K10
たは一般にエネルギパラメータを一時的に記憶す
る。いろいろな時間間隔においてKスタツク30
2から記録論理30に出力されたデータが表7に
示されている。本明細書の表7は従来の明細書の
表とは異つている。その理由は、(1)記録論理30
1が2ビツトの情報に応答するため、記録論理3
01は線路32―1〜32―4、線路32―5お
よび32―6、線路32―7および32―8、線
路32―9および32―10上の同じ係数を受取
るからであり、(2)第5図のところで記載したよう
に時間間隔命名法に違いがあるからであり、(3)記
録論理301に関連した時間遅延のためである。 記録論理301はKスタツク302を配列マル
チプライヤ401(第10a図および第10b
図)に結合する。記録論理301は4つの同じ記
録ステージ312a〜312dを有している。そ
のうちの1つ312aだけが詳細に示されてい
る。記録論理313の第1ステージはステージ3
12a〜312dとは基本的に異なる。それは低
次のステージからステージ312a〜312dの
入力Aに起こるような桁上りがもちろんないから
である。記録論理は、−2、+1および−1出力
だけを受取るステージゼロに対する以外、5ステ
ージ配列マルチプライヤ401の各ステージに+
2、−2、+1および−1を出力する。記録論理
301は、配列マルチプライヤがその各ステージ
においてブース算法を用いて1ビツトの情報の代
りに2ビツトを処理することを実効的に許す。ブ
ース算法は、プレンテイスホール(Prentice―
Hall)出版(1975年)の「デジタル信号処理の
論理と応用(Theory and Application of
Digital Signal Processing)」の517―518頁に説
明されている。 K10係数およびエネルギはE10ループ304に
記憶される。E10ループは20ステージ直列シフト
レジスタで構成されることが望ましい。E10ルー
プ304の10ステージ304aは直列結合される
ことが望ましく、そして他の10ステージはまた直
列に結合されるがしかしまた並列の出力およびK
スタツク302への入力を有している。エネルギ
またはK10係数のいずれか適当なパラメータはゲ
ート315を通つてE10ループ304からKスタ
ツク302に転送される。このゲートはNORゲ
ート316に応答して、エネルギパラメータを
E10ループ304からKスタツク302へ時間間
隔T10に転送し、そして係数K10をE10ループ30
4からKスタツク302へ時間間隔T20に転送す
る。NORゲート306はまた、データが転送さ
れている時、Kスタツク302内の再循環を禁す
るために、再循環制御ゲート315を制御する。 K10トランスフアレジスタ303はE10ループ
304またはKスタツク302に記憶されるエネ
ルギまたはK1〜K10スピーチ係数のセレクタ30
7を通して加算器308および遅延回路309へ
の転送を助ける。レジスタ303は対になつた反
転器によつてえられる9ステージを有しており、
そして第10ステージはE10ループ304またはK
スタツク302のいずれかからの10ビツトの情報
の転送を助けるためのセレクタ307およびゲー
ト317により実効的にえられる。データはKス
タツク302からレジスタ303に転送ゲート3
18を通つて転送される。このゲート318はタ
イミングPLA511(第7a図および第7b図)
の復号器部分511bにより生じたトランスフア
K(TK)信号により制御される。インタポレー
トされるべき、したがつてレジスタ303にシフ
トされるべき特定のパラメータは合成器が動作し
ている特定のパラメータカウントに依存するか
ら、そしてKスタツク302から出力されるため
に入手可能な特定のパラメータは合成器が動作し
ている特定の時間間隔の関数であるから、第7a
図および第7b図に示されているように、TK信
号はピツチパラメータに対してはT9で起こり、
K1パラメータに対してはT8で起こり、K2パラメ
ータに対してはT7で起こる等である。エネルギ
パラメータまたはK10係数は、タイミングPLA5
11により生ずるTE10信号に応答して、E10ルー
プ304からレジスタ303にゲート319を通
してクロツクされる。各インタポレーシヨンの
後、すなわちBサイクルの間、データはレジスタ
303から(1)信号TKの制御を受けるゲート31
8を通してKスタツク302に転送され、その
時、再循環ゲート314がゲート315によりオ
フにされ、または(2)ゲート319を通つてE10
ープ304に転送される。 10ビツトピツチパラメータがピツチレジスタ3
05の中に記憶される。このピツチレジスタは記
憶の別のビツトを備えた再循環素子305aと共
に、9ステージシフトレジスタを有している。ピ
ツチパラメータは、ピツチインタポレーシヨン制
御論理306により制御されるように新しくイン
タポレートされるピツチパラメータが線路320
上に供給される時を除き、ゲート305aを通り
レジスタ305の中で通常再循環する。ピツチ3
05の出力(PTO)またはレジスタ303から
の出力は、セレクタ307によりゲート317に
印加される。セレクタ307は、ピツチがインタ
ポレートされるべきである時を除いて、レジスタ
303の出力をゲート317に通常結合するため
に、論理306によりまた制御される。論理30
6は応答して、PC=1のAサイクルの間加算器
308および遅延回路309にピツチを出力し、
およびPC=1のBサイクルの間線路320上の
インタポレートされたピツチ値をレジスタ305
に戻す。ゲート317は、インタポレーシヨンの
間加算器308および遅延回路309にピツチ、
エネルギまたは係数の情報を供給するだけのため
に、ラツチ321に応答する。データは直列的に
クロツクされるから、情報はA部分の間クロツク
されることが開始され、そしてPCOはレジスタ
303または305から加算器308または遅延
回路309に情報の転送の間のいつかに論理1に
切り換えることができる。したがつて、ゲート3
17はAサイクルラツチ321によつて制御さ
れ、そしてこのラツチは、トランスフア係数
(TK)がE10(TE10)を転送する時に、またはト
ランスフアピツチ(TP)信号がタイミングPLA
511によつて生じた時に、PCOでセツトされ
る。 ゲート317の出力は加算器308および遅延
回路309に印加される。遅延回路309におけ
る遅延はインタポレーシヨンカウンタ515(第
7a図および第7b図)により生ずるDIV1
DIV8信号の状態に依存する。遅延回路309の
中でデータを選択的な量だけ遅延させることによ
り、および減算器308の出力といつしよに加算
器310にそれを印加することにより、データは
ゲート317にまず最下位ビツトで現われるか
ら、回路309内の遅延が大きくなればなるほど
減算器308からの差の実効的大きさがますます
小さくなり、そしてそれが後で加算器310によ
り加算される。遅延回路311は加算器310を
レジスタ303および305に再び結合する。遅
延回路309と303の両者は3ビツトの遅延ま
で挿入でき、そして加算器309が最大である時
遅延311は最小遅延にあり、そしてその逆もま
た成立する。NANDゲート322は減算器30
8の出力を加算器310の入力に結合する。ゲー
ト322はORゲート323の出力に応答し、そ
してこのORゲートは反転された236(第8a
図〜第8c図)からの禁止に応答する。もしイン
タポレーシヨンカウンタがIC0にないならば、禁
止信号が起こる時ゲート322および323は減
算器308からの出力をゼロにする作用をする。
インタポレーシヨンカウンタがIC0にあるならば、
Kスタツク302、E10ループ304およびPレ
ジスタ305の中の現在値が1ステツプインタポ
レーシヨンでそれらの新しいターゲツト値に完全
にインタポレートされる。無声フレーム(第6
図)がスピーチ合成チツプに供給される時、係数
K5〜K10はゲート324の作用によりゼロに設定
され、そしてこのゲート324は遅延回路311
をシフトレジスタ325に結合し、そしてシフト
レジスタ325の出力はゲート305aおよび3
03′に結合される。ゲート324はゲート23
7(第8a図〜第8c図)により生ずるゼロパラ
メータ(ZPAR)信号に応答する。 エネルギまたはK10の新しくインタポレートさ
れた値がレジスタ303から部分304bに入力
されている時、ゲート326はE10ループ304
の304b部分のシフトを作動させない。ゲート
327はレジスタ303のステージを結合するト
ランスフアゲートを制御する。これらのステージ
は、Aサイクルの間TKまたはTE10が高に進む
時、すなわち、レジスタ303がトランスフアゲ
ート318または319によりそれぞれ制御され
るとしてKスタツク302またはE10ループ30
4のいずれかからデータを受取るはずである時、
それらの間でデータを順次シフトすることを禁止
する。ゲート327の出力はまたシフトレジスタ
325のいろいろなステージに接続され、そして
303′をレジスタ303と結合するゲートに接
続される。それにより、その後に10個の最上位ビ
ツトが続いている上の3ビツトが、インタポレー
シヨンの後、ゼロにされうる。 配列マルチプライヤ論理図 第10a図および第10b図は配列マルチプラ
イヤ401の複合論理図である。たとえば、ミゾ
リイ大学出版のグランビルE.オツト(Granville
E.ott)著の「パイプラインマルチプライヤ
(Pipeline Multiplier)」を見よ。 配列マルチプライヤ401はステージ0〜ステ
ージ4および遅延ステージの5ステージを有して
いる。遅延ステージは遅延を与えるために配列マ
ルチプライヤ401の中に用いられる。配列マル
チプライヤ401への入力はマルチプライヤマル
チプレクサ405からの信号MR0〜MR13により
供給される。MR13は最上位ビツトであり、一方
MR0は最下位ビツトである。配列マルチプライ
ヤへの別の入力は記録論理301(第8a図〜第
8c図)からの前記記載の+2、+2、+1および
−1出力である。配列マルチプライヤ401から
の出力P13〜P0は加算器マルチプレクサ402に
供給される。その最下位ビツトP0はこの実施例
では常に論理1にされる。それは、そうすること
により、切捨て語差の平均を2つの補数の単純な
切捨てによりえられる−1/2LSBの代りにゼロに
するからである。 配列マルチプライヤ401はA―1、A―2、
B―1、B―2、B―3、またはB―Cとしるさ
れた複数個のブロツク素子により示される。これ
らのブロツク素子をつくり上げている特定の論理
素子がこれらの素子を繰返し示す代りに複合図第
10a図〜第10b図の右側に示される。A―1
およびA―2ブロツク素子は配列マルチプライヤ
のステージゼロを構成し、したがつて復号器31
3から出力される−2、+1および−1信号にお
のおの応答し、そしてさらにMR2〜MR13に応答
する。配列マルチプライヤ401の中で乗算が起
こる時、最上位ビツトが最も左の列の素子に常に
保持され、一方部分和が右に連続的にシフトされ
る。配列マルチプライヤ401の各ステージは2
つの2進ビツトで動作するので、Σnで書かれる
部分和は右へ2位置シフトされる。このように、
A形ブロツクは第1ステージに対しMR0および
MR1データ力に対して備えられていない。また、
配列マルチプライヤ401内の各ブロツクは記録
論理301を通して受取られるKスタツク302
からの2ビツト情報に応答するから、各ブロツク
はまたマルチプライヤマルチプレクサ405から
の2ビツトに応答し、このビツトは反転器430
によつて反転され、そしてこのビツトはB形ブロ
ツクに真論理でまた供給される。 フイルタおよび励発発生器論理図 第11a図〜第11b図は(配列マルチプライ
ヤ以外の)格子フイルタおよび励発発生器24と
出力部25の詳細な論理図を複合図で示したもの
である。フイルタおよび励発発生器24におい
て、加算器404は1つの入力において配列マル
チプライヤ401の真出力または反転出力のいず
れかを加算器マルチプレクサ402を通して線路
P0〜P13で受取る(第10a図および第10b図
をみよ)ように接続される。加算器404の他の
入力は加算器マルチプレクサ402を通して加算
器404の出力(T10〜T18で)か、線路440
〜453上(T20〜T7およびT9で)の遅延スタツ
ク406の出力か、Yラツチ403の出力(T8
で)かまたはφ3予め充電ゲート420からの論
理ゼロ(無条件放電がこの入力に印加される時
T19で)かのいずれかを受取るために接続され
る。時間間隔の指定は第5図のものと異なること
に注意すべきである。 加算器404の出力は遅延スタツク406、マ
ルチプライヤマルチプレクサ405、1間隔遅延
ゲート414および加算器マルチプレクサ402
に印加される。マルチプライヤマルチプレクサ4
05は1間隔遅延ゲート414を有している。Y
ラツチ403は遅延スタツク406の出力を受取
るために接続される。マルチプライヤマルチプレ
クサ405はYラツチ403からの出力、1間隔
遅延ゲート414または母線415上の励発信号
からの出力を配列マルチプライヤ401の入力
MR0〜MR13に選択的に印加する。遅延スタツク
406への入力D0〜D13は加算器404の出力か
らえられる。加算器マルチプライヤ402、加算
器404、Yラツチ403、マルチプライヤマル
チプレクサ405および1間隔遅延回路414に
対する論理だけが点像Aで囲まれた最下位ビツト
に対し詳細に示されている。格子フイルタにおけ
る13個の最上位ビツトは線Aによつて囲まれた論
理のような論理によりえられ、その論理は「A」
としるされた長方形の点線のブロツクにより示さ
れる。格子フイルタで処理される各並列ビツトに
対する論理は明確さのために詳細には示されてい
ない。最下位ビツトより大きな位のビツトを扱う
格子フイルタの部分は、切捨て論理501とUV
ゲート408およびチヤープROM409に接続
された母線415となされた相互接続に関しての
み、素子402,403,404,405および
414に対して示された論理と異なる。このこと
に関して、UVゲート408およびチヤープ
ROM409からの出力は入力I13〜I6に印加され
るだけであり、したがつて、A点線内にI*としる
された入力は格子フイルタ内の6つの最下位ビツ
トに対して必要ない。同様に、Yラツチ403か
らの出力は10個の最上位ビツトYL13〜YL4に対
してのみ印加され、したがつて、点線内のYLX
としるされた接続は格子フイルタ内の4つの最下
位ビツトに対し要求されない。 遅延スタツク406は14個の9ビツト長シフト
レジスタを有しており、その各ステージはφ4
よびφ3クロツクでクロツクされる反転器を有し
ている。遅延スタツク406はある時間間隔での
みシフトされる。このことは論理416で達成さ
れ、それによりφ1B〜φ4BクロツクはPLA512
からのT10〜T18タイミング信号(第7a図およ
び第7b図)から生ずる。回路416内のクロツ
クバツフア417は第11a図および第11b図
に詳細にまた示されている。 遅延スタツク406は9ビツト長である。遅延
スタツク406への入力は、1間隔遅延回路41
4の出力に対抗して、加算器404の出力から接
続されるように示されている。もちろん、遅延ス
タツク406への入力は1間隔遅延回路414の
出力から接続することができ、そしてそれに関連
したタイミングを変更することができる。 遅延スタツク406、配列マルチプライヤ40
1、加算器402、加算器マルチプライヤ40
2、Yラツチ403およびマルチプライヤマルチ
プレクサ405は2つの補数表示で取扱われるこ
とが望ましい。 無声発生器407はシフトレジスタ418を有
するランダム雑音発生器である。このシフトレジ
スタ418はシフトレジスタ418内に擬ランダ
ム項を発生するためのフイードバツク論理419
により供給されるフイードバツク項を備えてい
る。出力はそこからとられ、そしてラツチ208
d(第8a図および第8b図)からOLDPにまた
応答するUVゲート408に印加される。オール
ドピツチラツチ208dは、新しいスピーチパラ
メータがレジスタ205に入力される時ピツチ=
0ラツチ208bは直ぐに状態を変えるから、ゲ
ート408を制御する。けれども、これはインタ
ポレーシヨンカウントIC0の間に起こるから、そ
して無声条件の間新しい値がKスタツク302、
E10ループ304およびピツチレジスタ305に
次のIC0までインタポレートされないから、スピ
ーチ励発値はチヤープROM409からの周期的
励発から無声発生器407からのランダム励発ま
で8つのインタポレーシヨンサイクルが起こるま
で変更できない。ゲート420はゲート408の
出力を励発信号I13の最上位ビツトに加え、それ
により無声スピーチの間実効的に符号ビツトをラ
ンダムに変える。ゲート421は、無声スピーチ
条件の間、励発信号I12の最上位ビツトを論理1
に実効的に入れる。このように、ゲート408,
420および421の複合効果はランダムに変わ
る符号を格子フイルタおよび励発発生器24に印
加されるべき.5の定常10進等価値と関連させる
ことである。 有声スピーチの間、チヤープROM409は線
路I6〜I13上の8ビツト出力を格子フイルタに供給
する。この出力は41個の順次に変化する値で構成
され、そしてこれらの値はグラフで表わされる時
チヤープ機能を表わす。ROM409の内容は表
8に示されている。ROM404はその出力を反
転するように設定され、そしてそのデータは補足
されたフオーマツトの中に記憶される。チヤープ
ROM内に記憶されたチヤープ機能値および補足
値は2つの補数16進表示で表わされる。ROM4
09は8ビツトレジスタ410によつてアドレス
され、その内容は通常各サイクルの間1加算回路
411により格子フイルタを通して更新される。
レジスタ410の出力は大きさ比較器403にお
いてピツチレジスタ305の内容と比較され、レ
ジスタ410の内容がレジスタ305の内容に等
しいかまたはそれより大きい時、410の内容を
ゼロにする。第14a図〜第14b図に詳細に示
されているROM409は110010より大きいアド
レスはマルチプライヤマルチプレクサ405への
線路I13〜I6にすべてゼロを出力させるように構成
される。ゼロはまたアドレス位置41〜51に記
憶される。このように、チヤープはもし必要なら
アドレス位置50まで占めるように拡大すること
ができる。 ランダムアクセスメモリ論理図 第12a図〜第12b図はRAM203の詳細
論理図の複合図である。RAM203はPC1
PC4上のアドレスによりアドレス指定され、そし
てこのアドレスはPLA203aで復号されそし
て符号化パラメータがRAM203に入力される
べきであることを定める。RAM203は12個の
復号化パラメータを記憶し、それらのパラメータ
は、第6図のところで記載した復号法により、3
ビツトと5ビツトの間で変わるビツト長をもつ。
RAM203の各セル(B)は第12b図に詳細
に示されている。読取り/書込み制御論理203
bはT1、DIV1、PC0に応答し、そして論理23
8(第8a図〜第8c図)から作動可能パラメー
タロードにより作動可能の時、パラメータロード
がインタポレーシヨンカウントゼロの間の各パラ
メータカウントのAサイクルの間RAM203へ
の書込みに対し作動可能とする。第8a図および
第8b図に示されているようにデータがレジスタ
205から線路IN0〜IN4でRAM203に入力さ
れ、そして前記図に示されているようにデータが
線路OUT1〜OUT5でROM202に出力される。 パラメータ読取り専用メモリ論理図 第13a図〜第13b図にROM202の論理
図が示されている。ROM202は米国特許第
3934233号に記載された形のROMであることが
望ましい。RAM202からのおよびパラメータ
カウント513からのアドレス情報はアドレスバ
ツフア202bに印加される。このアドレスバツ
フアは番号Aで詳細に示されている。アドレスバ
ツフア202bに用いられたNORゲート202
aは番号Bで詳細に示されている。アドレスバツ
フア202bの出力はX復号器202cまたはY
復号器202dに印加される。このROMは番号
Cでしるされた10個の部分に分割され、そしてそ
の1つが詳細に示されている。これらの部分のお
のおのからの出力線路のための線路は、第8a図
および第8b図に示されているように、反転器を
通してレジスタ201に加えられる。前記米国特
許第3934233号に詳細に説明されているように、
X復号器は54X復号線路の1つを選定し、一方Y
復号器202dは散布線路の隣接する対の間にト
ランジスタセルの存在または非存在をテストす
る。この実施例のROM202に記憶されること
が望ましいデータが表6に示されている。 チヤープ読取り専用メモリ論理図 第14a図〜第14b図はチヤープROM40
9の複合図である。ROM409は、レジスタ4
10(第11a図〜第11b図)からアドレス線
08を通してアドレスされ、そして線路I6
〜I11でマルチプライヤマルチプレクサ405に
情報を出力し、そして線路Im1およびIm2でゲー
ト421および420に出力する。これらはすべ
て第11a図および第11b図に示されている。
第11a図および第11b図のところで記載した
ように、チヤープROMは予め定められたカウン
トがレジスタ410の中で到達された後すべてゼ
ロを出力する。この場合には10進数51に等価なカ
ウントである。ROM409はX復号器409b
内の線路0および1(およびA0およびA1)のア
ドレスに応答するY復号器409aを有してお
り、X復号器409bは線路25(およびA2
〜A5)のアドレスに応答する。 ROM409はまたラツチ409cを有してお
り、そしてこのラツチ409cは復号器409e
からラツチ409cにより10進数51が線路0
A5に検知される時セツトされる。復号器409
eは、ラツチ409cをリセツトするために、線
08上の論理ゼロをまた復号する。ROM4
09はタイミング論理409fを有しており、そ
してこのタイミング論理409fは時間間隔T12
にゲート409gを通してデータをクロツクイン
させる。この時、復号器409eはアドレス線路
A08に10進数0または10進数51のいずれが起
こつているかを決定するために検査する。いずれ
かの条件が起こるならば、静止ラツチであるラツ
チ409cにフリツプする。 アドレスラツチ409hは時間間隔T13にセツ
トされ、そして時間間隔T11にリセツトされる。
ラツチ409hは、ラツチ409cがセツトされ
る時、ラツチ409cが線路05で10進数51
にすることを許す。このように、51アドレスレジ
スタ410より大きいアドレスに対して、ラツチ
409cをリセツトする目的のために、リセツト
論理412(第12a図〜第12b図)によりア
ドレスがゼロにリセツトされたかどうかを決定す
るために時間間隔T12にアドレスがまずサンプル
される。もしアドレスがゼロにリセツトされてい
ないならば、その時には線路08などのよう
なアドレスが入力されていても、T13において論
理409jにより書替えられる。もちろん、
ROM409内の位置51に、出力線路I6〜I11
IM1およびIM2のすべてのゼロが記憶されるであ
ろう。このように、論理409c,409hおよ
び409jの装置により、予め選定された値のア
ドレス、いまの場合51、はリセツトが起こつた
かどうかを決定するために単に検査されるが、復
号器409aおよび409bを通してROMセル
の配列体をアドレスすることは許されない。10進
数0と50の間のアドレスは、復号器409aおよ
び409bを通して、ROMを通常にアドレスす
る。ROMマトリツクスは米国特許第3934233号
に記載された形のものが望ましい。前記記載のよ
うに、ROM409の内容は表8に示されてい
る。チヤープ機能はアドレス00〜40にあり、一方
ゼロはアドレス41〜51にある。 切捨て論理およびデジタル・アナログ変換器 第11a図および第11b図に切捨て論理42
5およびデジタル・アナログ(D/A)変換器が
詳細に示されている。切捨て論理425はYL13
〜YL14上の2つの補数データを符号大きさデー
タに変換するための回路を有している。論理42
5aは、符号ビツトを発生するためにおよび論理
425cによつて達成される2つの補数の符号大
きさデータへの変換を制御するために、線路
YL13上のYラツチ403からのMSBを検査す
る。符号ビツトは線路D/ASNおよびSN
の真論理および偽論理においてD/A変換器42
6に供給される。 論理425cは線路YL10〜YL4のYラツチ4
03からの2つの補数データを線路6
D/A0上の単純な大きさ表示に変換する。 論理425bはYラツチ403からYL12ビツ
トおよびYL11ビツトをサンプルし、そして出力
D/A60を論理ゼロにする(すなわち、
もし出力が真論理にあるならば1の値にする)こ
とによりその大きさ切捨て機能を実施し、YL12
またはYL11のいずれかが論理1でありそして
YL13が論理ゼロである場合は値が正であること
を示し、またはYL12またはYL11のいずれかが論
理ゼロでありそしてYL13が論理1である場合は
値は負であることを示す。これらの条件の1つが
起こる時にはいつでも、線路427に論理ゼロが
現われ、そしてそれにより論理425cのおのお
のにおいてVssが出力バツフア428に結合され
る。大きさ機能はYL11およびYL12のよりも上位
ビツトを実効的に切捨て処理する。これはいくら
か正統的でない切捨てであることがわかる。それ
は切捨て処理が行なわれる大抵の他の回路におい
て下位ビツトが通常切捨てられるからである。け
れども、この回路では、大きな正値または負荷が
実効的に切りつめられる。より小さな大きさをも
つより重要なデジタルスピーチはこの切捨て法に
より4倍だけ実効的に増幅される。 出力60は、SNおよびD/
ASNといつしよに、D/A変換器426に結合さ
れる。D/A変換器426は切捨て論理425か
ら7つの線路60で結合された7つ
のMOS装置429を有することが望ましい。装
置429は、それらの長さ対幅比を制御すること
により、異つた量の電流を通すように構成され、
D/A6に結合された装置429は5に結合
された装置429の2倍の電流を流す(オンの
時)。同様に、5に結合した装置429は
D/A4に結合した装置429の2倍の電流を流
す。この2:1電流容量は残りの線路3
D/A0に結合された残りの装置に同じように適
用される。このように、1に結合された装
置429は同様に0に結合された装置42
9の2倍の電流を流しうるが、2に結合さ
れた装置429の半分だけの電流を流すことがで
きる。すべての装置429は並列に接続され、そ
の一方側はVssに結合されることが望ましくそし
て他方側がトランジスタ430および431を通
して拡声器4のいずれかの側に接続されることが
望ましい。トランジスタ430はそのゲートに加
えられるSNによつて制御され、トランジス
タ431はD/ASNに応じてオンおよびオフにな
る。このように、トランジスタ430または43
1が符号ビツトD/ASNの状態に依存する。拡声
器4の音声コイルは100オームのイオンピーダン
スをもつことが望ましく、そして中央タツプが
Vggに接続されることが望ましい。このように、
線路60上の信号は音声コイルを流
れる電流の大きさを制御し、一方線路D/ASN
よびSN上の信号はその電流の向きを制御す
る。 中央タツプ付100オーム音声コイルを用いる代
りに、より普通の8オーム拡声器が100オーム中
央タツプ付1次巻線(Vggおよびトランジスタ4
30,431に接続される)と8オーム2次巻線
(拡声器端子に接続される)とを備えた変圧器と
いつしよに用いることができる。なお別の実施例
では、トランジスタ440および441を用いる
ことにより、中央タツプをなくすことができる。
これらのトランジスタ440および441は中央
タツプ付変圧器または音声コイルを用いた実施例
では用いられない。 D/A変換器426は線路60
よびD/ASNSN上のデジタル符号大きさ
情報をアナログ信号に変換するばかりでなく、こ
のアナログ信号を十分なレベルまで増幅して拡声
器をこのMOS合成チツプ10から(もしくは、
もし必要なら、前記変圧器を通して)直接駆動で
きることは当業者にはわかるはずである。ちろ
ん、ここに記載されたような簡単なD/A変換器
はスピーチ合成回路の他の応用において用いられ
ること当業者にはわかるであろう。 第22図は第4a図および第4b図の全装置を
有する半導体チツプの非常に拡大された平面図で
ある。このチツプは辺の長さは約6.35ミリメート
ル(約250ミル、すなわち0.125インチ)である。
図示されている例では、このチツプは次の設計方
針によるPチヤンネル金属ゲート法で製造され
た。金属線路幅0.0064ミリメートル(0.25ミル)、
金属線路間隔0.0064ミリメートル(0.25ミル)、
拡散線路幅0.0038ミリメートル(0.15ミル)およ
び拡散線路間隔0.0077ミリメートル(0.30ミル)
である。もちろん、電子ビームマスク製造または
スライス書込みおよび他の技術の出現により設計
方針は一層きつくなるので、合成器チツプの大き
さはさらに小さくなることが可能であろう。合成
器チツプの大きさはまた合成器チツプに用いるこ
とが望ましいいくつかの特性を犠性にすることに
より小さくすることができる。 スピーチ合成器チツプ10の活動全面積は約29
平方ミリメートル(45000平方ミル)である。 Nチヤンネル、コンプリメンタリMOS
(CMOS)またはケイ素ゲート法のような他の
MOS技術を代りに用いうることは当業者にはわ
かるであろう。 この装置のいろいろな部分は前に記載したのと
同じ参照番号がつけてある。 学習機械に用いられる制御器は米国特許第
4074355号に記載されている形のマイクロプロセ
ツサであることが望ましく、その変更点は後で記
載する。もちろん、将来のマイクロプロセツサも
含めて他のプロセツサがここに記載された学習機
械のような応用に用いうることは理解されるべき
である。 米国特許第4074355号のマイクロプロセツサは
米国特許第3991305号に記載されている以前のマ
イクロプロセツサの改良形である。改良点の1つ
はデジツト駆動装置が省略されていることであ
り、したがつて、表示を構成する発光ダイオード
(LED)の配列体がマイクロプロセツサで直接駆
動することができる。設計選択の問題として、こ
の学習機械に用いられる表示は真空(VF)表示
装置であることが望ましい。LEDが直接駆動さ
れる時、表示セグメントが順次作動されることが
望ましく、一方表示レジスタまたはメモリの中の
情報により表示共通文字位置電極が選択的に作動
されることは当業者にわかるであろう。他方、
VF表示が用いられる時、共通文字位置電極が順
次作動されることが望ましく、一方表示レジスタ
またはメモリの中の情報によりセグメントが選択
的に作動される。このように、米国特許第
4074355号のマイクロプロセツサは米国特許第
3991305号に用いられているのと同様なデジツド
走査を用いるように変更するのが望ましい。 米国特許第4074355号のマイクロプロセツサは
4ビツト処理装置であり、そして英数字情報を処
理するためには、付加的ビツトが必要である。6
ビツトを用いることにより、それは26すなわち64
個の独自のコードを表わしうるが、それでアルフ
アベツトの26文字、10個の数字および数個の特別
の文字を容易に扱うことができる。米国特許第
4074355号のマイクロプロセツサを直接6ビツト
処理装置に変える代りに、このことは4ビツト語
を8ビツトバイトに対にしそしてこれらのビツト
の6個を表示復号器に伝送するソフトウエアによ
り間接に達成された。 第15a図〜第15b図は学習機械に用いられ
ることが望ましいマイクロプロセツサの複合ブロ
ツク線図である。このブロツク線図は米国特許第
4074355号の第7a図および第7b図のブロツク
線図と一般的に対応することがわかるはずであ
る。6ビツト動作の前記特徴とVF表示の両立性
をうるためのいくつかの変更もまた示されてい
る。第15a図および第15b図に示された参照
番号は米国特許第4074355号の参照番号と一般的
に一致している。変更点を詳細に記載しよう。 米国特許第4074355号の第13図を置換えてい
る第16a図〜第16b図の複合図を参照すれ
ば、セグメント復合器、およびRAM31アドレ
ス復号器33―1、またはセグメント情報を復号
するためのACC1〜ACC8のあることがわかる。
復号器33―1は前記米国特許の復号器33に一
般的に対応する。セグメント情報は出力部32―
2において特定のセグメント線路情報に再符号化
され、そしてセグメント駆動器91への母線90
に出力される。処理装置の4ビツト累算器77か
らのデータの6ビツトは、いま記載されるよう
に、復号器33―1で復号される。最初、母線8
6上の4ビツトが、状態が論理1である時、TD0
(転送データアウト)命令により累算器ラツチ8
7―1〜87―8にラツチされる。それから、
(線路86―1および86―2からの)母線86
上の2ビツトが、状態が論理ゼロである時、別の
TDO命令によりそれぞれ累算器ラツチ87―1
6および86―32にラツチされる。それから、
ラツチ87―1〜87―32の中の6ビツトが復
号器33―1で復号される。セグメント駆動器9
1は第16a図〜第16b図に示された3つの形
91A,91Bまたは91Cのうちの1つである
ことが望ましい。91A形駆動器はACC1
ACC8上のデータをピンSEG G,SEG B,SEG
CおよびSEG Dを通して外部に通ずるようにす
る。ピンSEG Eに結合された91B形駆動器
は、デジツトレジスタ94―12がセツトされる
時、デジツトレジスタ94―10の内容を外部に
通ずるようにする。ピンSEG Aに結合された9
1B形駆動器はプログラムの内容を検査動作中に
出力することを許す。 米国特許第4074355号の第14図のデジツトバ
ツフアレジスタおよびTDOラツチはまた、(1)
DDIG信号はもはや用いられないから、(2)デジツ
トラツチ(米国特許第4074355号)の素子97)
はもはや用いられないから、第17図のデジツト
バツフアレジスタで置換えることが望ましい。記
載を単純にするために、デジツト出力バツフアレ
ジスタ94の1つだけが詳細に示される。さら
に、学習機械のこの実施例において、表示2は8
文字位置を有することが望ましいから、レジスタ
94―0〜94―7を通して表示2の共通電極に
D0〜D7を接続する8つの出力バツフア98―0
〜98―7が第17図に示されている。付加的出
力バツフア98―8はチツプセレクト信号である
レジスタ94―12の内容を合成器10に伝え
る。 合成器10との2方向通信を容易にするため
に、米国特許第4074355号のマイクロプロセツサ
はピンSEG G,SEG B,SEG CおよびSEG
Dに2方向通信を許すように変更することが望ま
しい。このように、第18図において、デジツト
レジスタ94―12R12がセツトされる時、情報
を入力するために、これらのSEGピンは入力セ
レクタ111aを通して、正規のK線路112―
1〜112―8に結合される。さらに、これらの
ピンは、累算器77の情報を出力するために、デ
ジツトレジスタ94―12R12および94―11
R11がセツトされる時、セグメント駆動器91A
を通してACC1〜ACC8にまた結合される。 このように、デジツトラツチ94―12(外部
とチツプセレクト信号を通信する)がセツトされ
る時、合成器10にPDC信号を通信するために、
SEG,EがR10(デジツトレジスタ94―10)
に結合する。また、ACC1〜ACC8はSEG Gおよ
びSEG B―SEG Dに出力され、その間にR12
よびR11がセツトされる。R11が論理0である時、
すなわち、リセツトされる時、セグメント駆動器
91Aがオフになり、そして例えば合成器10を
通してROM12a〜12bからデータを受取る
ために、データがCKB回路113の中に読取る
ことができる。第18図は米国特許第4064554号
の第22図に示されたキーボード回路111を置
換える。 ピンSEG GおよびSEG B〜SEG Dは合成器
10のCTL1〜CTL8ピンに結合されることが望
ましく、一方ピンSEG Eは合成器10のPDCピ
ンに結合されることが望ましい。 読取り専用メモリ12aまたは12bまたは1
3aまたは13bが第19図、第20a図、第2
0b図、第21a図および第21b図に示されて
いる。第19図はこれらのROMの任意の1つの
ブロツク線図である。第20a図および第20b
図はROMに対する制御論理の複合論理図であ
り、一方第21a図および第21b図はXおよび
Yアドレス復号器の複合論理図であり、メモリセ
ルの配列体を図で概略的に示している。 第19図において、ROM配列体601は8つ
の出力線路を備えて配置され、16384ビツトの各
部分から1つの出力線路がある。ROM配列体6
01からの8つの出力線路は出力ラツチ602を
通して8ビツト出力レジスタ603に接続され
る。出力レジスタ603はピンADD1〜ADD8
相互接続され、そして4つのピンADD1〜ADD8
を通して出力レジスタ603から4つの高次ビツ
トまたは低次ビツトに通ずるように配置される
か、またはビツトにピンADD1を通して出力レジ
スタ603から順次に通ずるように配置されるか
のいずれかである。用いられた特定の変更例はマ
スクプログラム可能ゲートにより選択的でありう
る。 ROM配列体601は14ビツトアドレスカウン
タ604を通してアドレスされる。アドレスカウ
ンタ604は4ビツトチツプセレクトカウンタ6
05と関連している。アドレスカウンタ604内
のアドレスとチツプセレクトカウンタ605が、
復号化ロードアドレス(LA)指令に応答して、
ピンADD1〜ADD8からある時刻に4ビツトがロ
ードされる。最初のLA指令はアドレスカウンタ
604内に4つの最小位ビツト(ビツトA0〜A3
をロードし、そして後のLA指令は高次ビツト
(A4〜A7、A8〜A11およびA12〜A13)をロードす
る。第4LAサイクルの間、A12およびA13ビツト
は、チツプセレクトカウンタ605内のCSOお
よびCS1ビツトがロードされるのと同時に、ロー
ドされる。第5LA指令では、チツプセレクトカウ
ンタ605内の2つの最大位ビツトがADD1およ
びADD2からロードされる。カウンタ606は、
ADD1〜ADD8の4ビツトがカウンタ604およ
びまたは605に入力されるべき場所を示すため
に、受取つたLA指令を連続的にカウントする。 LA指令、TB(転送ビツト)指令およびRB(読
取りおよび分岐)指令を出力する復号器607へ
のI0ピンおよびI1ピンを通して、指令がROMに
送られる。 アドレスレジスタ604およびチツプセレクト
レジスタ605はそれらと関連した1加算回路6
08を有しており、この回路はこれらのレジスタ
に含まているアドレスを増す。アドレスレジスタ
604に記憶された14ビツト数の外側で桁上がり
が起こる時、この桁上がりはシフトセレクトレジ
スタ605の中に実行され、このシフトセレクト
レジスタは、たとえば、もし以前に作動していな
いならばチツプセレクト機能を作動させ、または
もし以前に作動しているならばチツプセレクト機
能を作動しなくなる。または、出力レジスタ60
3の8ビツト内容が、RB指令に応答して、セレ
クタ609により、アドレスレジスタ604にロ
ードすることができる。RB指令の間、配列体6
01の第1バイト読取りは低次8ビツトとして用
いられ、一方次の引続くバイトはカウンタ604
における高次6ビツトに対して用いられる。 チツプセレクトレジスタ605の出力は、チツ
プセレクトカウンタ605の内容をコネクタ61
0のプログラミングにより入つた予め選定された
コードと比較するために、プログラム可能コネク
タ610を通してゲート611に印加される。ゲ
ート611はまたチツプセレクトピン上のチツプ
セレクト信号に応答し、チツプセレクト特性が、
4ビツトチツプセレクトレジスタ605の内容か
およびまたはCSピン上のチツプセレクトビツト
の状態かのいずれかに基づくことを許す。ゲート
611の出力は2つの遅延回路612に印加さ
れ、その出力は出力レジスタ603からピン
ADD1〜ADD8に情報を出力するのに関連した出
力バツフアを制御する。遅延回路612により与
えられる遅延はこの実施例では2バイト遅延を行
なう。それは、ピンADD1〜ADD8に入力される
アドレス情報は、それに応答して出力されるデー
タを、ROM配列体601を呼出すのに要する時
間だけ進むからである。ここに記載された学習機
械の実施例において、CSピンが用いられること
が望ましい。 タイミングPLA600は、他の制御信号のタ
イミングと共に、ROM配列体601に出力され
る制御信号のタイミングのために用いられる。 第20a図および第20b図の複合図におい
て、出力レジスタ603は8つの「A」ビツトラ
ツチによつてつくられ、その1つを例にとつて示
したのが617である。レジスタ603の出力
は、ADD1〜ADD4に対しては出力バツフア61
6へおよびADD8に対しては出力バツフア616
aへ低信号または高信号で制御される4ビツト経
路を通り、並列に接続される。バツフア616お
よび616aは第21a図〜第21b図に詳細に
示されている。 低および高に応答してレジスタ603から並列
出力の転送を制御するゲート615はマスクレベ
ルプログラム可能ゲートであることが望ましく、
そしてこのゲートは、このチツプがここに記載さ
れた学習機械に用いられる時、プログラムされな
いことが望ましい。むしろ、レジスタ603内の
データがプログラム可能ゲート614を通りバツ
フア616aおよびピンADD8に順次に伝送され
る。高信号に応答してADD1〜ADD8に出力され
るビツトは、順次シフトが通常低信号と高信号の
間で達成されるであろうから、レジスタ603内
の第4ビツト〜第7ビツトよりはむしろ第3ビツ
ト第6ビツトから駆動される。 アドレスレジスタ604は617で示された1
4のビツトラツチから構成される。線路A0〜A13
上のアドレスレジスタ604内のアドレスは第2
1a図〜第21b図に示されたROM Xおよび
Yアドレスバツフアに通している。レジスタ60
4は4つの部分601a〜601dに分けられ
る。601d部分は0信号に応答してADD1
ADD8から4ビツトをロードし、601c部分は
LA1信号に応答してADD1〜ADD8から4ビツト
をロードし、そして601b部分は2信号に応
答して同様に動作する。部分601aは長さが2
ビツトであり、そして2信号に応答してADD1
およびADD2ビツトをロードする。チツプセレク
トレジスタ605は618に示された形の4つの
B形ビツトラツチで構成される。低次ビツトCS0
およびCS1はLA3信号に応答してADD4および
ADD8からロードされ、一方高次ビツトCS2およ
びCS34信号に関しADD1およびADD2からロ
ードされる。04信号はカウンタ606に
より発生される。カウンタ606は4つのAビツ
トラツチ617から成る4ビツトレジスタ619
を有する。4ビツトカウンタ619の出力は1
4信号を復号するためにPLA620に印加
される。0信号はNANDゲート621により
発生される。0信号はTB信号のすぐ後に復号
されるLA信号に応答して起こる。ゲート621
はラツチ622からLA信号に論理1を期待し、
そしてLTBD(ラツチされた転送ビツト遅延)信
号に論理1を期待する。復号器607はTB、
LAおよびRB制御信号を復号するために、ピンI0
およびI1に印加されたI0およびI1信号を復号する。
I0およびI1ピンの信号は表9に示されている。ラ
ツチ回路622は、前に受けた命令がLA指令で
あつたか、TB指令であつたかまたはRB指令で
あつたかを示すために、LA,RBおよびTBに応
答する。 引続くLA指令をカウントする他に、引続く
TB指令をカウントするために、カウンタ609
およびPLA620が用いられる。このことが実
行される。それは、この実施例において、各TB
指令はピンADD8上のレジスタ603から合成器
チツプ10に1ビツトを転送し、そして出力レジ
スタ603は8つの引続くTB指令毎に1回ロー
ドされるからである。このように、PLA620
はまたROM配列アドレス指定順序を開始するた
めにTB8指令を生ずる。カウンタ619および
PLA620のタイミング順序が表10に示されて
いる。もちろん、14信号は引続くLA指
令に応答して発生するだけであるが、一方TB8
号は引続くTB指令に応答して発生するだけであ
る。 1加算回路608は、TB指令またはRB指令
に応答して、プログラムカウンタ604の中の数
を大きくする。2つの引続くバイトはRBサイク
ルの間新しいアドレスとして用いられるから、カ
ードアドレスと1だけ増大された現在のアドレス
はこれらの2つのバイトを生ずるのに用いられな
ければならない。1加算回路608の出力は、セ
レクタ609を通り、増大の結果を伝達するため
にカウンタ604の入力に印加される。セレクタ
609は、配列体600からの信号BRにより制
御される時、出力レジスタ603のビツトをRB
サイクルの間プログラムカウンタ604に伝送す
ることを許す。1加算回路608はまたチツプセ
レクトカウンタ605にカウントを通して結合さ
れ、プログラムカウンタ604に記憶されている
14ビツトの外側で桁上がりが起こる時にはいつで
も、そこに記憶されている数を大きくする。チツ
プセレクトカウンタ605の出力は、プログラム
可能ゲート610を通して、ゲート611に印加
される。CSピン上の信号はまたゲート611に
印加することができる。またはCS3の内容と比較
することができる。このように、ゲート611
は、(1)CS信号の状態、(2)カウンタ605内の特
定のカウント、(3)チツプセレクトの状態とCS3
状態の比較、(4)これらの組合わせ、のいずれかを
検査できる。ゲート611出力は、622で示さ
れているC形の2ビツトラツチを通り印加され
る。タイミング配列体600は、RBおよびTB
順序の間、ROM順序のタイミングを制御する。
配列体600はPLA部600aおよび600b、
カウンタ623および624を有している。カウ
ンタ623は617で示された2つのA形ビツト
ラツチから成る2ビツトカウンタである。カウン
タ63はROM呼出しが特定の命令を実行するの
に要求される回数をカウントする。例えば、TB
指令は1ROM呼出しを必要とし、一方RB指令は
3ROM呼出しを必要とする。617で示された
形の4つの「A」形ビツトラツチから成るカウン
タ624は、ROM配列体601を呼出すのに用
いられるいろいろな制御信号を発生するために、
ROMタイミング順序を通してカウントする。
TB指令に対するタイミング順序は表11に示され
ている。RB指令に対する同様なタイミング順序
が表12に示されている。PLA600aおよび6
00bにより発生するいろいろな信号を簡単に記
述しよう。BR信号は出力レジスタ603からプ
ログラムカウンタ604への2つの順次ビツトの
転送を制御する。TF信号はセンスアンプラツチ
602(第21a図〜第21b図)から線路SA0
〜SA7の出力レジスタ603への8ビツトの転送
を制御する。INCはプログラムカウンタの順次増
大を制御し、発生した各INC信号に対し2ビツト
である。PCはROM配列体に対する予め充電信号
であり、そして通常約10マイクロ秒の間存在す
る。DC信号はROM601配列体を放電し、そし
て各DC信号に対し約10マイクロ秒間続くことが
望ましい。この特定のROM配列体は放電するの
に約70マイクロ秒かかり、したがつて、7つの
DC信号が各アドレス指定順序の間に生ずること
が望ましい。SAMはROMからセンスアンプラツ
チ602に出力されるデータをゲートし、一方
SADはプログラムカウンタからROMアドレスバ
ツフア625(第21a図〜第21b図)へのア
ドレスをゲートすることによりアドレス線路をサ
ツトする。 本発明は特定の実施例に基づいて記載されたけ
れども、この記載は限定的な意味に解釈すべきで
はない。記載された実施例のいろいろな変更は当
業者には明らかであろう。したがつて、このよう
な変更実施例は本発明の特許請求の範囲に入るも
のと考えるべきである。
【表】
【表】
【表】
【表】
【表】 学習機械は綴字モードにおけるように残りの9
語を継続する。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】
【表】 8 1
【表】
【表】
【表】 以上の説明から明らかなように本発明には次の
ような作用効果がある。 デジタル音声データを、有声音声用の第1形式
フレームと、これより少ないビツト数の音声フイ
ルター・パラメータを含む無声音声の第2形式フ
レームとに区別し、それらのデータを記憶し伝達
することによつて少ないデータ量で、品質の劣化
のない音声合成を行うことが出来る。
【図面の簡単な説明】
第1図はこの発明によるデジタル音声データ伝
達方法及びこれを利用した音声合成装置を適用し
た話す学習機械の正面図、第2図は表示のセグメ
ントの詳細図、第3図は学習機械をつくり上げる
のに望ましい主要部品のブロツク線図、第4a図
および第4b図はスピーチ合成器チツプの(横に
並べられた)複合ブロツク線図、第5図は合成器
に用いられることが望ましいいろいろなタイミン
グ信号のタイミング図、第6図は合成器により要
求されるデータ率を小さくするのに用いられるこ
とが望ましいデータ圧縮の概略図、第7a図およ
び第7b図は合成器のタイミング回路の複合論理
図、第8a図、第8b図および第8c図は合成器
のROM/制御器インタエイス論理の複合論理
図、第9a図および第9b図はインタポレータ論
理の複合論理図、第10a図および第10b図は
配列体マルチプライヤの複合論理図、第11a図
および第11b図はスピーチ合成器の格子フイル
タおよび励発発生器の複合論理図、第12a図お
よび第12b図はパラメータRAMの概略図、第
13a図および第13b図はパラメータROMの
概略図、第14a図および第14b図はチヤープ
ROMの複合図、第15a図および第15b図は
制御器として用いられうるマイクロプロセツサの
複合ブロツク図、第16a図および第16b図は
マイクロプロセツサのセグメント復合器の複合論
理図、第17図はマイクロプロセツサのデジツト
出力バツフア図およびデジツトレジスタ図、第1
8図はマイクロプロセツサのKBセレクタ回路
図、第19図はROM12a,12b,13aま
たは13bのブロツク線図、第20a図〜第20
e図はROM12a,12b,13aまたは13
bに対する制御論理の複合論理図、第21a図は
XおよびYアドレス復合器およびメモリセルの配
列体の複合論理図、第22図は本明細書に記載さ
れた、金属マスクまたは金属パターンを示し、約
50倍に拡大された、合成器チツプの平面図を示
す。

Claims (1)

  1. 【特許請求の範囲】 1 生成される合成音声の質を犠牲にすることな
    く格納されたデジタル音声データの圧縮がおこな
    われる、デジタル音声データの記憶と、当該デジ
    タル音声データの音声合成回路への伝達を行う音
    声合成装置であつて、 (a) 複数フレームのデジタル音声データを記憶す
    る記憶手段を有し、前記フレームは有声音を表
    す第1フレーム形式と無声音を表す第2フレー
    ム形式とを含み、当該第1及び第2フレーム形
    式はそれぞれ音声エネルギー係数を表現する第
    1ビツト数と音声ピツチ係数を表現する第2ビ
    ツト数を含み、前記第1及び第2フレーム形式
    それぞれの前記第1ビツト数と第2ビツト数は
    各々同じビツト数であり、さらに前記第1フレ
    ーム形式は第1の複数の音声パラメータで定義
    され、当該第1の複数の音声パラメータは各々
    一群のビツトで表現され、前記第2フレーム形
    式は前記第1フレーム形式に含まれる第1の複
    数の音声パラメータよりも少ない数の第2の複
    数の音声パラメータで定義され、当該第2の複
    数の音声パラメータは各々一群のビツト数で表
    現され、かつ前記第1の複数の音声パラメータ
    に含まれる音声パラメータのビツトの群を構成
    する同じビツト数に対応し、前記第2フレーム
    形式の音声ピツチ係数の前記第2ビツト数は所
    定の零の値に等しく構成され、 (b) 前記記憶手段内の記憶位置に対応するアドレ
    ス情報を用いて、当該記憶手段をアドレスする
    手段と、 (c) 前記音声合成回路の発生する制御信号に応答
    して前記メモリの前記アドレスに記憶されたデ
    ジタル音声データを前記音声合成回路に伝達す
    る制御手段と、 を有する音声合成装置。 2 合成される音声の質を犠牲にしないでデジタ
    ル音声データのデータ圧縮を行う複数フレームの
    デジタル音声データを音声合成回路へ伝達するデ
    ジタル音声データ伝達方法であつて、 (a) 有音声を表す第1の複数のデータビツトで定
    義される第1フレーム形式を前記音声合成回路
    に伝達し、当該第1の複数のデータビツトは音
    声エネルギー係数を表わす第1ビツト数と音声
    ピツチ係数を表す第2ビツト数と第1の複数の
    音声パラメータを表す第3ビツト数とを含み、 (b) 無声音を表す第2の複数のデータビツトで規
    定される第2フレーム形式を前記音声合成回路
    に伝達し、当該第2の複数のデータビツトは前
    記第1のフレーム形式の第1の複数のデータビ
    ツトに比較して数が少なく、当該第2の複数の
    データビツトは音声エネルギー係数を表す前記
    第1のビツト数と音声ピツチ係数を表す前記第
    2のビツト数と第2の複数の音声パラメータを
    表す第4ビツト数とを含み、 かつ、前記第1及び第2フレーム形式の構成
    は同じビツト数での各々前記第1ビツト数と第
    2ビツト数で規定され、 (c) 前記第1フレーム形式に含まれる前記第1の
    複数の音声パラメータの各々を前記第3ビツト
    数にのぼる個々の群のビツトで表示し、 (d) 前記第2フレーム形式に含まれる前記第2の
    複数の音声パラメータを前記第4ビツト数にの
    ぼる各々のビツト群で表示し、当該第4ビツト
    数は前記第3ビツト数よりも少なく、かつ前記
    第2の複数の音声パラメータは前記第1の複数
    の音声パラメータよりも数が少なく、当該第2
    の複数の音声パラメータの各々はそれぞれ前記
    第1の複数の音声パラメータに含まれる音声パ
    ラメータのビツトの群を構成する同じビツト数
    で対応し、 (e) 前記第2フレーム形式の音声ピツチ係数を表
    示する前記第2ビツト数に予め選定された零の
    量に等価な値を割当る、 過程を含むデジタル音声データ伝達方法。
JP2787780A 1978-04-28 1980-03-05 Electronic language converter Granted JPS5632197A (en)

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