JPH033240B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はデイジタル音声合成装置およびその
構成部品として含まれかつ集積回路デバイスの形
に実行され得る回路に関するとともに、装置の音
声合成フイルタを励振する新しい方法に関するも
のである。特に、この発明は音声合成装置の下記
の面に関するものである： 音声合成回路において有効なデータ・レートを
増加するために用いられる補間回路； 音声合成回路におけるデータ・フレーム・レー
ト制御装置； 音声合成回路用に適したデイジタル／アナログ
変換回路； 音声合成フイルタ励振用の方法および装置； 別の励振源による音声合成回路内の線形予測フ
イルタの励振；および 音声合成回路用のデータ入力法；および 相補形MIS技術で実行される低圧音声合成回
路。 人の声をデイジタル化するいくつかの方法が先
行技術で知られている。例えばパルス符号変調、
差動パルス符号変調、適応予測符号化、デルタ変
調、チヤンネル・ボコーダ（vocoder）セプスト
ラム・ボコーダ、フオルマント・ボコーダ、ボイ
ース励振ボコーダ、および音声デイジタル化の線
形予測符号化法が知られている。これらの方法は
1973年10月発行のIEEEスペクトラムの第28頁〜
第34頁の「ボイス信号；ビツト・バイ・ビツト」
に簡潔に説明されている。 ある応用および特にデイジタル化音声を記憶装
置に記憶すべき応用では、大部分の研究者たちは
線形予測符号化法がむしろ低いデータ・レートを
用いてきわめて高い品質の音声を作るのでその方
法を使用する傾向がある。集積回路法で実行し得
る線形予測符号化装置の使用のすぐれた一例は、
1978年４月28日に出願されかつ本発明の譲受人に
譲り渡された米国特許出願第901393号に見られ
る。前述の米国特許出願に記載された音声合成装
置は、デイジタル・フイルタを制御するのに用い
られるピツチ・エネルギ、およびある線形予測係
数のデイジタル表示から成るデータのフレームを
利用している。前述の米国特許出願に記載された
装置は、一定速度のデータ・フレーム記入を用い
て、毎秒1200ビツトという低いビツト・レートで
高品質の合成人間音声を作ることができる。人の
声のもつと正確な表示はフレーム・レートを米国
特許出願第901393号に記載されているレベルより
も十分高いレベルまで増加することによつて得ら
れるが、与えられた量の人の声を合成するために
は記憶装置に記憶しなければならないビツト数が
それに応じて増加される。さらに、人の声のある
面は全く重複しており、前述の米国特許出願に記
載されたよりもずつと低いデータ・レートを用い
て正確に合成することができる。前述の問題の理
想の解決には、人の声のそのような複合周期中に
速やかに変化し、かつ重複周期中にゆつくり変化
し、それによつて所要のビツト記憶を最小にする
データのフレームから人の声を合成し得る音声合
成装置が要求される。 音声合成回路において可変フレーム・レート・
データを利用しようとする際に出会う問題は、補
間計算がデータ・レート能力を高めるためにデー
タのフレーム間で用いられる時に生じる。データ
の各フレーム間で８回の補間計算が行われる米国
特許出願第901393号記載のような固定補間装置
は、固定フレーム・レート装置に適しているが、
可変フレーム・レート装置ははるかに複雑な補間
回路を要求する。特に、音声データがゆつくり変
化する間、人声波形の一段と正確な描写はフレー
ム間の補間ステツプ数を増加することによつて達
成される。逆に、人の声が急速に変化する間、人
の声を正確に合成するためにはデータのフレーム
間の補間を少なくしたり皆無にすることが要求さ
れる。すなわち、前述の問題を解決するには、音
声合成回路は音声データの連続フレーム間で行わ
れる補間計算の数を変えることができなければな
らない。さらに、人声合成のある面において、デ
ータのフレーム間の補間は線形に補間されるなら
ば一段と正確に人の声を描くことができ、または
他の環境では非線形補間がより大きな精度を与え
得ることが発見された。 本発明の一態様により、音声合成装置は人の声
を表すデイジタル信号を作る符号化反射係数を用
いる線形予測フイルタによつて作られている。線
形予測フイルタ内の可変補間回路によつて、可変
数の補間ステツプが反射係数の連続値の間で算出
される。さらに、ユーザのプログラム可能オプシ
ヨンによつて、ユーザは線形、非線形、または組
合せ形の補間を選択することができる。 前述のとおり、音声合成は増加されるデータ・
レートで行われた場合、標準として、与えられた
量の人の声を合成するために記憶装置に記憶すべ
きビツト数の相当する増加を要求するであろう。
比較的高いデータ・レートで音声合成の能力を保
ちながら、記憶装置の所要ビツト記憶を減少させ
ることは、1977年の音響、音声および信号処理に
関するIEEE会議で提出され、かつその記録の中
で発表された２つの文書の論題である。１つの解
決試案はE.Blackman.R.ViswanathanおよびJ.
Makhoulによる「狭帯域LPC音声の可変／固定
レート変換」において提出された。前述の解決
は、３つの別々な可変レートでピツチ、ゲイン、
および反射係数の送信を要求するとともに、別の
送信基準ならびに送信を区別する３ビツト・ヘツ
ド符号を要求した。さらにその装置では、送信を
固定レート信号にどすために送受信バツフアが要
求された。第２の解決試案はR.Viswanthan，J.
MahoulおよびR.Wicksによる「可変レートLPC
装置に対する音声の機能／知覚モデルの適用」と
題する報告書で文書化された。この第２の解決に
は、固定フレーム・レートのピツチおよびゲイン
情報の送信が伴い、かつ反射係数送信用の可変フ
レーム・レートが利用された。本発明の他の態様
により、集積回路デバイスで実行し得るととも
に、データのフレームを人の声を表すアナログ信
号に変え得る音声合成装置が構成される。データ
のフレームは、ピツチ、エネルギおよびあるフイ
ルタ係数の各値を表わすデイジタルから成る。制
御回路は、データの各フレーム間の補間ステツプ
数を変えることによつてデータの新しいフレーム
が音声合成により利用される割合を決定する。こ
の方法により、変化する割合で用いられるデータ
のフレームから最低と思われるデータ・レート
で、音声合成装置は人の声を正確に合成すること
ができ、それによつて音声合成装置に含まれる記
憶装置のビツト記憶要求が最小になる。 集積回路の音声合成回路で直面する別の問題
は、人の声を表すアナログ信号を作るだけの精度
を持つアナログ信号にデイジタル信号を変えるこ
とである。音声信号のある大きな値がクリツプさ
れたり切り捨てられる間、音声波形の小さな値の
正確な描写が人の声を正確に合成するために必要
である。米国特許出願第901393号記載のような標
準のデイジタル／アナログ変換法は高圧PMOS
の実行には適しているが、CMOS回路のような
低圧用には十分な精度と解決を与えない。
CMOSのような低圧応用は、標準のデイジタ
ル／アナログ変換回路を実行するために必要な大
きな電圧スイングを禁じる。 本発明はより低い電圧レベルで操作しながら、
デイジタル・データを人の声を表すアナログ信号
に正確に変え得るデイジタル／アナログ変換器を
提供することによつて、この後者の問題を解決し
ている。一般にデイジタル信号の大きさに関係が
あるパルスを作るために、デイジタルでプログラ
ム可能なシフト・レジスタが利用される。プログ
ラム可能な遅延回路は、データの最下位のデイジ
タル・ビツトを、制御可能なシフト・レジスタに
より作られる最小パルス幅よりも持続時間の短い
パルス幅情報に変えることによつて、より良い解
決を与える。シフト・レジスタおよび遅延回路に
よつて作られるパルス幅情報は、拡声器すなわち
ボイス・コイルを駆動するために、２個の交差接
続トランジスタのベースに加えられる。 線形予測符号化装置は、有声音および無声音励
振信号によつて励振される線形予測フイルタを用
いる。普通、有声音励振信号は、チヤープ機能の
ような周期源によつて作られる。他の線形予測符
号化合成装置では、無声音励振は普通、白色雑
音、すなわち擬似ランダム・デイジタル信号とし
て特徴づけられる。このような装置を集積回路で
実行した場合、普通、無声音励振信号として固定
デイジタル値が作られ、また固定デイジタル値と
共に用いるべき符号ビツトの擬似ランダム発生に
より白色雑音入力がシミユレートされる。このよ
うな装置は白色雑音に相当する信号をデイジタル
回路に作るのに適しているが、無声音励振用に選
択された固定デイジタル値と有声音励振に用いら
れた変化する周期的励振との間の振幅の相違は、
不平衡な有声音／無声音励振信号を生じる。 本発明による更に他の音声合成装置は、その中
で無声音励振信号が有声音励振信号と平衡するよ
うに正確に比例される。この方法により、オペレ
ータは無声音励振信号の正確なレベルを選択する
ことができる。この目的で、音声合成装置は人の
声を表すデイジタル信号を作るために、有声音お
よび無声音励振と共に線形予測フイルタを用い
る。有声音励振は、記憶装置に記憶される反復チ
ヤープ機能によつて与えられる。無声音励振は、
プログラム可能記憶装置に記憶されかつランダム
にアドレス指定される符号の反対な２個の励振信
号から成る。有声音励振信号のプログラム可能な
記憶により、有声音励振と無声音励振との間のゲ
イン比例は容易に達成される。 米国特許出願第901393号記載のような音声合成
装置は普通、固定回路から作られたり、音声合成
回路内の持久記憶装置に記憶された励振信号を利
用する。この方法は普通の話し手の声の合成には
受け入れられるが、別の話し手の声すなわち音響
効果などを与えるのに必要な励振値の範囲は、一
般に、予想される値の範囲が広いので音声合成回
路内に記憶されない。励振信号がボコーダ作動の
分析段階で作られる残留信号であるボコーダ応用
における音声合成回路の使用は、技術的に知られ
ている。しかし、このようなボコーダ合成器は一
般に、記録済データから音声を合成することがで
きない。 本発明は、音声合成回路内で事前記録されて記
憶されたり、装置のオペレータにより自発的に作
られる励振信号から合成音声を作り得る音声合成
装置を提供することによつて、この後者の問題を
解決している。この目的で、音声合成回路内で事
前記録されて記憶されたり、音声分析中に作られ
る残留励振信号であつたりする励振信号から人の
声を合成し得る音声合成回路が備えられる。本発
明により、集積回路デバイスで実行し得るととも
に、データのフレームを人の声を表わすアナログ
信号に変えることができる音声合成装置が作られ
る。データのフレームは、持久記憶装置に記憶さ
れるピツチ、エネルギおよびあるフイルタ係数の
値を表すデイジタル表示から成る。フイルタ係数
は、持久記憶装置に記憶される有声音および無声
音励振によつて励振される線形予測フイルタを制
御するのに用いられる。励振信号を線形予測フイ
ルタに結合する制御回路により、オペレータは計
算済の記憶された励振信号ではなく外部励振信号
を選択することができる。すなわち、合成器はボ
コーダ応用に使用され、この場合分析回路から送
られる残留励振信号が励振信号として使用され
る。 米国特許出願第901393号の音声合成装置は、音
声合成装置に共通な符号化入力パラメータ方式を
用いるが、この場合符号値は音声合成装置によつ
て要求されるデータ入力レートを最小にするため
に用いられる。このような符号パラメータは人の
声を合成するのに必要なパラメータの値を正確に
描写することはできるが、ある音声パラメータ発
生のアルゴリズムは必要なフイルタ、ピツチ、お
よびエネルギのパラメータを非符号化形式で与え
る。非符号化パラメータを用いる間、人の声を正
確に合成するにはビツト・レートの増加が要求さ
れるが、符合化方法はフイイルタ・パラメータが
直接算出される不必要なステツプを装置に加える
ことがある。人の声を作るために符号化および非
符号化の両パラメータを用い得る音声合成装置
は、符号号化パラメータが非符号化パラメータよ
り少ないビツトで常時構成されるので、いろいろ
な長さの入力パラメータを受け入れなければなら
ない。 したがつて本発明は、直接ロードされたり符号
化形式でロードされる入力パラメータから人の声
を正確に合成し得る音声合成装置を提供する。 本音声合成装置は、変化する長さのパラメータ
から成るデータのフレームから人の声を合成し得
るとともに、集積回路デバイスで実行することが
できる。本装置はデータのフレームと人の声を表
すアナログ信号に変えることができ、この場合デ
ータ・フレームはピツチ・エネルギおよびあるフ
イルタ係数の値を表すデイジタル表示から成る。
ピツチ、エネルギおよびフイルタ係数の２進表示
は、あらかじめ配列された符号化値として入力さ
れたり、データ入力レジスタに直接ロードされ
る。音声合成装置内にある制御回路は、入力され
ているパラメータが符号化形成であるか非符化形
式であるかを示す制御信号を検出するとともに、
音声合成装置内に符号解読回路を与える。音声合
成装置内のすべての計算はしたがつて、非符号化
入力パラメータに基づいて行われる。 集積音声合成装置の開発が続くにつれて、低圧
用の必要性が増加する。小形電池を電源とする技
術的に知られているこのような低圧応用には、２
つの固有の問題がある。まず、電子学習補助装
置、翻訳器、または計算器のような実施例では、
このような装置に必要な電流源は電池の寿命を短
くするであろう。次に、低圧音声合成装置は人の
声を正確にシユレートするのが困難である一方、
低圧スイングに押えられる。米国特許出願第
901393号記載の回路のような集積回路音声合成装
置に用いられる普通のデイジタル／アナログ変換
装置は、相補形MIS技術のような低圧用に利用す
べき十分な精度と解決に欠ける。前述の問題の理
想の解決には、電池の寿命を短くする電流の流れ
を減少させるだけの低圧レベルでデータのフレー
ムから人の声を合成し得る音声合成装置、および
低圧レベルで複合波形の正確な表示を作り得るデ
イジタル／アナログ変換器が要求される。 本発明は、低圧レベルで人の声を正確に合成し
得る音声合成装置をも提供する。この目的で、音
声合成装置は、線形予測フイルタを持つ低圧音声
合成装置を提供するために、低圧レベルで複合波
形を正確にモデル化し得るデイジタル／アナログ
変換器を含む。線形予測フイルタは、人の声を表
すデイジタル信号を作る反射係数を利用する。集
積回路制御器は、記憶回路に記憶されたデイジタ
ル化音声データの呼出しを制御する。合成および
制御回路は、低圧作動を与えるMIS技術で実行さ
れる。パルス幅変調されたデイジタル／アナログ
変換器は、デイジタル信号を低圧作動でアナログ
信号に正確に変換させる。 本発明の新しい特徴は特許請求の範囲に記載さ
れている。しかし本発明自体、および好適な使用
のモード、本発明の別な目的と利点は、付図と共
に読むとき説明のための実施例の以下の詳細な説
明に関して最も良く理解されると思う。 第１ａ図を見ると、本発明の音声合成装置を収
納する適当な構造として役立つ電子学習補助装置
が示さている。第１ｂ図はかかる学習補助装置を
構成する主要構成部品の一般化されたブロツク図
を示す。けん盤１６は、米国特許第4074055号で
発表された形のような標準マトリツクスけん盤で
あることができる。電子学習補助装置、電子言語
翻訳装置その他の応用の所望作動モードを実行す
るのに必要な各種アルゴリズムは、技術的に周知
の方法でマイクロプロセツサにプログラムされ
る。かかるアルゴリズムの一例は、1978年４月28
日出願の米国特許出願第901393号に見られる。 データROM１２は、前述の米国特許出願第
901393号に記載されているような標準の持久読出
専用記憶装置である。合成器１０を制御するのに
利用される符号化されたり符号化されないフイル
タ・パラメータはその中に記憶される。合成器１
０は、1978年５月12日出願の米国特許出願第
905328号に記載されているような線形予測フイル
タ形合成器であるが、ここに含まれる合成器回路
は質の良い音声、低いデータ・レート、および小
形の回路となるように改良されている。合成器１
０はマイクロプロセツサ１４によつて制御され、
ROM１２に記憶される一定のフイルタ・パラメ
ータを用いて拡声器１８で合成音声を発生する。
合成器１０はマイクロプロセツサ１４によつて制
御されるように図示されているが、任意のデイジ
タル制御機構によつて合成器１０を制御できるこ
とを当業者は理解すると思われる。合成器１０が
CMOSのような相補形MISで実行されるここに
発表された一つの実施例では、マイクロプロセツ
サ１４もCMOSで実行されることが望ましく、
こうすれば両装置とも電池のような１個の低電圧
源で作動することができる。合成器１０に利用さ
れる線形予測フイルタは、1978年５月12日出願の
米国特許出願第905328号に記載されているフイル
タに似た１個の乗算器、格子形フイルタである。
これによつて米国特許出願第905328号は参考とし
て含まれる。読者はこの複合回路の基本動作に慣
熟するため、前述の米国特許出願を含むことを促
される。 第２ａ図および第２ｂ図を見ると、合成器１０
の詳細なブロツク図が示されている。第２ａ図お
よび第２ｂ図のブロツクの大部分は以後の図にお
いてさらに詳しく示されている。 符号化または非符号化フイルタ係数を含む音声
データは、入力レジスタ２２のデータ・インのパ
ツドでROM１２から合成器１０によつて受信さ
れる。入力レジスタ２２は、音声データを直列に
受けてフレーム制御器PLA３０にデータを並列
に出力する10ビツト・レジスタ・ラツチである。 入／出力パツド１，２，４および８はマイクロ
プロセツサから制御データを受けて、その制御デ
ータを命令解読器２０に入力する。入／出力パツ
ド１，２，４および８は両指向性ラインであり、
したがつてマイクロプロセツサ１４は制御機構が
かかるデータの調査に利用される代替実施例のよ
うに入力レジタ２２からの音声データを呼び出す
ことができる。命令解読器２０は、マイクロプロ
セツサ１４が合成器１０に入力する命令を解読す
るのに用いられる。また命令解読器２０は、スピ
ーク・ラツチ２４およびパラメータ・ロード制御
器２６をもセツトする。スピーク・ラツチ２４
は、合成音声が作られていることを示すために合
成器１０を通して利用される論理信号を作る。パ
ラメータ・ロード制御器２６は入力レジスタ２２
にデータをロードするのを制御するために用いら
れる。パラメーター・ロード制御器２６の命令制
御に加えて、状態ラツチ２８も、あとで詳く説明
される入力データのある特殊状態を検出すること
によつて入力レジスタ２２へのデータの入力を制
御することができる。 フレーム制御器PLA（Frogrammable
logicarray）３０は、状態ラツチ２８において特
殊状態ラツチを順次セツトする入力データの前記
特殊状態を解読するのに用いられる。またフレー
ム制御器PLA３０は、データの各フレーム間に
どれだけ補間ステツプが行われるかを制御する入
力データの特殊状態をも解読し、それによつて合
成器１０はデータが加えられる割合を変えること
ができる。隣接フレーム間で算出される補間ステ
ツプ数を制御する信号を作るために補間カウンタ
３４が利用される。 符号RAM３２は、データの全フレームを記憶
するのに用いられる12×10ビツトのRAMであ
る。データの全フレームにはピツチ・パラメー
タ、エネルギ・パラメータおよび10個のフイル
タ・パラメータが含まれるであろう。非符号化パ
ラメータの最大長さは10ビツトであり、12個のパ
ラメータが各フレームで常時要求される。 一つの作動モードでは、合成器１０は非符号化
パラメータから合成音声を作る。これらのパラメ
ータは、符号RAM３２から、線形予測フイルタ
に直列に読み出されるべきROM／RAMロード
並／を直列変換器３８に転送される。代替の作動
モードでは、符号化パラメータはアドレスPLA
３６によつて利用され、パラメータROM４０に
記憶される適当な非符号化パラメータ用のアドレ
スを作る。ROM４０からの非符号化パラメータ
は変換器３８に入力され、次に線形予測フイルタ
に直列に読み出される。 変換器３８から出力されたパラメータは、アレ
イ乗算／補間器５０に結合される。アレイ乗算／
補間器５０は、補間ステツプを行う付加能力を持
つ米国特許出願第905328号のアレイ乗算器に似た
働きをする。アレイ乗算／補間器５０は、フイル
タ機能を果たすのに必要な加減算を行うのに用い
られるフイルタ加算器５４に結合される。加算器
５４の出力はＢスタツクPPCレジスタおよびＹ
ラツチ・レジスタ５６に結合されるとともに、マ
ルチプレクサ５８に結合される。レジスタ５６
は、フイルタ計算を行うのに必要な中間の値を一
時記憶するとともに、ピツチ周期カウント
（PPC）を記憶する記憶装置として働く。またレ
ジスタ５６はＤ／Ａ変換器６４を適当な出力値で
駆動する働きをもする。Ｄ／Ａ変換器６４は、フ
イルタの出力を拡声器１８を駆動するアナログ信
号に変える。マルチプレクサ５８は、加算器５４
または多目的シフト・レジスタ６６から、記録論
理５２を通して乗算／補間器５０に情報を逆結合
する働きをする。シフト・レジスタ６６は、
ROM７８から励振データまたは倍率データを、
マルチプレクサ５８および記録論理５２を通して
乗算／補間器５０に結合するのに用いられる。倍
率データは、乗算／補間器５０によつて補間を行
うために用いられる。さらにシフト・レジスタ６
６は、ROM７８の励振データをアドレス指定す
るのに用いられるピツチ周期カウンタ（PPC）
情報を結合する。ピツチ周期カウンタ情報はマル
チプレツクス７０を通してアドレス・レジスタ７
２に結合され、ここでそれはROM７８の励振デ
ータをアドレス指定するのに用いられる。無声音
アドレ発生器７６は、音声の無声音周期中に、
ROM７８に記憶されている２個の励振値の中の
１個をランダムにアドレス指定するのに用いられ
る。 本発明の１つの代替実施例において、３状態バ
ツフア６８はシフト・レジスタ６６の励振入力を
制御するのに用いられる。合成器１０は、例えば
ボコーダ（vocoder）応用において、残留励振式
合成器として用いることができる。このような代
替実施例において、残留励振信号は残留入力ピン
８０に加えられ、３状態バツフア６８は残留制御
ピン８２の制御信号によつて無能にされる。この
代替実施例では、パラメータは変換器３８からで
はなく、外部ソースから乗算／補間器５０に入力
される。 合成器１０はプリチヤージド条件付きデイスチ
ヤージ形論理を用いて実行されることが望まし
い。すなわち４個のクロツク信号φ１〜φ４は、
このようなプリチヤージド条件付きデイスチヤー
ジ論理に用いるのに適している。２つの主・クロ
ツク・位相（φ１とφ２）および２つのプリチヤ
ージクロツク・位相（φ３とφ４）がある。位相
φ３は位相φ１の最初の半分の間にハイ（high）
となり、そのためにプリチヤージとして役立つ。
１組のクロツクφ１〜φ４はデータの１ビツトを
クロツクするために要求され、すなわち１つの時
間周期に相当する。 おのおの4.5μs程度の周期を持つＴ１〜Ｔ２２
で表わされるタイミング信号が、本装置を通じて
用いられる。4.5μs程度の時間周期を選択するこ
とによつて、データはデイジタル／アナログ変換
器６４に5KHzの周波数応答を与える10KHzの割
合で（すなわち100μsの周期で）合成器１０から
出力される。しかし、所望の周波数応答、使用反
射係数の数、および使用論理の形により、クロツ
クおよびクロツク・位相の周期または周波数が事
実上変えられることは当業者によつて認められる
と思う。 13個のパラメータ・カウント（PC）信号も本
発明の説明のための実施例に使用される。これら
の最初の12個、PC＝０〜PC＝11はエネルギ、ピ
ツチ、およびＫ１〜Ｋ１０反射係数が並／直列変
換器３８で利用し得る時間に相当する。最初の１
２個のパラメータ・カウントはおのおの、Ａおよ
びＢサイクルと呼ばれる２つのサイクルを含む。
各サイクルはＡでもＢでも、Ｔ１８で始まり次の
１８で終る。各パラメータ・カウントの間、並／
直列カウンタ３８にある値は補間の目標値として
用いられるが、既存値は乗算／補間器５０の再循
環部分に記憶されている。Ａサイクルの間は適当
な既存パラメータは乗算／補間器５０の再循環部
分から回収され、Ｂサイクルの間は新しく補間さ
れた値が再挿入される。 13番目のパラメータ・カウントＰ＝12は、12個
のパラメータがすべて2.5msごとに一度補間され
るようなタイミング目的で、かつ可変フレーム・
レートのデータが入力される時間の周期を示すた
めに供給される。 補間について前に説明されたとおり、本発明の
合成器は、入力されるパラメータの各フレーム間
で０〜127回の補間を実行することができる。新
しい補間カウント信信号は、2.5msごとに補間カ
ウンタ３４から得られ、励振／倍率ROM７８に
おいて倍率値をアドレス指定するのに用いられ
る。すなわち補間の周期は、２つの値の間補間ス
テツス数にかかわらず、2.5msで一定に保たれ
る。 新しいパラメータは、50Hzのフレーム・レート
で合成器１０に入力される。乗算／補間器５０に
おいて、ピツチ・データ、エネルギ・データおよ
び反射係数が10ビツトの２進数として用いられる
ことは後で理解されると思う。12個の各パラメー
タが50Hzの割合で10ビツトの２進数によつて更新
される場合は、12×10×50すなわち6000Hzのビツ
ト・レートが生じる。したがつて、ビツト・レー
トを低くするよに、1978年４月28日提出の米国特
許出願第90393号のデータ圧縮方式が利用される。
したがつて、前述の米国特許出願は参考としてこ
こに含められる。前述の米国特許出願の第６図に
おいて、データ・フレームの４つの異なる長さで
表示が絵のように示されている。「有声音フレー
ム」と標示された１つのフレームは49ビツトの長
さを持つが、「無声音フレーム」と表示されたも
う１つのフレームは28ビツトの長さを持つ。「反
復フレーム」は10ビツトの長さに過ぎず、「ゼ
ロ・エネルギ」フレームはわずか４ビツトの長さ
である。1978年４月28日出願の米国特許出願第
901393号の符号化方式に対する１つの代替実施例
では、直接、非符号式の10ビツト２進級が各パラ
メータのためにロードされる。合成器１０の入力
回路はいずれの形式も受け入れることができる。 合成器１０のいろいろな部分は、合成器１０を
実行する論理回路を詳しく示す第３図〜第１４図
について詳しく説明される。第２ａ図および第２
ｂ図に示されたブロツク図のある周知の部分は第
３図〜第１４図には含まれていない。第３図〜第
１４図に関する下記の説明は、回路の多くの点で
利用できる論理信号に関係する。発表された実施
例の合成器１０は、CMOSのような相補形MIS
で実行されている。CMOSデバイスでは、論理
の０はゼロ電圧すなわちVssに相当することを思
い出さなければならない。さらに、前述の図に示
されているＰチヤンネル、デバイスは、論理の０
がそれぞれのゲートに加えられるとき導通する。
また、CMOSデバイスにおける論理の１は正電
圧、すなわち発表された実施例では＋3V（Vdd）
に相当する。したがつて、示されているＮチヤン
ネル・デバイスは、論理の１がそれぞれのゲート
に加えられるとき導通する。論理信号がバーを付
けないで表されるとき信号は「真」論理と解すべ
きであり、すなわち２進の１はVddの存在を表
し、２進の０はVssの存在を表す。バーを付けて
表される論理信号は「偽」論理を表し、前述の関
係は逆になる。クロツク・ゲート内の数字はプリ
チヤージクロツクとしてどのクロツク位相が用い
られるかを示す。ゲート内の文字「Ｓ」はゲート
が静的に作動されていることを示す。 第３図を見ると、入力データ・レジスタ２２の
論理図が示されている。入力データ・レジスタ２
２は10段レジスタであり、その第１段はＡで表示
された細部に示されている。。入力データ・レジ
スタ２２は、最大10ビツトの長さまでの非符号パ
ラメータ、または別の実施例では米国特許出願第
909393号に用いられる形の符号パラメータに合成
器１０を適合させるために、10段の長さになつて
いる。 入力データ・レジスタ２２を制御するためにあ
る信号が用いられる。クリア（CLR）信号はパ
ラメータ・ロード制御器２６によつて作られ、各
音声の間に時間Ｔ２２で入力データ・レジスタを
払うのに用いられる。IO、ROM制御信号は、デ
ータのビツトを入力データ・レジスタ２２にクロ
ツクするのに用いられるIODを作るために遅延さ
れる。ナプシヨンの制御信号HCは、変形ホフマ
ン（Huffman）符号として用いられる。この信
号は、当業者は思い出すと思うが、可変長の符号
であるホフマン符号の受信を制御するために、可
変フレーム・レートの作動中に使用される。 フレーム制御器PLA３０が第３図に示されて
いる。RLA３０はプログラム可能PLAであり、
したがつてゲートなしで示されている。PLA３
０は、入力データに生じるある特殊状態を検出す
るのに用いられる。これらの特殊状態の中には、
中継状態（RPT）、「エネルギが０に等しい」状
態（Ｅ＝０）、「ピツチが０に等しい」状態（Ｐ＝
０）、及び「フアイル終了」すなわち「エネルギ
が15が等しい」状態（Ｅ＝15）を含む、各フレー
ムの長さに影響する状態がある。 さらに、PLA３０の下半分は前述のホフマン
符号または標準の２進符号をも解読するが、どち
らの符号も可変フレーム・レートの作動中に用い
られる。解読されたフレーム・レート・データ
は、補間カウンタ３４を制御するのに順次使用さ
れる信号ICP６〜ICP０をを作るのに用いられる。
入力データ・レジスタ２２にあるパラメータは、
PLA３０を通してパラメータRAM３２にも送ら
れる。これらの信号はDI０〜DI９として図示さ
れている。 補間カウンタ３４は第４図に詳しく示されてい
る。可変レートの音声合合成におけるこれまでの
試みは、各フレーム間の時間の長さを変える題、
およびその場合の補間の問題により困難な面があ
つた。補間カウンタ３４は、各フレーム間の補間
ステツプ数を制御するために可変フレーム長のデ
ータを利用することができる。すなわち、音声が
高速で変化する間、データ・フレーム間に補間が
ほとんどまたは全く生じない。しかし、音声が低
速で変化する間は、最大127回の補間が生じるこ
とがある。 レジスタ３４３は、信号ICP６〜ICP０によつ
て最初にセツトされる７段シフト・レジスタであ
る。レジスタ３４３の第１段は「Ａ」で標示され
た細部に示されている。信号ICP６〜ICP０はレ
ジスタ３４３を最初にある数に、すなわち０〜
127の補間カウントにセツトする。レジスタ３４
３に最初にセツトされた補間カウントは、適当な
遅延の量を作る１組のインバータに送り出され
る。ゲート３４４は、各補間後に補間カウントを
選択に増加させるのに用いられる。新しい補間カ
ウントは次にレジスタ３４３にもどされるが、そ
のゲート３４２は「補間カウントが０に等しい」
（IC＝０）状態を検出するのに用いられる。IC＝
０の状態が検出されると、ゲート３４２はこの条
件をラツチするのに用いられる。IC＝０の条件
は、補間の終りを示しかつ新しいデータを入れる
ために合成器１０を通じて使用される。補間カウ
ントは、励振／スケールROM７８においてアド
レスの一部として用いられるように、補間カウン
タ３４から出力される。 第５図はスピーク・ラツチ２４の詳細な論理図
を示す。スピーク・ラツチ２４は、合成器１０が
音声を発生していることを示す信号をセツトし保
持するのに用いられる４個のラツチ回路から成
る。ゲート２４１は、SPKを入力とするラツチ
を構成する。SPKは、符号化音声パラメータを
用いて音声を作らせる入力指令に応じて命令解読
器２０によつて作られる。命令解読器２０は、別
の作動モードについて前に説明したとおり、非符
号化10ビツト２進パラメータを用いて音声を作ら
せる入力指令に応じてSPKEXTをも作ることが
できる。SPK指令は、ゲート２４１から「スピ
ーク・イネーブル」（SPKE）指令を作るととも
に、SPKLを作るラツチ２４２をセツトするのに
用いられる。SPKEXT指令は、順次ラツチ２４
４をセツトしかつSPKEXTLを作るゲート２４
３を含むラツチ２４４をセツトするのであろう。
SPKEXTLまたはSPKLのいずれかの発生は順
次、TALK信号を作るであろう。ゲート２４５
は、パワー・アツプの間またはリセツト信号の後
で、ゲート２４１と２４３を含むラツチをリセツ
トするのに用いられる。スピーク・リセツト
（SPRST）指令は、「フアイル終了」すなわち
「エネルギが15に等い」（Ｅ＝15）符号の受信によ
つてゲート２４６により作られる。さらにゲート
２４７は、合成器１０が音声を発していることを
示す「トーク状態」信号をラツチ・アウトするの
に用いられる。すなわち、スピーク・ラツチ２４
によつて出力された論理信号は、音声の発生を示
すために合成器１０を通じて用いられる。 状態ラツチ２８も第５図に詳しく示されてい
る。いろいろな状態ラツチの機能は、米国特許出
願第901393号に記載されかつここではごく簡単に
説明される機能と同じである。 ラツチ信号LATCH１はデータのフレームの初
めにゲート２８１によつて作られるが、ゲート２
８１の入力はすべてフレーム開始を表わしてい
る。LATCH１信号はスピーク・ラツチ２４にお
いてラツチ２４４または２２２で任意な
SPKEXTLまたはSPKL信号をストローブするで
あろうし、さらにラツチ２８９（「ピツチが０に
等しい」（Ｐ＝０ラツチ）および２９０（「エネル
ギが０に等しい」（Ｅ＝０ラツチ）の出力をラツ
チ２８４および２８５にストローブして古いＥ＝
０ならびに古いＰ＝０を発生させるのであろう。
ラツチ２８４および２８５の内容はＰ＝０信号と
共に用いられてINHIBIT信号を作る。米国特許
出願第901393号の合成器のように、INHIBIT信
号はある条件で補間を抑制するのに用いられる。
有声音の音声から無声音の音声に移る間、または
無声音の音声から有声音の音声に移る間、補間な
しで新しいパラメータを直接入れるのが有利であ
る。また、補間は静止から音声へ移るときに望ま
しくない。 米国特許出願第901393号に詳しく説明されたと
おり、無声音の音声を正確に表すパラメータは小
なくて済むことが判明した。したがつて、ゲート
２８８は、パラメータ・カウントが５（PC５）
になつてから、無声音の音声（古いピツチが０に
等しい）の間「ゼロ・パラメータ」（ZPAR）信
号を作るのに用いられる。またゲート２８８は、
ラツチ２８３によつて作られるTALK信号およ
びTALKD信号を用いて、非スピークの周期中に
すべてのパラメータを０にする。 第６ａ図を見ると、命令解読器２０の詳細な論
理図が示されている。マイクロプロセツサからの
命令は、入／出力ピンＩ／01／、Ｉ／02、および
Ｉ／04で合成器１０に入力される。命令は、プロ
グラム・データ・クロツク（PDC）信号が発生
される都度クロツク・インされる。命令はPLA
２０２によつて解続される。命令の多くは、米国
特許出願第901393号の合成器によつて用いられる
ものと同一である。各命令およびその機能の簡単
な説明が以下に記載される。 「リセツト（RST）命令は、PUC＋RSTを作
るために合成器の「パワー・アツプ・クリア」
（PUC）信号と共にゲート２０１によつて用いら
れるソフトウエア・リセツト命令である。この命
令は次にスピーク・ラツチ２４をリセツトするの
に用いられる。 「リード」（READ）命令は、ROMから１デ
ータ・ビツトを呼出すことを合成器１０に告げる
マイクロプロセツサ１４からの信号である。 「ロード・アドレス」（LA）命令は、実行する
２個ののPDC信号を要求する命令である。第１
のPDCにより、LA命令はラツチ２０３にラツチ
される。ラツチ２０３は指令が解読されないよう
にPLA２０２を無能にする第２のPDCによりゲ
ート２０５が駆動され、命令解読器２０はＩ／信
号をROM１２に出力するようになる。Ｉ／信号
は、アドレスの４ビツトをロードするように
ROM１２に命じる。 「スピーク」（SPK）命令は、合成器１０に符
号化音声パラメータを用いて音声の合成を開始さ
せる。SPK命令は合成器１０を通じて使用され
る 「スピーク・イクスターナル」（SPKEXT）命
令は、ここで説明される別の実施例のように、直
接、非符号化パラメータのローデイングを用いて
合成器１０に音声の合成を開始させる。 「リード・アンド・ブランチ」（Ｒ＋Ｂ）命令
は、間接アドレス指定を与えるために、データを
内部で読み、このデータをそのアドレス・レジス
タにどすROM１２に対する命令である。 「テスト・トーク」（TTALK）命令および
「アウトプツト」命令はいずれも、実行する３個
のPDC信号を要求する。TTALK命令は、ラツ
チ２０６をセツトするとともにゲート２４０によ
りPLA２０２を無能（disable）にする。次の
PDCで、ラツチ２０６の出力はゲート２０８に
よりクロツクされて信号Ｃ２を作る。信号Ｃ２は
Ｉ／08とＩ／09との間のバツフアを制御するのに
用いられ、「トーク・ステータス」（TALKST）
信号をＩ／08で出力させる。すなわち、マイクロ
プロセツサ１４は、合成器１０が話しているかど
うかを決定することができる。次のPDC信号は
Ｃ２信号をしや断して、ラツチ２０６をリセツト
する。OUTPUT命令も実行する３個のPDC信号
を要求する。ラツチ２０７とゲート２０９は、ラ
ツチ２０６とゲート２０８を同様に相互作用す
る。しかしOUTPUT命令の場合には、Ｉ／Ｏパ
ツドのすべてに対してバツフアをを駆動するＣ１
信号が作られる。このように、マイクロプロセツ
サ１４は合成器１０によりROM１２にあるデー
タを呼び出すことができる。 Ｉ／Ｏパツド用のバツフアの詳細図は第６ｂ図
にも示されている。 パラメータ・ロード制御器２６が第７図に示さ
れている。パラメータ・ロード制御器２６は、
ROM１２に対するＩ０信号を作る。命令解読器
２０によつて作られるＩ０信号およびＩ１は、米
国特許出願第901363号に記載された方法でROM
１２を制御する。Ｉ０信号はROM１２からデー
タをクロツクするのに用いられる。 ゲート２６１は、パラメータを符号ROM３２
に書き込ませるパラメータ・ロード・イネーブル
（PLEN）信号を作るのに用いられる。 PLENは、３つの条件の中の１つがゲート２６
１の入力に存在する場合を除き作られる。レピー
ト（RPT）ビツトが検出されると、PLEN信号
は止まる。RPTビツトは古いパラメータが繰返
されるときに用いられ、すなわち新しいパラメー
タはロードされてはならない。エネルギ・パラメ
ータが０であり（Ｅ＝０）、静止を示していると
きは、PLEN信号は無能にされる。最後に、米国
特許出願第901393号に記載されたとおり、無声音
の音声の間、本装置は音声を正確に表すパラメー
タが少なくて済む。すなわち、ピツチ・パラメー
タがゼロに等しく（Ｐ＝０）、かつ最初の６個の
パラメータがロードされている（PC＞５）こと
をパラメータ・カウントが示しているときは、
PLENは無能にされる。 ゲート２６２は可変フレーム・レート作動の
間、ローデイング・パラメータを妨げる条件にか
かわらず、フレーム・レート・データをロードさ
せる（PC＝12で）のに用いられる。ゲート２６
６はラツチ２６３をセツトするのに用いられる
が、そのラツチの出力はゲート２６４によるイー
ブン・クロツク・タイム（TEVEN）と共に、Ｉ
０信号を作るのに用いられる。ゲート２６６が符
号パラメータや直接パラメータをロードする間を
区別するのに用いられるのは、説明のための実施
例において符号パラメータが２〜７ビツトから成
り、直接パラメータが10ビツトから成るためであ
る。ゲート２６５はラツチ２６３をリセツトする
のに用いられる。ゲート２６７は、入力レジスタ
を払うCLR信号を作るのに用いられる。 記録論理５２は、マルチプレクサ５８の出力を
マルチプライア／補間器５０に結合する。記録論
理５２は第１０ａ図〜第１０ｄ図に詳しく示され
ている。記録論理５２は６段から成るが、その中
の３段は第１０ｂ図に見られるとおり同じもので
ある。記録論理５２の第１段（REC２０で表わ
される）は、乗算／補間器５０の最初の２段用の
信号を作る。各制御信号の下に書かれた数字は、
それが乗算／補間器５０のどの段に結合されるか
を示す。乗算／補間器５０の第３段および第７段
は、そこの補間機能による追加の制御信号を要求
する補間の所で説明したINT信号は第１０ａ図
でREC３０で示される記録論理５２の部分で作
られ、第７段用のT18信号は第１０ｃ図でREC５
０で示される段によつて作られる。記録論理５２
は乗算／補間器５０の各段に＋２、−２、＋１お
よび−１を出力するが、ただし第１段は＋１、−
１、および−２出力のみを受信する。実際には、
米国特許出願第901393号に見られるとおり、記録
論理５２は乗算／補間器５０にブース（Booth）
のアルゴリズムを用いて１ビツトの代わりに２ビ
ツトの情報をその各段で処理させる。ブースのア
ルゴリズムは、1975年にプレンテイス−ホールに
よつて出版された「デイジタル信号処理の理論と
応用」の第517−18頁に説明されている。 乗算器／補間器５０のブロツク図は第８ａ図と
第８ｂ図を合わせて作られる。乗算／補間器５０
はアレイ乗算器である。アレイ乗算器はときどき
「パイプライン乗算器」と呼ばれる。例えば、ミ
ズーリ大学発行のGranville ottによる「パイプ
ライン乗算器」参照。乗算／補間器５０は第１段
〜第７段から成り、前述の米国特許出願第905328
号記載のアレイ乗算器に似た働きをする。本明細
書の第１表に示される式はデイジタル・フイルタ
の作動を表わすが、ここで乗算／補間器５０およ
びフイルタ加算器５４はこれらの式は解くのに用
いられる。 乗算／補間器５０の入力は、新しいパラメータ
用の目標値、第１段のPROMOUT端子における
入力、記録論理５２からの前述の＋１、−１、＋
２および−２信号、ならびに記録論理５２からの
INTおよびTPAR信号である。乗算／補間器５
０の出力、MULTO〜MULT１３および
PITCHO〜9はフイルタ加算器５４に加
えられる。各段の個々の部分を構成するブロツク
はＡ−１、Ｂ−１〜Ｂ−５、Ｃ−１〜Ｃ−３、お
よびＤ−１とＤ−２で標示される。各ブロツク部
分の詳細な論理図は第９a^a〜第９d^b図で示されて
いる。乗算／補間器５０の作動は、第８ａ図と第
８ｂ図および第９a^a図〜第９d^b図について説明さ
れる追加の補間回路を除き、米国特許出願第
901393号における乗算器の作動と同一である。 乗算／補間器５０の第１段は９個のＡ−１ブロ
ツクと、その入力にある２個のインバータに記憶
される追加の１ビツトとから成り、かくTPAR
信号および記録論理５２からの−１、＋１、−２
信号出力に応動する。乗算／補間器５０で乗算が
行われるとき、最上位のビツトは必ず最左欄の要
素に保たれるが、部分和は絶えず左に移される。
乗算／補間器の各段は２つの２進ビツトで作動す
るので、Ｅで表示される部分和はおのおの右の２
つの場所に移される。すなわち、10ビツトの全容
量が得られる。前述のとおり、符号パラメータま
たは直接パラメータのいずれが用いられても、乗
算／補間器５０に用いられるパラメータは、アド
レスPLA３６およびROM４０による任意な符号
値の復合により10ビツトの長さである。乗算／補
間器５０にロードされる10ビツト・パラメータ
は、現行計算の目標値を表す。補間計算がこれら
の目標値に達するにつれて、目標値は現行値にな
り、新しい目標値はPROMOUT点で乗算／補間
器にロードされる。 フイルタ・パラメータ用の現行値は、各段の最
上位ビツトを除くすべてに含まれる再循環シフ
ト・レジスタにおいて乗算／補間器５０の中に記
憶される。再循環シフト・レジスタは各ブロツク
のＢ端子から出て下のブロツクのＡ端に循環す
る。底部すなわち第７段で、値はＤ端子からＣ端
子に逆循環される。各ブロツクのＡ端子に移され
る現行値は被乗数である。乗数は記録論理５２に
よる乗算／補間器５０への入力値である。 乗算／補間器５０内の再循環シフト・レジスタ
は11ビツト・シフト・レジスタを構成するが、各
パラメータは11個の各時間周期によつて移動す
る。時間周期は22個あり、各パラメータＫ１〜Ｋ
９はフイルタ計算の間２回利用される。すなわ
ち、これら９個のパラメータでは18個の時間周期
が要求される。米国特許出願第901393号記載の
K10値およびエネルギ値はおのおの、フイルタ計
算に一度用いられ、したがつて乗算／補間器５０
の第７段で交換される。これは２つの追加の時間
周期を要求する。２つの残りの時間周期の中の１
つは補間の際に用いられ、他は用いられない。 第９d^a図と第9d^b図には、ブロツクＤ２および
Ｄ１の詳細な論理図が示されている。Ｄ形の各ブ
ロツクには、５０１で表わされる１群のゲートが
示されている。一番左のラツチ５０１ａは再循環
ラツチであり、この中にK10値またはエネルギ値
が記憶される。ゲート５０１にあるマルチプレツ
クス・ゲート５０１ｂは、Ｄ端子で出力される信
号が端子Ａからの入力であるか、ラツチ５０１ａ
の内容であるかを決定するP′およびE′で表わされ
る信号によつて制御される。端子Ａの入力信号が
Ｋ１０パラメータであるとき、それにラツチ５０
１ａに記憶され、ラツチ５０１ａの前の内容はマ
ルチプレクサ５０１ｂから出力される。マルチプ
レツクス・ゲート５０１ｂの出力は、Ｆで表わさ
れる信号により制御される送信ゲートを通して端
子Ｄに結合される。 上述のとおり、乗算／補間器５０は段間の垂直
接点によつて構成される再循環シフト・レジスタ
を含む。現行値を表すエネルギおよびＫ１〜Ｋ１
０パラメータはこのレジスタで再循環し、可能な
22個の時間周期の20個を占める。補間を行うため
に、任意な与えられたパラメータの現行値が乗
算／補間器５０の段で捕えられ、現わされて、適
当な時間に入力される現行値と目標値との差を定
めなければならない。補間は各目標値が入力され
るときに起こらなければならず、現行値が適当な
位置まで循環したときは必ずしも起こらない。新
しい現行値（V_o+1）は古い現行値（V_o）に、古
い現行値（V_o）と目標値との差にある倍率を掛
けたものを加えたものである。倍率値ＮはROM
７８に記憶されるある分数であり、可変補間の際
に使用される。すなわち補間公式は次のように表
される： (1) V_o+1＝V_o＋Ｎ（V_T−V_o） 任意の与えられた現行値のサンプルはしたがつ
て、補間に利用される未使用の時間周期まで記憶
されなければならない。乗算／補間器５０の第７
段にある各ブロツクは、現行値が一時記憶される
記憶ラツチ５０２を備えている。補間すべきパラ
メータが第７段のＤブロツクに循環すると、それ
はマルチプレツクス５０１ｂを通つてＤ端子に出
て、その値も信号Ｎにより制御される送信ゲート
でサンプルされかつ記憶ラツチ５０２の中に入れ
られる。記憶ラツチ５０２はその再循環ラインに
２個の入力NORゲートを持ち、その他の入力は
上述の特定状態でパラメータをゼロにするために
用いられるZPAR信号である。すなわち補間すべ
きパラメータの現行値は、記憶ラツチ５０２に一
時記憶される。適当な時間周期（説明のための実
施ではT7）で、Ｇによつて表される制御信号が
作られ、記憶ラツチ５０２の内容はＤ端子に出力
される。したがつて乗算／補間器５０にある再循
環シフト・レジスタは、パラメータＫ１〜Ｋ９，
Ｋ１０すなわちエネルギを表す交換された値、お
よび補間しようとするパラメータの１つの値を含
む。補間すべき値は乗算／補間器５０の第２段ま
で移動され、、同時にその特定のパラメータに関
する目標値は第１段に直列に移される。記録論理
５２は第２段に−１信号をを供給するが、これは
補間すべき値により作動し、その結果はさらに目
標値に加算されて、Σ出力端子の出力用のV_T−
V_oを作る。 乗算／補間器の第３段〜第６段は、目標値と現
行値との差（V_T−V_o）に倍率値Ｎを掛ける補間
周期の間８×10ビツト乗算器として働く。Ｎのい
ろいろな値はROM７８に記憶され、マルチプレ
ツクス５８およびシフト・レジスタ６６（第２ｂ
図）から記録論理５２を通して乗算／補間器５０
に入力される。 乗算／補間器５０の第３段は、補間中に第２段
からの和が単に次の計算に加えられないことによ
つて、他の段と違つている。補間操作の際、V_T
−V_oは倍率Ｎを掛ける被乗数として用いられる
ことが要求される。すなわちV_T−V_oの値は、上
述の正常な再循環シフト・レジスタの作動におい
て、上記Ｂ端子からＡ端子に常時入力される被乗
数の代用でなければならない。この交換を達成す
るために、第９ｃ図に示される乗算／補間器５０
の各Ｃブロツクは、補間モードの際に作動する信
号INTによつて制御されるマルチプレツクス・
ゲート５０３を備えている。値V_T−V_oが乗算／
補間器５０の第２段に表れると、INT信号は、
Ｅ入力端子の信号がゲート５０３によつて選択さ
れかつV_T−V_oが被乗数として用いられるように
再循環シフト・レジスタに挿入されるように、ゲ
ート５０３を制御する。値V_T−V_oは上述の２つ
の未使用周期の中の１つで挿入され、したがつて
再循環の現行パラメータ値に影響を及ぼさない。
補間の際、乗算／補間器５０の第３段は８×10ビ
ツト乗算器の第１段として用いられるので、Ｈ端
子の入力はゼロにならなければならない。これ
は、Ｈ端子の各ＣブロツクにVssを結合するINT
信号によつても達成される。 すなわち値V_T−V_oは被乗数位置にされるとと
もに、倍率値Ｎを掛けられる。したがつて第６乗
算段の出力は値Ｎ（V_T−V_o）である。乗算／補間
器５０の第７段は、パラメータの現行値を新しく
計算され値Ｎ（V_T−V_o）に加えるのに用いられ
る。第９d^a図および９d^b図のＤブロツクの細部に
示されているとおり、時間T18で、正常なＳ入力
端子は無能にされ、Ｅ入力は示されている送信ゲ
ートのバンクを通して駆動される。18も送信ゲ
ートを駆動し、これによつて記憶ラツチ５０２の
内容は全加算器５０４に結合される。すなわち全
加算器５０４の出力は式(1)の解、V_o＋Ｎ（V_T−
V_o）である。全加算器５０４の出力はＩで表さ
れる信号によつて制御される送信ゲートに結合さ
れ、さらに記憶ラツチ５０２に結合される。これ
を必要とする理由は、すべての補間計算が再循環
シフト・レジスタに生じる前述の窓すなわち開放
スポツトの際に行われなければならないので新し
く補間された値がT19で必ず得られるからであ
る。適当な時間で、記憶ラツチ５０２の内容は、
Ｇで表される信号によつて制御される送信ゲート
を通して再循環シフト・レジスタに送りもどされ
る。１つの特殊なケースが目標値に達する前の最
後の補間に生じ、すなわち前述のようなIC＝０
の状態である。補間値が目標値をほんの少し越え
たり不足するわずかな誤りによつて生じる問題を
回避するために、最後の補間すなわち補間カウン
トがゼロに等しい状態（IC＝０）で特殊ケース
が利用される。正常な補間のように、特定パラメ
ータの現行値が捕えられて、再循環シフト・レジ
スタの補間周期に挿入される。しかし、現行値は
記録論理５２からの^-1信号によつて作動されるの
ではなく、ゼロにされてから目標値から引かれ
る。次に目標値は乗算／補間器５０の第７段まで
循環され、ここでそれをＡ端子の入力となる。次
に信号は第７段の各ブロツクで乗算器５０１ｂを
通して移動され、Ｈで表される信号により制御さ
れる送信ゲートを介して記憶ラツチ５０２に直接
挿入される。すなわち、最後の補間の際、新しく
補間された値ではなく目標値自体が記憶ラツチ５
０２に挿入される。この場合もまた上述のとお
り、適当な時間に、記憶ラツチ５０２の内容は再
循環シフト・レジスタに挿入されて、古い現行値
に代わる。この過程は繰り返されて、新しいパラ
メータが補間される。 ピツチ値の補間には少し違つた操作が用いられ
る。ピツチ用の目標値が乗算／補間器５０に入力
されると、それは上述の再循環シフト・レジスタ
により下方に循環される。それはＡ端子の第７段
に入り、マルチプレツクス・ゲート５０１ｂを通
つて記憶ラツチ５０２に記憶される。記憶ラツチ
５０２の値がピツチ値であるならば、それはピツ
チ・ラツチ５０５に記憶される。乗算／補間器５
０の第７段の各ブロツクは、ピツチ値の１ビツト
を記憶するラツチ５０５を備えている。ピツチ・
ラツチ５０５は第９ｄ図でＭおよびＮで表わされ
る信号によつて制御される。次にピツチ・ラツチ
５０５は、Ｌで表される制御信号がピツチ値を出
力させる適当な時間までピツチ値を記憶する。 乗算／補間器５０の出力には、ゲート５０５に
よつて作られるピツチ・ラツチに記憶されるピツ
チ値を表す〜9と、フイルタ作
動の間に作られる中間の積を表すMUKL0〜
MULT13とが含まれている。第８ｂ図に示され
るとおり、MULT出力の最下位のビツト
（MULTO）は符号ビツト（MULTSN）の値に
される。このトランザクシヨンは、２の補数の単
純切捨てから常時生じる負のドリフトを防止する
ために用いられる。最下位ビツトを符号ビツトの
値にすることによつて、切捨ては必ずゼロに向か
う。この切捨て方式が「制限サイクル」問題の回
避に役立つことを、当業者は認めると思う。 フイルタ加算器５４が第１１図に示されてい
る。フイルタ加算器５４の第10ブロツクと第14ブ
ロツクが詳しく示されている。フイルタ加算器５
４は、第１表に列記されている式を解くのに必要
な加減算を行うために用いられる。22個の周期の
中の20個を用いて、10極フイルタを実行するに
は、20回の加減算が要求される。自由周期の間、
フイルタ加算器５４はピツチ周期カウンタ信号を
増分し、それを乗算／補間器５０から入力される
ピツチ値に比較する。ピツチ周期カウンタ
（PPC）は、ROM７８にある周期値またはボイ
ス式励振値をアドレス指定するのに用いられる。
PPC信号がピツチに等いときは、それはゼロに
されて、再び増分を開始する。PPC信号の作動
のもつと詳しい説明は以下に記載されている： Ｂスタツク５６は、第１表に列記された式を解
くのに必要な中間値すなわち「ｂ」値を一時記憶
するのに用いられる一時記憶装置である。Ｂスタ
ツク５６は第１２図に詳しく示されている。Ｂス
タツク５６も前述のPPC信号を一時記憶すると
ともに、乗算／補間器５０およびフイルタ加算器
によつて構成されるフイルタの出力を表す
YLATCH信号を一時記憶する。YLATCH出力
はデイジタル／アナログ変換器に結合され、人の
声を表すアナログ信号を作るのに用いられる。
PPC信号は、それが励振値のアドレス指定に用
いられる多目的シフト・レジスタ６６に出力され
る。 多目的シフト・レジスタ６６およびマルチプレ
ツクス５８は第１３図に示されており、その中の
２段が詳しく示されている。第２ｂ図のブロツク
図と第１表の式を見ると、フイルタ出力回路の相
互作動がよく理解されると思う。乗算／補間器５
０からのMULT出力は、第１表の式を解くのに
必要な中間の積を表わす。このような積は値Ｋと
値ｂの積、または値Ｋと値ｙの積であることがで
きる。次にフイルタ加算器５６は値ｙまたは値ｂ
から中間積を加減して、値ｙまたは値ｂを得る。
Ｂスタツク５６は、各値ｂが次の値ｂを計算する
ためにフイルタ加算器５６で用いられるので、こ
れらの値ｂを記憶するのに用いられる。Ｂスタツ
ク５６からのPPC信号は、シフト・レジスタ６
６に入力するとともに、マルチプレクス７０に出
力する。詳しく図示されていないマルチプレツク
ス７０は、PPC信号を用いて、ROM７８に記憶
されるボイス式励振値をアドレス指定する。任意
な在来のアドレス方式が利用される。ROM７８
に記憶される値は、チヤープ機能が音声励振をよ
くならつていることが判明しているので、米国特
許出願第901393号記載のとおり、チヤープ機能を
表す。多目的シフト・レジスタ６６も前述の励振
値、または記録論理５２にMR信号として多重出
力されるROM７８からの補間カウント信号によ
つてアドレス指定された倍率値を受ける。 ROM７８に記憶された倍率値は、任意な所望
の形の補間を作るようにオペレータによつて選択
される。前述のとおり、ICすなわち補間カウン
トは１〜127の任意な数であることができる。IC
カウントは、ROM７８における倍率のアドレス
指定に用いられ、すなわち説明のための実施例で
は、最大127個の倍率値がROM７８に記憶され
る。マスク・プログラム可能オプシヨン、すなわ
ちプログラム可能形記憶装置は、倍率値または励
振値の容易な代用を許すであろう。倍率値は標準
として、音声データの補間中に用いられる分数値
であり、直線または非直線に関係づけられる。 ROM７８によつて得られる励振信号のもう１
つの重要な特徴は、無声音の励振を換算する能力
に関するものである。米国特許出願第901393号に
記載されたような以前の音声合成装置では、無声
音の励振は白色雑音として特徴づけられている。
こうして、擬似ランダム符号ビツトを持つ定数値
のような入力が多くの方法で作られる。この解は
全く適切であるが、無声音の励振を有声音の励振
に換算することができないので不平衡励振信号を
生じる。説明のための実施例では、ROM７８
も、値がほぼ等しく符号が反対の無声音励振信号
を２個記憶する。ランダム・ビツトは無声音アド
レス発生器７６によつて作られ、前述の２個の無
声音励振信号のアドレスにおいて１ビツトとして
用いられる。これは無声音励振のレベルの大きな
解を与え、さらにオペレータにレベルすなわち値
を平衡励振信号に変えさせる。ROM７８は本実
施例において読取り専用記憶装置として説明され
ているが、ランダム・アクセス記憶装置はROM
によつて要求されるマスク・プログラム可能方法
よりも容易な値変更法を与えることを当業者は認
めるであろう。 励振の別な形は、第２ｂ図に示されている３状
態バツフア６８によつても得られる。このゲート
により、合成器１０は例えばボコーダ応用におい
て、残留励振合成器として用いられる。 新しく計算された値「ｂ」または値ｙを記録論
理５２に結合するために、マルチプレツクス５８
が用いられる。マルチプレツクス５８は励振値す
なわち倍率値を記録論理５２に結合することもあ
るが、前者はフイルタ計算用、後者は補間用であ
る。マルチプレクサ５８の出力はMR0〜MR12
およびMRSN（符号ビツト用）で表わされる。 ここで説明されるデイジタル／アナログ変換器
は、低圧用に特に好適であり、CMOSのような
相補形MISで実行されかつ上述のCMOS合成器
と共に共通の半導体基板上に集積される。 デイジタル／アナログ変換器６４は、９ビツ
ト、２の補数表示法で、Ｂスタツク５６から
YLATCH出力信号を受け、そのYLATCH信号
を人の声を表すアナログ信号に変える。デイジタ
ル／アナログ変換器６４の詳細な説明は第１４ａ
図および第１４ｂ図に見られる。 第１４ａ図には、入力3、4
および5を持つPLA６４１が示されて
いる。もう１つの入力はゲート６４２からの信号
CLIPPである。ゲート６４２およびゲート６４
３はクリツプ回路を構成する。９ビツトの２の補
数信号は−256〜＋255の範囲を持つ。値の大きい
音声波形はわずかな情報を伝達し、必須情報を失
わずにクリツプされることが立証済である。ゲー
ト６４２および６４３は、到来値の絶対値が64を
越える場合に、CLIPPまたはCLIPN信号が作ら
れるかどうかを知るために、YLATCH信号の２
個の最上位のビツト（6と7）
および符合ビツトを調べる。 シフト・レジスタ６４０は、ゲート６４４から
トリガされる制御可能レジスタである。ゲート６
４４は、合成器１０が音声を作つているとき、周
期Ｔ１８〜Ｔ３またはＴ７〜Ｔ１４の前縁を作
る。ゲート６４４は信号CLIPNによつて無能に
され、かくてパルスはレジスタ６４０に移動され
ない。大きな負の値がないと考えれば、前縁は
PLA６４１によつて制御される程度までレジス
タ６４０を下に進む。PLA６４１の入力値
YLATCHは、パルスがレジスタ６４０をどれだ
け下に進むかを定めるであろう。大きな正の値が
ある場合、CLIPPはパルスをレジスタ６４０の
端まで進めることを認めなければならない。出力
ゲート６４４は、レジスタ６４０の８段の補数出
力のように、ゲート６４５に直結される。したが
つてゲート６４４が駆動されると、ゲート６４５
はOR機能として働き、点Ｘで長さ１周期から８
週期に及ぶ可変幅のパルスが作られるであろう。
さらに、TALK、およびＴ１８〜Ｔ３またはＴ
７〜Ｔ１４を含む合成信号は、遅延信号
TCOMPD4を作るために、ゲート６４６によつ
て遅延される。信号TCOMPD４はさらに
WINDOWと呼ばれる信号を作るために遅延され
る。遅延の追加の半ビツトを与えるゲート６４７
が図示されているが、精度を増すため、
WINDOW信号は高速クロツク信号を用いて精密
に調整される。信号WINDOWは、すべての入力
が０のとき、最小パルス幅PULGENを除去する
ために要求される。信号PULGENは、第１４ｂ
図に示されるプログラム可能遅延における論理を
変えるために要求される。 第１４ｂ図には、３段プログラム可能遅延装置
６４８および出力拡声機駆動回路の詳細な論理図
が示されている。第１４ａ図に示されているプロ
グラム可能遅延装置６４８は３段式である。各段
には正すなわちＰ形デバイスと、その上下に負す
なわちＮ形デバイスがある。点Ｘにおけるゼロは
第１段のＰ形デバイス、第２段のＮデバイス、お
よび第３段のＰ形デバイスをターン・オンするで
あろう。すなわちゲート６４５（第１４ａ図）か
らの正パルスはプログラム可能遅延装置６４８を
通して静的に進められるであろう。パルスが終つ
たり、Ｘが論理の１に進むと、第１段のＰ形デバ
イスはしや断し、Ｎデバイスは導通する。これに
続いて、第１段の出力はVssに進み、すなわちＰ
形デバイスとＮデバイスとの間に含まれるクロツ
ク・ゲートに基づき条件付きで論理の０になる。
第１段のクロツク・ゲートはこうして、PWで見
られるパルス幅にわたることができる。第１段は
遅延の周期の/2を与えるか、追加の遅延を与えな
いようにクロツクされる。同様に、第２段は遅延
の周期の1/4を与えるか、追加の遅延を与えない。
第３段も同様に作動するが、周期の1/8の遅延を
与えるために特殊高速クロツクφ800が用いられ
る。すなわち、PWにおける出力は、大きな負の
数がゲート６４４を無能にさせるときゼロであ
り、または１〜８個のパルスと長さ7/8の周期で
あり1/8周期の分解能を持つ。 PW信号は依然として２の補数表示法で表さ
れ、したがつて負数用の符号マグニチユード・デ
ータに変換されなければならない。ゲート６４９
とゲート６５０は相補符号マグニチユード、パル
ス幅被変調信号を作るのに用いられる。正数は
PULGENパルスを除くために、PWとWINDOW
を持つゲート６５０（YLATCHSNは０に等し
い。）によつて作られる。PWは、負数
（YLATCHSNは１に等しい）をゲート６４９に
より符号マグニチユード・データに有効に変換す
るように反転される。 ２個のパルス幅変調された値SPK1および
SPK2は次に、プツシユ／プル出力回路６５１に
加えられる。回路６５１が用いられるのは、それ
がDC成分を持たないからであり、それは拡声機
１８を有効に駆動するであろう。 本発明は特定の実施例について説明されたが、
これは制限的な意味に解釈してはならない。本発
明の代替実施例と共に説明のための実施例のいろ
いろな変形は、本発明の説明を読めば当業者にと
つて明らかになると思う。したがつて、特許請求
の範囲は本発明の真の範囲内にあるかかるすべて
の変形または実施例を包含するようにされてい
る。以上の説明に関連して更に以下の項を開示す
る。 (1) 下記を含む音声合成装置： (a) 音声データおよび補間データを含むデータ
のフレームを受信する入力装置、 (b) 倍率データを記憶するデイジタル記憶装
置、 (c) 前記補間データに応じて特定の倍率データ
を選択してアドレス指定するために、前記入
力装置および前記デイジタル記憶装置に結合
されるアドレス装置、 (d) 前記特定の倍率データに基づき前記音声デ
ータの隣接フレーム間で補間するために、前
記入力装置および前記デイジタル記憶装置に
結合される補間装置、 (e) 前記音声データを人の声を表すデイジタル
信号に選択して変換するため、前記入力装置
および前記補間装置に結合される合成装置。 (f) 人の声を表す前記デイジタル信号をアナロ
グ信号に変えるため、前記合成装置に結合さ
れるデイジタル／アナログ変換装置および (g) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置。 (2) 前記第(1)項記載の音声合成装置において、前
記入力装置によつて受信し得るデータの前記フ
レームの補間データが符号化補間データであ
り、さらに前記符号化補間データを解読するた
めに前記入力装置に結合される符号解読装置を
備え、 前記アドレス装置が前記解読された補間デー
タに応じて特定の倍率データを選択してアドレ
ス指定するために前記符号解読装置に結合され
ることを特徴とする前記音声合成装置。 (3) 前記第(1)項または第(2)項記載による音声合成
装置において、前記デイジタル記憶装置が持久
記憶装置から成ることを特徴とする前記音声合
成装置。 (4) 前記第(1)項または第(2)項記載による音声合成
装置において、前記デイジタル記憶装置がラン
ダム・アクセス記憶装置から成ることを特徴と
する前記音声合成装置。 (5) 前記第(1)項〜第(4)項のどれにでも記載の音声
合成装置において、前記倍率データが複数個の
線形関係にある分数値を表すことを特徴とする
前記音声合成装置。 (6) 前記第(1)項〜第(4)項のどれにでも記載の音声
合成装置において、前記倍率データが複数個の
非線形関係にある分数値を表すことを特徴とす
る前記音声合成装置。 (7) 下記を含む音声合成装置： (a) 音声データのフレームを受信する入力装置
であつて、前記音声データのフレームがピツ
チ・データ、エネルギ・データ、反射係数デ
ータおよび符号化フレーム・レート・データ
の２進表示を含む前記入力装置、 (b) 前記フレーム・レート・データを解読する
ために前記入力装置に結合される符号解読装
置、 (c) 音声データの隣接フレーム間で補間ステツ
プの可変数を与えるために、前記入力装置お
よび前記符号解読装置に結合される補間装置
であつて、前記補間ステツプの可変数が前記
フレーム・レート・データに直接関係づけら
れる前記補間装置、 (d) 前記ピツチ・データ、エネルギ・データ、
反射係数データおよびその補間された値を人
の声を表すデイジタル信号に選択して変換す
るため、前記補間装置に結合される合成装
置、 (e) 前記デイジタル信号をアナログ信号に変え
るため、前記合成装置に結合される変換装
置、および (f) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置。 (8) 下記を含む音声合成装置： (a) 音声データのフレームを受信する入力装置
であつて、前記音声合データのフレームがピ
ツチ・データ、エネルギ・データ、反射係数
データおよび符号化フレーム・レート・デー
タの２進表示を含む前記入力装置、 (b) 前記フレーム・レート・データを解読する
ために前記入力装置に結合される符号解読装
置、 (c) データの新しいフレームが前記入力装置に
入力される割合を制御するために、前記符号
解読装置および前記入力装置に結合されるフ
レーム制御装置、 (d) 音声データの前記フレームを人の声を表す
デイジタル信号に選択して変えるため、前記
入力装置に結合される合成装置、 (c) 前記デイジタル信号をアナログ信号に変え
るため、前記合成装置に結合される変換装
置、および (f) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置、 (9) 下記を含む音声合成装置： (a) 選択可能な音声データを記憶する記憶装置
であつて、音声データの前記フレームがピツ
チ・データ、エネルギ・データ、反射係数デ
ータおよび符号化フレーム・レート・データ
の２信表示を含む前記記憶装置、 (b) 前記記憶装置からの前記音声データの選択
呼出しを制御する制御装置、 (c) 前記制御装置の制御を受けて呼び出された
音声データの前記フレームを選択受信するた
めに、前記記憶装置に結合される入力装置、 (d) 前記フレーム・レート・データを解読する
ために前記入力装置に結合される符号解読装
置、 (e) データの新しいフレームが前記入力装置に
入力される割合を制御するために、前記符号
解読装置および前記入力装置に結合されるフ
レーム制御装置、 (f) 人の声を表すデイジタル信号を作るため
に、前記記憶装置に結合されかつ音声データ
の前記フレームに応動する音声合成装置、 (g) 人の声を表す前記デイジタル信号をアナロ
グ信号に変えるため、前記音声合成合成装置
に結合されるデイジタル／アナログ変換装
置、および (h) 前記アナログ信号を可聴音に変えるため、
前記デイジタル／アナログ変換装置に結合さ
れる可聴装置、 (10) 前記第(8)項または第(9)項記載の音声合成装置
であつて、さらに、音声データの隣接フレーム
間で補間の可変数を与えるために、前記フレー
ム制御装置に結合されかつ前記フレーム・レー
ト・データに応動する補間装置を含むことを特
徴とする前記音声合成装置。 (11) 前記第(7)項または第(10)項記載の音声合成装置
において、補間の前記変数が２×Ｎであり、Ｎ
は100未満の整数であることを特徴とする前記
音声合成装置。 (12) 前記第(9)項記載の音声合成装置であつて、さ
らに、オペレータの指令に応動するスイツチ装
置を含み、前記制御装置が前記スイツチ装置に
応動して前記オペレータの指令により前記記憶
装置からの前記音声データの選択呼出しを制御
することを特徴とする前記音声合成装置。 (13) 前記第（12）項記載の音声合成装置におい
て、前記スイツチ装置が複数個のオペレータ作
動式キー・スイツチを持つけん盤から成ること
を特徴とする前記音声合成装置。 (14) 前記第（13）項記載の音声合成装置におい
て、前記音声合成装置が携帯式学習補助装置を
含むことを特徴とする前記音声合成装置。 (15) 前記第（13）項記載の音声合成装置におい
て、前記音声合成装置が携帯式計算装置を含む
ことを特徴とする前記音声合成装置。 (16) 前記第（13）項記載の音声合成装置におい
て、前記音声合成装置が携帯式言語翻訳装置を
含むことを特徴とする前記音声合成装置。 (17) 下記を含む音声合成装置： (a) 音声データのフレームを受信する入力装置
であつて、音声データの前記フレームがピツ
チ・データ、エネルギ・データおよび反射係
数データの２進表示を含む前記入力装置、 (b) 音声データの前記フレームを人の声を表す
デイジタル信号に選択して変える合成装置、
および (c) 人の声を表す前記デイジタル信号をアナロ
グ信号に変えるために前記合成装置に結合さ
れる、 下記を含む変換装置： (i) 複数個のデイジタル値に応動してパルス
を発生させる制御式パルス幅発生装置であ
つて、前記パルスの幅が前記デイジタル値
の大きさに直接関係づけられる前記パルス
幅発生装置、および (ii) アナログ信号の大きさが前記パルスの幅
に直接関係づけられる前記アナログ信号を
作るために、前記パルスに応動する変換装
置。 (18) 下記を含む音声合成装置： (a) 有声音励振信号を作る有声音励振装置、 (b) 無声音励振信号を作る有声音励振装置、 (c) 前記有声音励振信号および前記無声音励振
信号を人の声を表すデイジタル信号に選択変
換するために、前記有声音励振装置および無
声音励振装置に結合されるフイルタ装置、 (d) 前記デイジタル信号を人の声を表すアナロ
グ信号に変えるため、前記フイルタ装置に結
合される変換装置、および (e) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置、 前記無声音励振装置は下上を含む： (a) 最低２個の異なる励振信号を記憶するデイ
ジタル記憶装置、および (b) 前記最低２個の異なる励振信号の中の１つ
のアドレスをランダムに作るため、前記デイ
ジタル記憶装置に結合されるランダム・アド
レス発生装置。 (19) 前記第（18）項記載の音声合成装置におい
て、前記有声音励振信号が反復チヤープ機能を
含むことを特徴とする前記音声合成装置。 (20) 前記第（19）項または第（20）項記載の音
声合成装置において、前記フイルタ装置が線形
予測フイルタから成ることを特徴とする前記音
声合成装置。 (21) 前記第（18）項〜第（20）項のどれにでも
記載の音声合成装置において、前記デイジタル
記憶装置が読取り専用記憶装置から成ることを
特徴とする前記音声合成装置。 (22) 前記第（18）項〜第（20）項のどれにでも
記載の音声合成装置において、前記デイジタル
記憶装置がランダム・アクセス記憶装置から成
ることを特徴とする前記音声合成装置。 (23) 下記を含む音声合成装置： (a) 有声音／無声音励振信号を作る有声音／無
声音励振装置、 (b) 外部発生の励振信号を受信する外部励振入
力装置、 (c) 励振信号を人の声を表すデイジタル信号に
変えるフイルタ装置、 (d) 前記有声音／無声音励振装置または前記外
部励入力振装置を制御信号に応じじて前記フ
イルタ装置に選択結合する制御装置、 (e) 人の声を表す前記デイジタル信号をアナロ
グ信号に変えるため、前記フイルタ装置に結
合される変換装置、および (f) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置。 (24) 前記第（23）項記載の音声合成装置におい
て、前記フイルタ装置が線形予測フイルタから
成ることを特徴とする前記音声合成装置。 (25) 前記第（23）項または第（24）項記載の音
声合成装置において、前記制御装置が３状態バ
ツフアから成ることを特徴とする前記音声合成
装置。 (26) 前記第（23）項〜第（25）項のどれにでも
記載の音声合成装置において、前記外部発生の
励振信号が残留励振信号から成ることを特徴と
する前記音声合成装置。 (27) 下記を含む音声合成装置： (a) 制御信号と、符号化または非符号化音声デ
ータを含む複数個のデータのフレームとを受
信する入力装置、 (b) 符号化音声データを解読する符号解読装
置、 (c) 非符号化音声データを人の声を表すデイジ
タル信号に変える合成装置、 (d) 前記符号解読装置を前記入力装置に結合さ
せかつ前記合成装置を前記符号解読装置に結
合させるため、前記制御信号の存在に応動す
る制御装置、 (c) 前記合成装置を前記入力装置に結合させる
ため、前記制御信号の存在に応動する第２制
御装置、 (f) 人の声を表わす前記デイジタル信号をアナ
ログ信号に変えるため、前記合成装置に結合
されるデイジタル／アナログ変換装置、およ
び (g) 前記アナログ信号を可聴音に変えるため、
前記変換装置に結合される可聴装置。 (28) 前記第（27）項記載の音声合成装置におい
て、前記合成装置が線形予測合成器から成るこ
とを特徴とする前記音声合成装置。 (29) 前記第（27）項または第（28）項記載の音
声合成装置において、前記制御信号がマイクロ
プロセツサによつて供給されることを特徴とす
る前記音声合成装置。 (30) 前記第（27）項〜第（29）項のどれにでも
記載の音声合成装置において、前記符号化また
は非符号化音声データが複数個のデイジタル・
ビツトから成る複数個のパラメータから成るこ
とを特徴とする前記音声合成装置。 (31) 前記第（30）項記載の音声合成装置におい
て、前記符号化音声データを含む前記パラメー
タは前記非符号化音声データを含む前記パラメ
ータより長さが短いことを特徴とする前記音声
合成装置。 (32) 前記第（27）項〜第（31）項のどれにでも
記載の音声合成装置において、前記符号解読装
置が選択的にアドレス可能なデイジタル記憶装
置を含むことを特徴とする前記音声合成装置。 (33) 前記第（32）項記載の音声合成装置におい
て、前記デイジタル記憶装置が持久記憶回路を
含むことを特徴とする前記音声合成装置。 (34) 下記を含む低圧音声合成装置： (a) 選択し得る音声データを記憶する記憶装
置、 (b) 前記記憶装置からの前記音声データの選択
呼出しを制御する半導体集積回路制御装置、 (c) 前記記憶装置に結合されるとともに人の声
を表すデイジタル信号を作るために前記音声
データに応動する相補形MIS集積音声合成装
置、 (d) 人の声を表す前記デイジタル信号をアナロ
グ信号に変えるため、前記音声合成装置に結
合される半導体集積回路パルス幅変調デイジ
タル／アナログ変換装置、および (e) 前記アナログ信号を可聴音に変えるため、
前記デイジタル／アナログ変換器に結合され
る可聴装置。 (35) 前記第（34）項記載の音声合成装置におい
て、前記制御装置が相補形MIS回路であること
を特徴とする前記音声合成装置。 (36) 前記第（34）項または（35）項記載の音声
合成装置において、前記制御装置および前記合
成装置が共通の半導体基板に集積されることを
特徴とする前記音声合成装置。 (37) 前記第（34）項記載の音声合成装置におい
て、前記パルス幅変調デイジタル／アナログ変
換装置が前記合成装置と共に共通の半導体基板
に集積される相補形MIS回路であることを特徴
とする前記音声合成装置。 (38) 前記第（34）項〜第（37）項のどれにでも
記載の音声合成装置において、前記制御装置が
マイクロプロセツサであることを特徴とする前
記音声合成装置。 (39) 前記第（34）項〜第（38）項のどれにでも
記載の音声合成装置であつて、さらに、オペレ
ータの指令に応動するスイツチ装置を含み、前
記制御装置は前記オペレータの指令により前記
記憶装置からの前記音声合成装置データの選択
呼出しを制御するために前記スイツチ装置に応
動することを特徴とする前記音声合成装置。 (40) 前記第（39）項記載の音声合成装置におい
て、前記スイツチ装置が複数個のオペレータ作
動式キー・スイツチを持つけん盤を含むことを
特徴とする前記音声合成装置。 (41) 前記第（40）項記載の音声合成装置におい
て、前記音声合成装置が携帯式学習補助装置を
含むことを特徴とする前記音声合成装置。 (42) 前記第（40）項記載の音声合成装置におい
て、前記音声合成装置が携帯式計算装置を含む
ことを特徴とする前記音声合成装置。 (43) 前記第（40）項記載の音声合成装置におい
て、前記音声合成装置が携帯式言語翻訳装置を
含むことを特徴とする前記音声合成装置。 (44) 前記第（40）項記載の音声合成装置におい
て、前記音声合成装置が携帯式電子ゲームを含
むことを特徴とする前記音声合成装置。 (45) 前記第（40）項記載の音声合成装置合成で
あつて、さらに相補形MIS集積時間保持回路を
含み、前記音声合成装置が携帯式時間保持装置
を含むことを特徴とする前記音声合成装置。 (46) 前記第（34）項〜第（45）項のいずれかに
記載の音声合成装置において、前記パルス幅変
調デイジタル／アナログ変換装置が下記を含む
ことを特徴とする前記音声合成装置： (a) 複数個のデイジタル値の大きさに直接関係
があるパルス幅を持つパルスを作るために、
前記複数個のデイジタル値に応動する制御可
能なパルス幅発生装置、および (b) アナログ信号の大きさが前記パルスの幅に
直接関係がある前記アナログ信号を作るため
に、前記パルスに応動する変換装置。 (47) 前記のどの項にでも記載の音声合成装置に
おいて、前記可聴装置が拡声器を含むことを特
徴とする前記音声合成装置。 (48) 前記第(1)項〜第（46）項のいずれかに記載
の音声合成装置において、前記可聴装置が拡声
器に結合される増幅装置を含むことを特徴とす
る前記音声合成装置。 (49) 下記を含むデイジタル／アナログ変換回
路： (a) 基本周期の倍数である可変パルス幅を選択
して作るために、複数個の第１デイジタル値
に応動する完全パルス幅発生装置、 (b) 前記基本周期の分数である可変幅パルス幅
を選択して作るために、複数個の第２デイジ
タル値に応動する分数パルス幅発生装置、 (c) 前記完全パルス幅発生装置および前記分数
パルス幅発生装置の出力を結合するパルス幅
結合装置、および (d) 前記パルス幅結合装置の出力を前記複数個
の第１および第２デイジタル値を表すアナロ
グ信号に変える変換装置。 (50) 前記第（49）項記載のデイジタル／アナロ
グ変換回路において、前記複数個の第１デイジ
タル値がデイジタル値の最上位のビツトを含む
ことを特徴とする前記変換回路。 (51) 前記第（49）項または第（50）項記載のデ
イジタル／アナログ変換回路において、前記複
数個の第２デイジタル値がデイジタル値の最下
位のビツトを含むことを特徴とする前記変換回
路。 (52) 前記第（49）項〜第（51）項のどれにでも
記載のデイジタル／アナログ変換回路におい
て、前記完全パルス幅発生装置はデイジタル制
御式シフト・レジスタを含むことを特徴とする
前記変換回路。 (53) 下記を含むデイジタル／アナログ変換回
路： (a) 複数個のデイジタル値に応じてパルスを作
る制御可能パルス幅発生装置であつて、前記
パルスの幅は前記デイジタル値の大きさに直
接関係がある前記パルス幅発生装置、および (b) アナログ信号の大きさが前記パルスの幅に
直接関係がある前記アナログ信号を作るため
に、前記パルスに応動する変換装置。 (54) 前記第（53）項記載のデイジタル／アナロ
グ変換回路において、前記パルス幅発生装置が
デイジタル制御のシフト・レジスタを含むこと
を特徴とする前記変換回路。 (55) 下記の工程を含む音声合成フイルタを励振
する方法： (a) 周期励振信号を第１デイジタル記憶装置に
記憶する工程、 (b) 最低２個の異なる励振信号を第２デイジタ
ル記憶装置に記憶する工程、 (c) 前記第２デイジタル記憶装置にある最低２
個の異なる励振信号の１つをランダムに選択
する工程、および (d) 前記周期励振信号および前記最低２個の異
なる励振信号のランダムに選択された１つ
を、音声合成フイルタの入力に選択して加え
る工程。 (56) 前記第（55）項記載の音声合成フイルタを
励振する方法において、前記周期励振信号が反
復チヤープ機能であることを特徴とする前記方
法。

【表】

【表】 【図面の簡単な説明】

第１ａ図は音声合成装置を収納する適当な構造
物である電子学習補助装置の図、第１ｂ図は音声
合成装置の一般化されたブロツク図、第２ａ図お
よび第２ｂ図は合わせて音声合成器の詳細なブロ
ツク図、第３図は入力データ・レジスタおよびフ
レーム制御器PLAの論理図、第４図は補間カウ
ンタ回路の論理図、第５図はスピーク・ラツチ回
路および状態ラツチ回路の詳細な論理図、第６ａ
図および第６ｂ図は命令解読回路の詳細な論理
図、第７図はパラメータ・ロード制御回路の詳細
な論理図、第８ａ図と第８ｂ図は合わせてアレイ
乗算器の合成ブロツク図、第９aa図〜第９ac図、
第９ba図〜第9bc図、第９ca図〜第９cc図、およ
び第９da〜第９db図はアレイ乗算器を構成する
ブロツクの詳細な論理図、第１０ａ図〜第１０ｃ
図は記録論理の詳細な論理図、第１１ａ図と第１
１ｂ図はフイルタ加算器の詳細な論理図、第第１
２ａ図と第１２ｂ図はＢスタツク、PPC、Ｙラ
ツチ・レジスタからなる１つのセルの詳細な論理
図、第１３ａ図と第１３ｂ図はマルチプレツクス
５８およびレジスタ６６の詳細な論理図、第１４
ａ図と第１４ｂ図はデイジタル／アナログ変換器
および出力回路の詳細な論理図である。 符号の説明、１０……合成器、１２……データ
ROM、１４……マイクロプロセツサ、１６……
けん盤、１８……拡声器、２０……命令解読器、
２２……入力レジスタ、２４……スピーク・ラツ
チ、２６……パラメータ・ロード制御器、２８…
…状態ラツチ、３０……フレーム制御PLA、３
２……符号RAM、３４……補間カウンタ、３６
……アドレスPLA、３８……ROM／RAMロー
ド並／直列変換器、４０……パラメータROM、
４２……アドレス解読器、４８……RAM解読
器、５０……アレイ乗算／補間器、５２……記憶
論理、５４……フイルタ加算器、５６……Ｂスタ
ツクPPCおよびＹラツチ・レジスタ、５８……
マルチプレクサ、６４……Ｄ／Ａ変換器、６６…
…シフト・レジスタ、６８……３状態バツフア、
７０……マルチプレツクス、７２……アドレス・
レジスタ、７６……無声音アドレス発生器、７８
……ROM、８０……残留入力ピン、８２……残
留制御ピン。

Claims (1)

1. 【特許請求の範囲】 １ 下記を含む音声合成装置： (a) 有声音／無声音励振信号を作る有声音／無声
   音励振装置、 (b) 外部発生の励振信号を受信する外部励振入力
   装置、 (c) 励振信号を人の声を表すデイジタル信号に変
   えるフイルタ装置、 (d) 前記有声音／無声音励振装置または前記外部
   励振入力装置を制御信号に応じて前記フイルタ
   装置に選択結合する制御装置、 (e) 人の声を表す前記デイジタル信号をアナログ
   信号に変えるため、前記フイルタ装置に結合さ
   れる変換装置、および (f) 前記アナログ信号を可聴音に変えるため、前
   記変換装置に結合される可聴装置。