JPH02106930A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多結晶半導体層を用いた半導体装置および多結
晶半導体層の加工方法に関する。

〔従来の技術〕

従来用いられている多結晶半導体層の加工例を第３図に
示した。第３（ａ）は下地材料１の上に形成した多結晶
半導体層２を、パターンミングしたホトレジスト２０を
マスクに異方性エツチングした後の断面形状を示してい
る。この様に異方性エツチングを行なうと多結晶半導体
層端部の加工形状が切り立った壁の如くなり、後の配線
工程においてこの段差部で配線層が薄くなり電流容量の
確保が困難になるばかりか断線を招く恐れがある。

この問題点は多結晶半導体層２の膜厚が大きくなる程顕
著になる。

第３図（ｂ）は多結晶半導体層の加工に等方性のエツチ
ングを用いた場合の加工後の断面形状を示したものであ
る。この場合エツチングはホト１ノジスト２０で覆われ
た部分でもレジスト端部Ａを中心とした円弧状に進行す
る。そのため多結晶半導体層厚と等しい量だけエツチン
グした場合は図中破線で示した形状となり急峻な段差で
はないが、エツチング量のバラツキを考慮してオーバー
エッチを行なうと実線で示した形状に加工されてしまい
１段差はほとんど緩和されなくなる。従ってこの場合も
第３図（ａ）と同様の問題点を生じる。

第３図（ｃ）（ｄ）は多結晶半導体層の加工に等方性と
異方性のエツチングを順次用いた場合の断面形状を示し
たものである。

まず第３図（ｃ）に示すように等方性のエツチング髪行
なう。これにより多結晶半導体層」二端部では第３図（
ｂ）に示したと同様にレジスト端部Ａを中心とした円弧
状にエツチングが進行する事により丸み付けがなされる
。その後異方性のエツチングにより第３図（ｄ）のよう
に等方性のエツチングで残した多結晶半導体層を垂直に
加工する。

以上の異種の連続エツチングにより急峻な段差部の高さ
を低減できる。

しかしながら、この方法を用いる場合１等方性と異方性
のエツチングでエツチング・ガスや装置を換える必要が
あったり、また等方性エツチングに弗硝酸等のウェット
エッチを用いるためには多結晶半導体層の上層に耐エツ
チング材料を用意しておく必要があったりするため、工
程が増加するという欠点もあった。

〔発明が解決しようとする課題〕

上上述べた様に、上記従来技術においては多結晶半導体
層の加工端部の段差部が急峻であったり、段差緩和のた
めに複雑な工程を必要とする等の問題点があった。

本発明の目的は多結晶半導体層の加工端部に簡便にテー
パーを設ける方法を提供することにあり、さらに後の電
極形成工程において多結晶半導体層を横切る配線の断線
を防止できるような半導体装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では多結晶半導体層
内の所望の位置に高濃度のｐ型不純物層を設けておき、
その後の１度のエツチングにより加工端部にテーパーを
形成する。

〔作用〕 多結晶半導体層内の所望の位置に設けられた晶濃度のｐ
型不純物層はエツチング反応中において電子の供給を妨
げるように作用し、それ故ｐ型不純物層のエツチング速
度は低下する。それによって、多結晶半導体層は高濃度
のｐ型不純物層を介してあたかも上層と下層に分離した
様にふるまい、エツチング加工後の多結晶半導体層端部
に段が形成され、テーパーを設けたと同様な形状となる
。

（実施例〕 以下に、本発明の実施例を参照して詳細に説明する。

第１図（ａ）〜（ｃ）は本発明の半導体装置の製造方法
を工程順に示す断面図である。

第１図（ａ）：下地材料１上に設けた多結晶半導体層２
にｐ型の不純物、例えばボロン１１をイオン打込みによ
り所望の位置１０に注入する。

第１図（ｂ）：エッチングのマスクとなるホトレジスト
２０をパターンミングして９等方性のエツチングを行な
う。本図はそのエツチングの途中の断面図を示しており
、ｐ型の不純物層１０の上層の多結晶半導体層がエツチ
ングされ、ｐ型不純物層１０のエツチングが進行してい
る際の断面である。すなわち、ｐ型不純物層１０のエツ
チング速度が遅いためｐ型不純物層１０であたかもエツ
チングが休止した様な状態となり、ホトレジスト２０の
下部で水平方向に多結晶半導体層２のエツチングが進行
する。

第１図（Ｃ）：多結晶半導体層２のエツチングが完了し
た際の断面図である。ｐ型不純物注入層１０をエツチン
グし終った後はその下方の多結晶半導体層２がその上方
の多結晶半導体層２と等しいエツチング速度でエツチン
グされ、本図に示す様に多結晶半導体層の端部は２段の
加工後形状となる。

以上の工程により、多結晶半導体層端部における急峻な
段差の発生を防ぐことができ、後の電極形成工程におい
て配線の断線や電流容量低下等を防止できる。また１本
方法によれば、エツチングが１回の転読工程で行なえ、
簡便にテーパー形状を得ることができる。

なお、本方法ではｐ型不純物の高濃度層を用いている。

不純物注入については、多結晶半導体層がバイポーラも
しくはＭＯＳトランジスタにおけるｐ型拡散層の取り出
し電極として設けられている場合や抵抗として用いられ
ている場合において、各々の半導体装置の製造過程の中
での１工程として行なわれる。従がって１本発明の目的
にそって多少の仕様変更があったとしても特に工程の増
加につながるものではない、また、高濃度のｐ型拡散層
を最終的に必要としない場合はテーパー加工を行ないた
い部分のみにホトレジスト等のマスクを用い・て局部的
にｐ型の高濃度注入層を設けても良い。

第２図は多結晶半導体層内におけるｐ型不純物注入層の
深さ方向の分布を示したものである。同図中の不純物濃
度が高くなった位置が一時的なエツチングの休止層とし
て作用する。ここでＰ型不純物注入層の位置はイオン打
込みエネルギーによって可変にできることは言うまでも
ない、また、第１図（ａ）のｐ型不純物注入後に本発明
の主旨を逸脱しない範囲で若干のアニール工程を挿入し
ても特に問題ない。

第４図（ａ）（ｂ）は本発明の他の実施例の半導体装置
の製造方法を工程順に示す断面図である。

第１図に示したと同様の原理で、第４図（ａ）に示すよ
うに２層のＰ型不純物注入層１０を多結晶半導体層２に
設ける。ホトレジスト２０のバターンミング後、等方性
エツチングにより第４図（ｂ）の如く加工する。

第４図（ｃ）は第４図（ａ）におけるｐ型不純物注入層
の多結晶半導体層内の分布を示したものである０以上の
様に、ｐ型不純物注入層の暦数を多結晶半導体層の膜厚
や富望の段差緩和に応じて任意に選択することができ、
段差の高さによらず必要なテーパー形状を形成すること
ができる。

第５図〜第７図は本発明の製造方法を用いて多結晶半導
体層の端部にテーパー付は加工を設けた実施例を示して
いる。

第５図は凸型半導体層４００の側面からベース電極を多
結晶半導体層５００により取り出したバイポーラトラン
ジスタの断面構造を示したものである。多結晶半導体層
５００にはその加工前にボロンの高濃度注入層を形成し
ておき本発明で示した如くエツチング加工し、端部にテ
ーパーを形成している。また、テーパー加工のために用
いたｐ型窩濃度注入層は後のアニールにより多結晶半導
体層５００内に拡散し高濃度の外部ベース領域５１０の
形成にも併用している。

第６図は凸型半導体層４００の表面端部からベース電擬
を多結晶半導体層５００により取り出したバイポーラト
ランジスタの断面構造を示したものである。第５図同様
１こｐ型窩濃度注入層は後の外部ベース領域５１０の形
成にも併用している。

第７図はＰチャネル型のＭＯＳトランジスタのソース・
ドレイン電極を多結晶半導体層５００により取り出した
場合の断面構造を示すものである。

バイポーラトランジスタの実施例で示したと同様に、高
濃度のソース・ドレイン層５２０は多結晶半導体層内に
テーパー加工のために設けたｐ型の高濃度注入層からの
拡散により形成されている２なお１本実施例ではゲート
電極５５０の側壁にスペーサ３０３を設けて低濃度のソ
ース・ドレイン層６００を有する構造を例としているが
、この点については特に本質ではない。

以上の実施例において、半導体としてＳｉのみならずＧ
ａＡｓ等の他の半導体でも良く、またテーパー加工した
半導体層は多結晶のみならず、アモルファスもしくは単
結晶であっても本発明の主旨を逸脱しなければ特に問題
はない、 〔発明の効果〕 本発明によれば、簡便に多結晶半導体層の端部をテーパ
ー加工でき、後の電極形成工程において配線の電流容量
低下や断線を防ローでき、歩留や信頼度の向上が実現で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置の製造工程を示
す断面図、第２図はｐ型不純物注入層の不純物濃度分布
図、第３図は従来の半導体装置の製造工程を示す断面図
、第４図（ａ）（ｂ）は本発明の他の半導体装置の製造
方法の工程を示す断面図、第４図（ｃ）はｐ型不純物注
入層の不純物濃度分布図、第５図、第６図、第７図は本
発明の実施例の半導体装置の断面図である。 】・・・ｆ地材料、２・・・多結晶半導体層、１０・・
・ｐ型不純物注入層、１】−・・・ｐ型イオン打込み、
２０・・・レジスト、１００・・・ｐ型基板、２００・
・・！１＋型＋込層、３００，３０１，３０２，３０３
・・・絶縁膜、４００・・・ｎ型層、５００・・・ｐ十
型多結晶半導体層、４１０．７００・・・ｎ＋型型数散
層５３０，６００・・・ｐ型拡散層、５１０，５２０・
・Ｐ型拡散層。 ８０１．８０２，８０３，８１１，８１２，８１３・・
・電ｔ４゜ 鳩　１　囚 蓼　２　℃ 第 囚 （（Ｌ） （Ｃ） 第 り 因 第 を 図 第 ヰ 因 （良） （Ｃ） 茎 胆

Claims (1)

1. 【特許請求の範囲】 １、側面に少なくとも２つ以上の凹面を有する導電体層
   を設けたことを特徴とする半導体装置。 ２、上記導電体層が多結晶半導体層もしくは単結晶半導
   体層もしくはアモルファス層であることを特徴とする請
   求項第１項記載の半導体装置。 ３、上記導電体層内にｐ型不純物を設けたことを特徴と
   する請求項第１項もしくは第２項記載の半導体装置。 ４、上記導電体層がｐ型拡散層領域の引き出し電極であ
   ることを特徴とする請求項第１項乃至第３項記載の半導
   体装置。 ５、上記導電体層内のｐ型不純物がｐ型拡散層領域と電
   気的に接続されていることを特徴とする請求項第４項記
   載の半導体装置。 ６、上記導電体層がバイポーラトランジスタのベース引
   き出し電極であり、上記ｐ型拡散層領域がベース領域で
   あることを特徴とする請求項第５項記載の半導体装置。 ７、上記導電体層がＭＯＳトランジスタのソース、ドレ
   イン引き出し電極で、上記ｐ型拡散層領域がソース、ド
   レイン領域であることを特徴とする請求項第５項記載の
   半導体装置。 ８、上記導電体層がバイポーラトランジスタのコレクタ
   、エミッタ引き出し電極で、上記ｐ型拡散層領域がコレ
   クタ、エミッタ領域であることを特徴とする請求項第５
   項記載の半導体装置。 ９、導電体層を具備し、該導電体層内に少なくとも１層
   以上のｐ型の不純物層を形成する工程と、前記導電体層
   上にパターン形成された被膜を設ける工程と、該被膜を
   マスクとして導電体層を等方的にエッチングする工程を
   有することを特徴とする半導体装置の製造方法。 １０、上記ｐ型不純物層の形成工程後にアニール工程を
   有することを特徴とする請求項第９項記載の半導体装置
   の製造方法。 １１、上記導電体層内のｐ型不純物層の外方拡散により
   導電体層と接続した半導体層内にｐ型拡散層を形成する
   工程を有することを特徴とする請求項第９項もしくは第
   １０項記載の半導体装置の製造方法。 １２、上記ｐ型不純物層の濃度が１０＾１＾９ｃｍ＾−
   ＾３以上であることを特徴とする請求項第９項乃至第１
   １項記載の半導体装置の製造方法。 １３、上記導電体層のエッチングされた側面に少なくと
   も２つ以上の凹面があることを特徴とする請求項第９項
   乃至第１２項記載の半導体装置の製造方法。