JPH0210460A - インタフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置間を接続するインタフェース回
路に係り、特に少ない信号ｍ数でデータ転送を実施する
装置間インタフェース回路に関するものである。

〔従来の技術〕

従来、この種の装置間インタフェース回路テハ、送信す
べきデータ量のビット数に対した信号線を用意し、デー
タを並列に転送することにより装置を結合していた。

〔発明が解決しようとする課題〕

上述し九従来の装置間インタフェース回路は、データ量
に対応した信号線を持っていたため信号線の数が多く、
信号線の数だけ必要となる送受信回路のハードワエア量
も多いという課題がアシ、高価格なインタフェース回路
となった。また、複数のデータを並列に転送するため、
信号間の伝ばんに時間差が生じ（これをスキューという
）、このため転送の繰夕返し周期が高速にできないとい
う課題があった。

〔課題を解決するための手段〕

本発明のインタフェース回路は、データ処理装置間を接
続するインタフェース回路において、送出データを複数
のビット群に分割する手段と、この手段により分割され
たデータ各々に対応して設けられそのデータを並直列変
換して送信する手段と、この手段によって得られたシリ
アルデータを転送する手段と、この手段により転送され
たデータを受信し直並列変換する手段と、この手段によ
り並列に変換されたデータを受信しスタックする手段と
、各スタック手段の情報を同期して取り出す手段を有す
るものである。

〔作　用〕

本発明においては、データをグループ毎に各々独立にシ
リアルに転送する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

図は本発明の一実施例を示すブロック図である。

図において、１は送信回路、２は受信回路で、ｎバイト
のデータをこの送信回路１よシ受信回路２に送出するよ
うに構成されている。３は処理回路である。４はデータ
・レジスタ、５ｔ、５ｔ・・拳５ｎは１バイト並列転送
パスで、これらは送出データを複数のビット群に分割す
る分割手段を構成している。６１．６２・・・６ｎは並
直列変換回路で、この並直列変換回路６１〜６ｎは上記
分割手段により分割されたデータ各々に対応して設けら
れそのデータを並直列変換して送信する送信手段を構成
している。γ１．γ！ψａａ７ｎは直列転送パスで、こ
の直列転送パス７ｘ＝７ｎは上記送信手段によって得ら
れたシリアルデータを転送する転送手段を構成している
。Ｌ、８２・・拳８ｎは直並列変換回路で、この直並列
変換回路８１〜８ｎは上記転送手段により転送されたデ
ータを受信し直並列変換する直並列変換手段を構成して
いる。９１．９２・・−９ｎは１バイトスタック回路で
、この１バイトスタック回路９１〜９ｎは上記直並列変
換手段により並列に変換されたデータを受信しスタック
する手段を構成している。１０は同期回路、１１はデー
タ・レジスタで、これらは各スタック手段の情報を同期
して取り出す手段を構成している。

１２紘データ・レジスタ１１の出力を入力とする処理回
路である。

つぎＫこの図に示す実施例の動作を説明する。

まず、データ・レジスタ４Ｈ送信すべきデータをスタッ
クしておくレジスタでア夛、処理回路３より送信データ
を与えられ、そのデータを１バイト並列転送パス５１〜
５ｎを経て各々バイトごとに並直列変換回路６１〜６ｎ
に送出する。そして、この並直列変換回路６１〜６ｎは
データ・レジスタ４から１バイト単位で並列に送られて
きたデータを直列に変換し、直列転送パス７１〜７ｎを
介して受信回路２に送出する。

つぎに、直並列変換回路８１〜８ｎは直列転送パス７１
〜７ｎを通して送信回路１から送られてきたデータを直
列から並列に変換し、１バイトスタック回路９１〜９ｎ
ｉＣそれぞれ送出する。そして、この１バイトスタック
回路９１〜９ｎは直並列変換回路８１〜８ｎによって１
バイト単位の並列にされたデータをスタックしておく。

つぎに、同期回路１０は、１バイトスタック回路９１〜
９ｎに全バイトのデータが揃ったかどうかをチエツクす
る回路で、全バイトが揃うとデータ・レジスタ１１に各
々の１バイトスタック回路９１〜９ｎよりデータを格納
する。そして、このデータ・レジスタ１１は転送された
データを格納し、処理回路１２にこれを渡す。

〔発明の効果〕

以上説明したように本発明は、データをグループ毎に各
々独立にシリアルに転送することにより、少い信号線数
により転送サイクルの速いインタフェースを実現するこ
とができる効果がある。また、本発明は、受信回路に受
信データを同期して取り出す手段を備えることにより、
ケーブルの遅延時間のばらつきを意識する必要がない、
インタフェース回路を実現することができる効果がある
。

【図面の簡単な説明】 図は本発明の一実施例を示すブロック図である。 １・・・・送信回路、２・・・・受信回路、３−・・φ
処理回路、４・拳・−データ・レジスタ、５１〜５ｎ・
・・−１バイト並列転送パス、６１〜６ｎ・・・・並直
列変換回路、７１〜７ｎ・・直列転送パス、８□〜８ｎ
・・・・直並列変換回路、９１〜９ｎ　　・−・・１バ
イトスタック回路、１０１１・・・同期回路、１１−・
・−データ・レジスタ、１２・・・・処理回路。

Claims (1)

【特許請求の範囲】
1. データ処理装置間を接続するインタフェース回路におい
   て、送出データを複数のビット群に分割する手段と、こ
   の手段により分割されたデータ各々に対応して設けられ
   該データを並直列変換して送信する手段と、この手段に
   よつて得られたシリアルデータを転送する手段と、この
   手段により転送されたデータを受信し直並列変換する手
   段と、この手段により並列に変換されたデータを受信し
   スタックする手段と、各スタック手段の情報を同期して
   取り出す手段を有することを特徴とするインタフェース
   回路。