JPH02101748A - Manufacture of field effect transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は電界効果トランジスタの製造方法に関するも
のであり、特に、ゲート絶縁膜を具えたＭＩＳ（：Ｍｅ
ｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型トランジスタの短チヤネル効果を抑制するため
、サイドウオールを用いて電界緩和領域を形成する製造
技術に閉する。Detailed Description of the Invention (Industrial Application Field) The present invention relates to a method for manufacturing a field effect transistor, and in particular to a method for manufacturing a field effect transistor (MIS (:Me) having a gate insulating film.
tal In5lator Sem1conduct
In order to suppress the short channel effect of an or) type transistor, a manufacturing technique is used in which a sidewall is used to form an electric field relaxation region.
（従来の技術）
従来より、電子機器の小型化、高速化といった要求に従
って、これら機器を構成する電界効果トランジスタ（以
下、ＦＥＴ（：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
−５ｉｓｔｏｒ）と称する場合も有る。）の微細化や高
集積化が進められている。(Prior Art) Conventionally, in accordance with the demand for smaller size and higher speed electronic devices, field effect transistors (hereinafter referred to as FETs) that constitute these devices have been developed.
-5istor). ) are being miniaturized and highly integrated.
周知のように、ＦＥＴの微細化は短チヤネル効果と称さ
れるトランジスタ内部の電界集中をもたらし、特に、ゲ
ート絶縁膜を具えたＭＩＳＦＥＴでは、この電界集中に
より素子特性が劣化するという欠点か有る。As is well known, miniaturization of FETs brings about concentration of electric fields inside the transistors called short channel effect, and especially in MISFETs provided with a gate insulating film, this electric field concentration causes deterioration of device characteristics, which is a drawback.
このような欠点を解消するため、ソース領域やドレイン
領域よりも不純物濃度（ドーズ量）が低い電界緩和領域
を、これらソース領域及びドレイン領域とオフセットさ
せて形成することによって、ＬＤＤ （Ｌｉｑｈｔｌｙ
ＤｏｐｅｄＤｒａｉｎ）と称される構造を採用したＦ
ＥＴが提案され、シリコンから成る基板を用いたＭＯＳ
（：Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ） ＦＥＴでは、既に実用化されている。In order to eliminate these drawbacks, an electric field relaxation region having a lower impurity concentration (dose amount) than the source region and the drain region is formed offset from the source region and the drain region.
F that adopts a structure called DopedDrain)
ET was proposed, and a MOS using a substrate made of silicon
(:Metal Oxide Sem1conduct
or) FET has already been put into practical use.
第２図（才、従来知られているＬＤＤ型ＭＯＳＦＥＴの
構成例を基板の概略的断面により示す図である。尚、以
下の説明では、チャネル領域の図示及び不純物イオンの
注入後に行なうアニール工程の説明を省略する。FIG. 2 (FIG. 2) is a schematic cross-sectional view of a substrate showing an example of the structure of a conventionally known LDD MOSFET. In the following explanation, the illustration of the channel region and the annealing process performed after impurity ion implantation will be explained. The explanation will be omitted.
このＬＤＤ型ＭＯＳＦＥＴでは、基板１１の上側に、ゲ
ート絶縁膜に相当するゲート酸化膜１３とゲート電極１
５とを形成し、このゲート電極１５をイオン注入のマス
クとして電界緩和領域１７ヲ形成する。In this LDD type MOSFET, a gate oxide film 13 corresponding to a gate insulating film and a gate electrode 1 are provided on the upper side of a substrate 11.
5 is formed, and an electric field relaxation region 17 is formed using this gate electrode 15 as a mask for ion implantation.
然る後、上述した状態の基板１１の全面に、二酸化ケイ
素（ＳｉＯ７）または窒化シリコン（Ｓ！Ｊｎ）のよう
な絶縁材料を堆積し、この絶縁材料に対して異方性エツ
チング処理を行ない、上述したゲート電極１５の両側部
にサイドウオール１９ヲ形成する。Thereafter, an insulating material such as silicon dioxide (SiO7) or silicon nitride (S!Jn) is deposited on the entire surface of the substrate 11 in the above-described state, and an anisotropic etching process is performed on this insulating material. Sidewalls 19 are formed on both sides of the gate electrode 15 described above.
続いて、このサイドウオール１９とゲート電極１５とを
イオン注入のマスクとして、ソース領域２１とドレイン
電極２３とが形成される。Subsequently, a source region 21 and a drain electrode 23 are formed using the sidewall 19 and gate electrode 15 as a mask for ion implantation.
通常、基板１１をｐ型シリコンとした場合、１０１３（
個／ｃｍ’）程度のｎ型不純物をイオン注入して電界緩
和領域１７が形成され、ソース領域２１及びドレイン領
域２３は＋０１５（個／ｃｍ２）程度のｎ型不純物をイ
オン注入して形成される。Normally, when the substrate 11 is made of p-type silicon, 1013 (
The electric field relaxation region 17 is formed by ion-implanting an n-type impurity of approximately +015 (particles/cm2), and the source region 21 and drain region 23 are formed by ion-implanting an n-type impurity of approximately +015 (particles/cm2). .
このように不純物濃度が低い電界緩和領域１７を形成す
ることにより、空乏層を広げることが可能となる。By forming the electric field relaxation region 17 with a low impurity concentration in this manner, it becomes possible to widen the depletion layer.
上述した電界緩和領域１７の不純物濃度１８ざらに低く
することによって空乏層の拡大を図るという電界緩和の
効果を得ることができるか、電界緩和領域１７の不純物
Ｊ！度を低下させるに従ってホットキャリアの発生が助
長される。これらホットキャリアが発生すると、文献■
：″ＩＥＤＭ ８４（アイ・イー・デイ−・エム８４
）” （３３，３゜第７７４〜７７７頁、 １９８４年
）に開示されるように、発生すたホットキャリアがゲー
ト酸化膜１３に注入され、ざらに、絶縁材料で構成され
るサイドウオール１９に捕獲され、このため、素子の初
期特性の劣化を来たすという欠点が有った。Is it possible to obtain the electric field relaxation effect of expanding the depletion layer by significantly lowering the impurity concentration 18 of the electric field relaxation region 17 described above? As the temperature decreases, the generation of hot carriers is promoted. When these hot carriers are generated, the literature
：″IEDM 84 (I.E.D.M.84)
)” (33, 3゜ pp. 774-777, 1984), the generated hot carriers are injected into the gate oxide film 13 and roughly into the sidewall 19 made of an insulating material. This has the drawback of causing deterioration of the initial characteristics of the device.
電界緩和領域１７の機能を充分に発揮させるため、当該
領域の不純物濃度を下げて電界緩和を図ると共に、上述
した素子の初期特性の劣化を回避する技術の一例が文献
■：特開昭６１−２４１９７４号公報に開示されている
。この従来の技術によれば、サイドウオールを導電性材
料で構成する手法を採っており、以下、これにつき簡単
に説明する。In order to fully demonstrate the function of the electric field relaxation region 17, an example of a technique for reducing the impurity concentration in the region to relax the electric field and to avoid the deterioration of the initial characteristics of the element described above is disclosed in the document ■: JP-A-61- It is disclosed in Japanese Patent No. 241974. According to this conventional technique, a method is adopted in which the sidewall is made of a conductive material, and this will be briefly explained below.
第３図（Ａ）〜（Ｃ）は、他の従来技術として上述の文
献Ｈに開示された技術を説明するための製造工程図で、
各図は主な製造工程段階を概略的断面により示しである
。FIGS. 3(A) to 3(C) are manufacturing process diagrams for explaining the technology disclosed in the above-mentioned document H as another conventional technology,
Each figure shows a schematic cross-section of the main manufacturing process steps.
まず、基板１１の上側に、酸化シリコンから成るゲート
酸化膜１３とポリシリコンから成るゲート電極１５とを
形成する。然る後、ゲート電極をイオン注入マスクに用
い、かつゲート酸化膜１３ヲ介して、前述の不純物濃度
でイオン注入を行ない、電界緩和領域１７を形成する（
第３図（Ａ））。First, on the upper side of the substrate 11, a gate oxide film 13 made of silicon oxide and a gate electrode 15 made of polysilicon are formed. Thereafter, using the gate electrode as an ion implantation mask, ions are implanted at the aforementioned impurity concentration through the gate oxide film 13 to form the electric field relaxation region 17 (
Figure 3 (A)).
続いて、上述した状態の基板１１の上側全面に、タング
ステン（Ｗ）またはその他の高融点金属、或いはこれら
高融点金属のシリサイドから成るサイドウオール形成層
２５を堆積する（第３図（Ｂ））。Subsequently, a sidewall forming layer 25 made of tungsten (W), other high-melting point metals, or silicides of these high-melting point metals is deposited on the entire upper surface of the substrate 11 in the above-described state (FIG. 3(B)). .
次に、反応性イオンエ・ンチング法によって上述したサ
イドウオール形成層２５ヲ異方性エツチング処理し、導
電性材料から成るサイドウオール２７をゲート電極１５
の両側部に形成する。Next, the sidewall forming layer 25 described above is anisotropically etched using a reactive ion etching method, and the sidewall 27 made of a conductive material is formed on the gate electrode 15.
Formed on both sides of.
この後、サイドウオール２７とゲート電極１５とをイオ
ン注入のマスクとして前述した不純物濃度を以ってイオ
ン注入を行ない、ソース領域２１とドレイン領域２３と
が形成される（第３図（Ｃ））。Thereafter, using the sidewall 27 and the gate electrode 15 as a mask for ion implantation, ion implantation is performed at the impurity concentration described above to form the source region 21 and the drain region 23 (FIG. 3(C)). .
このようにして得られたＬＤＤ型ＭＯＳＦＥＴは、サイ
ドウオール２７が導電性材料を以って構成される。In the thus obtained LDD type MOSFET, the sidewall 27 is made of a conductive material.
これがため、ホットキャリア発生を来たすような低濃度
で電界緩和領ｔ＊＋７を構成して空乏層の拡大を図った
場合であっても、ゲート絶縁膜に注入されたホットキャ
リアを上述のサイドウオール２７によって引き抜くこと
ができるので、初期特性の劣化を回避することかできる
。Therefore, even if the electric field relaxation region t*+7 is formed with a low concentration that causes hot carrier generation to expand the depletion layer, the hot carriers injected into the gate insulating film are 27, it is possible to avoid deterioration of the initial characteristics.
（発明が解決しようとする課題）
上述した説明からも理解できるように、第３図（Ｂ）〜
（Ｃ）を参照しで説明した従来のサイドウオール形成の
工程では、ゲート電極１５の表面に接してサイドウオー
ル形成層２５ヲ堆積し、異方性エツチング処理か成され
る。従って、当該工程でゲート電極の膜減りを回避する
ため、サイドウオールを構成する材料とゲート電極を構
成する材料とを異なる導電性材料で構成し、エツチング
処理の選択性を持たせる必要が有る。(Problems to be Solved by the Invention) As can be understood from the above explanation, FIGS.
In the conventional sidewall forming process described with reference to (C), a sidewall forming layer 25 is deposited in contact with the surface of the gate electrode 15, and an anisotropic etching process is performed. Therefore, in order to avoid thinning of the gate electrode in this process, it is necessary to use different conductive materials for the sidewall and the gate electrode to provide selectivity in the etching process.
一方、半導体素子の製造プロセスでは種々の熱処理を行
なうが、ゲート電極とサイドウオールとを異なる材料で
構成する場合、熱膨張係数の差によって応力を生じ、ゲ
ート電極とサイドウオールとの剥離やゲート絶縁膜とサ
イドウオールとの剥離を来たす場合か有る。この剥離に
より、前述したホットキャリアの引き抜きに支障を来た
し、サイドウオールを絶縁材料で構成した場合と同様に
、素子の初期特性が劣化しでしまう。しかしながら、前
述したように従来の技術ではエツチング処理の選択性を
考慮する必要が有るため、ゲート電極とサイドウオール
とを同一の導電性材料で構成することが難しいという問
題点が有った。On the other hand, various heat treatments are performed in the manufacturing process of semiconductor devices, but when gate electrodes and sidewalls are made of different materials, stress is generated due to the difference in thermal expansion coefficients, resulting in peeling of the gate electrode and sidewalls and gate insulation. In some cases, this may cause separation between the membrane and the sidewall. This peeling impedes the extraction of the hot carriers described above, and the initial characteristics of the device deteriorate, as in the case where the sidewalls are made of an insulating material. However, as described above, in the conventional technique, it is necessary to consider the selectivity of the etching process, so there is a problem in that it is difficult to construct the gate electrode and the sidewalls from the same conductive material.
この発明の目的は、上述した従来の問題点に鑑み、短チ
ヤネル効果による電界集中とポットキャリア（こよる素
子の劣化とを回避し得る、優れた素子特性を有する電界
効果トランジスタの製造技術を桿供することに有る。In view of the above-mentioned conventional problems, an object of the present invention is to develop a manufacturing technology for a field effect transistor having excellent device characteristics that can avoid electric field concentration and pot carriers (device deterioration caused by short channel effects). There is something to offer.
（課題を解決するための手段）
この目的の達成を図るため、この発明の電界効果トラン
ジスタの製造方法によれば、半導体基板の上側に、ゲー
ト結締膜及びゲート電極を形成し、このゲート電極をイ
オン注入マスクとして電界緩和領域を形成する工程と、
上述したゲート電極の両側部に導電性材料から成るサイ
ドウオールを形成した後、これらゲート電極とサイドウ
オールとをイオン注入マスクとして、ソース領域及びド
レイン領域を形成する工程と
を経て電界効果トランジスタを製造するに当り、前述し
たサイドウオールの形成を、上述したゲート電極の上側
にゲート電極保護膜を設けて行なう
ことを特徴としている。(Means for Solving the Problems) In order to achieve this object, according to the method for manufacturing a field effect transistor of the present invention, a gate binding film and a gate electrode are formed on the upper side of a semiconductor substrate, and the gate electrode is forming an electric field relaxation region as an ion implantation mask;
After forming sidewalls made of a conductive material on both sides of the gate electrode described above, a field effect transistor is manufactured through a step of forming a source region and a drain region using these gate electrodes and sidewalls as ion implantation masks. In doing so, the above-mentioned sidewall is formed by providing a gate electrode protection film on the above-mentioned gate electrode.
また、この発明の実施に当り、上述したゲート電極とサ
イドウオールとを同一の導電性材料で構成するのが好適
である。Further, in carrying out the present invention, it is preferable that the gate electrode and the sidewall described above are made of the same conductive material.
（作用）
この発明に係る電界効果トランジスタの製造方法の構成
によれば、ゲート電極の上側にゲート電極保護膜を配設
した状態で、異方性エツチング処理を行なってサイドウ
オールを形成する。この異方性エツチング時にゲート電
極はエツチングされないのでエツチング処理の材料選択
性を考慮しなくでも良い。また、この方法によれば、ゲ
ート電極とサイドウオールとを同一の導電性材料を用い
で構成した場合でも、ゲート電極の膜減りを回避するこ
とかできると共に、剥離の問題を解決することができる
。(Function) According to the structure of the method for manufacturing a field effect transistor according to the present invention, the sidewall is formed by performing anisotropic etching treatment with the gate electrode protective film disposed above the gate electrode. Since the gate electrode is not etched during this anisotropic etching, there is no need to consider the material selectivity of the etching process. Furthermore, according to this method, even if the gate electrode and the sidewall are made of the same conductive material, it is possible to avoid thinning of the gate electrode film and to solve the problem of peeling. .
（実施例）
以下、図面％？照して、この発明の電界効果トランジス
タの製造方法の好適実施例につき説明する。尚、以下の
説明の理解を容易にするため、特定の条件を例示して説
明するが、この発明は、これら例示条件にのみ限定され
るものではないことを理解されたい。(Example) Below is the drawing percentage? A preferred embodiment of the method for manufacturing a field effect transistor according to the present invention will now be described. Note that in order to facilitate understanding of the following description, specific conditions will be illustrated and explained, but it should be understood that the present invention is not limited only to these exemplified conditions.
第１図（Ａ）〜（Ｃ）は、この発明の方法の好適実施例
を説明するための説明図であり、第３図（Ａ）〜（Ｃ）
と同様に、各図は主要な製造工程での状態を基板断面に
より示しである。尚、図において、断面を表わすハツチ
ングは一部省略しである。また、既に説明した構成成分
と同一の機能を有するものには同一の符号を付しで示す
。FIGS. 1(A) to (C) are explanatory diagrams for explaining a preferred embodiment of the method of the present invention, and FIGS. 3(A) to (C)
Similarly, each figure shows the state of the main manufacturing process using a cross section of the substrate. In the figures, hatchings representing cross sections are partially omitted. In addition, components having the same functions as those already described are denoted by the same reference numerals.
ざらに、各図は、この発明を理解できる程度に概略的に
示しであり、従って、各構成成分の寸法、形状及び配百
関係等は図示の実施例にのみ限定されるものではない。Generally, each figure is shown schematically to the extent that the present invention can be understood, and therefore, the dimensions, shapes, distribution relationships, etc. of each component are not limited to the illustrated embodiments.
まず、ｐ型シリコンから成る基板１１の表面に、従来と
同様にゲート酸化膜１３ヲ形成する。First, a gate oxide film 13 is formed on the surface of a substrate 11 made of p-type silicon, as in the conventional method.
続いて、この発明の実施例によれば、基板１１の全面に
ポリシリコンを堆積し、然る後、例えば酸化シリコンか
ら成るゲート電極保護膜２９をパターン形成し、当該保
護膜２９ヲエツチングマスクとしてポリシリコンを工・
ンチングしてゲート電極１５を形成する。Next, according to the embodiment of the present invention, polysilicon is deposited on the entire surface of the substrate 11, and then a gate electrode protective film 29 made of, for example, silicon oxide is patterned, and the protective film 29 is used as an etching mask. Machining polysilicon
The gate electrode 15 is formed by etching.
次に、上述したゲート電極保護膜２９が被着したゲート
電極１５ヲイオン注入マスクに用い、従来の不純物濃度
（ドーズＮ）の約１／１０に相当する１０’２ Ｃ個／
ｃｍ２）でｎ型不純物をイオン注入し、電界緩和領域３
０を形成する（第１図（Ａ））。Next, the gate electrode 15 covered with the gate electrode protective film 29 described above was used as an ion implantation mask to implant 10'2 C/10' impurities, which is about 1/10 of the conventional impurity concentration (dose N).
cm2), an n-type impurity is ion-implanted to form the electric field relaxation region 3.
0 (FIG. 1(A)).
続いて、この実施例では、上述した基板１１の上側全面
１こ、ゲート電極１５と同一の導電性材料であるポリシ
リコンを堆積し、第１図（Ｂ）に示すようなサイドウオ
ール形成層３１が得られる。Next, in this embodiment, polysilicon, which is the same conductive material as the gate electrode 15, is deposited on the entire upper surface of the substrate 11 described above, and a sidewall forming layer 31 as shown in FIG. 1(B) is formed. is obtained.
上述したゲート電極１５の形成からサイドウオール形成
層３１の堆積までの間、当該形成層３１（後述するサイ
ドウオール）とゲート電極１５との間の電気的な導通を
妨げるような自然酸化膜の発生や絶縁材料の残存には充
分に配慮し、洗浄またはその他の処理を行なうのが好適
である。During the period from the formation of the gate electrode 15 described above to the deposition of the sidewall forming layer 31, a natural oxide film that prevents electrical conduction between the forming layer 31 (sidewall to be described later) and the gate electrode 15 is generated. It is preferable to perform cleaning or other treatment with due consideration given to the remaining insulating material.
さらに、周知のように、ゲート電極１５を構成するポリ
シリコンには、リン（Ｐ）！始めとするｎ型不純物を添
加して低抵抗化を図るのが一般的である。従って、サイ
ドウオール形成層３１に同様な不純物を添加しても良い
。Furthermore, as is well known, polysilicon constituting the gate electrode 15 contains phosphorus (P!)! It is common to add n-type impurities such as n-type impurities to lower the resistance. Therefore, similar impurities may be added to the sidewall forming layer 31.
次に、反応性イオンエツチング法によって上述したサイ
ドウオール形成層３１ヲ異方性エツチング処理する。こ
のエツチング処理時に、前述したゲート電極保護膜２９
がマスクとして機能するため、ゲート電極１５を損傷し
たつすることなく、当該電極１５と同一材料のポリシリ
コンでサイドウオール３３ヲ形成することができる。Next, the above-mentioned sidewall forming layer 31 is anisotropically etched using a reactive ion etching method. During this etching process, the gate electrode protective film 29 described above is removed.
Since the gate electrode 15 functions as a mask, the sidewall 33 can be formed of polysilicon, which is the same material as the gate electrode 15, without damaging the gate electrode 15.
続いて、酸化シリコンのみを除去し得るエツチング技術
によって、ゲート電極保護膜２９を除去し、さらに、ゲ
ート電極１５及びサイドウオール３３をマスクに用いて
ゲート酸化膜１３ヲパターンニングする。然る後、サイ
ドウオール３３とゲート電極１５とをイオン注入のマス
クに用い、第３図（Ｃ）を参照しで説明した条件でｎ型
不純物をイオン注入することによってソース領域２１と
ドレイン領ｆｔｔ２３とを形成する（第１図（Ｃ））。Subsequently, the gate electrode protection film 29 is removed by an etching technique that can remove only silicon oxide, and the gate oxide film 13 is patterned using the gate electrode 15 and sidewalls 33 as a mask. After that, using the sidewall 33 and the gate electrode 15 as a mask for ion implantation, the source region 21 and the drain region ftt23 are ion-implanted with n-type impurities under the conditions described with reference to FIG. 3(C). (Fig. 1(C)).
上述した工程の後、図示していない従来と同様な工程を
経て、ソース電極、ドレイン電極、層間絶縁膜、配線等
を形成して、ＬＤＤ型ＭＯＳＦＥＴを完成する。After the above-described steps, a source electrode, a drain electrode, an interlayer insulating film, wiring, etc. are formed through steps not shown in the drawings similar to the conventional method, thereby completing the LDD MOSFET.
以上、この発明の好適実施例につき説明したか、この発
明は上述した実施例にのみ限定されるものではない。Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments.
例えば、上述した好適実施例では、ゲート電極とサイド
ウオールとをポリシリコンノで構成し、ゲート電極保護
膜を酸化シリコンで構成した場合につき例示して説明し
た。しかしながら、ゲート電極とサイドウオールとを、
高融点金属、またはこれらのポリサイド或いはシソサイ
ドで構成しても良い。For example, in the above-described preferred embodiment, the gate electrode and sidewall are made of polysilicon, and the gate electrode protection film is made of silicon oxide. However, the gate electrode and sidewall
It may be composed of a high melting point metal, or polycide or sisoside thereof.
また、ゲート電極保護膜を構成する材料は、上述した導
電性材料との間で、エツチングの選択性を考慮して種々
の材料を用いることができる。Furthermore, various materials can be used for the gate electrode protection film, taking etching selectivity into consideration between the above-mentioned conductive materials.
さらに、上述した好適実施例ではｐ型シリコン基板にｎ
型不純物を注入し、ｎチャネルを有するＬＤＤ型ＭＯ３
ＦＥＴを例示して説明した。しかしながら、ｎチャネル
を有するＬＤＤ型ＭＯ３ＦＥＴに、この発明の方法を適
用した場合であっても、上述した好適実施例と同様な効
果が得られる。Furthermore, in the preferred embodiment described above, the p-type silicon substrate has an n
LDD type MO3 with n-channel implanted with type impurities
The explanation was given using an FET as an example. However, even when the method of the present invention is applied to an LDD type MO3FET having an n-channel, the same effects as in the preferred embodiment described above can be obtained.
これ（こ加えて、上述した説明ではシリコン基板を用い
たＭＯＳＦＥＴｔ例示したが、この発明の方法は、ガリ
ウム砒素（ＧａＡｓ）を始めとする化合物半導体を用い
たＭＩＳＦＥＴであっても、上述と同様の効果を期待す
ることができる。(In addition, in the above explanation, MOSFETs using a silicon substrate were exemplified, but the method of the present invention can also be applied to MISFETs using compound semiconductors such as gallium arsenide (GaAs). You can expect good results.
これら材料、形状、数値的条件及びその他の条件は、こ
の発明の目的の範囲内で、任意好適な設計の変更及び変
形を行ない得ること明らかである。It is clear that these materials, shapes, numerical conditions, and other conditions may be subjected to any suitable design changes and modifications within the scope of the invention.
（発明の効果）
上述した説明からも明らかなように、この発明の電界効
果トランジスタの製造方法によれば、ゲート電極の上側
にゲート電極保護膜を配設した状態で、サイドウオール
の形成を目的とした異方性エツチング処理を行なう。従
って、ゲート電極とサイドウオールとのエツチングの選
択性を考慮する必要がない。また、ゲート電極とサイド
ウオールとを同一の導電性材料で形成した場合であって
も、ゲート電極の膜減りを来たすことがない。(Effects of the Invention) As is clear from the above description, according to the method for manufacturing a field effect transistor of the present invention, the method for manufacturing a field effect transistor of the present invention can be used to form a sidewall while a gate electrode protective film is provided above the gate electrode. Perform an anisotropic etching process. Therefore, there is no need to consider the etching selectivity between the gate electrode and the sidewall. Further, even when the gate electrode and the sidewall are formed of the same conductive material, the film of the gate electrode is not reduced.
従って、この発明の方法を適用することにより、短チヤ
ネル効果による電界集中とホットキャリアによる素子の
劣化とを回避し、優れた素子特性を有する電界効果トラ
ンジスタを製造することができる。Therefore, by applying the method of the present invention, it is possible to avoid electric field concentration due to the short channel effect and device deterioration due to hot carriers, and to manufacture a field effect transistor having excellent device characteristics.
第１図（Ａ）〜（Ｃ）は、この発明の好適実施例を説明
するため、主な工程を概略的な基板断面により示す説明
図、
第２図は、従来技術を説明するため、概略的な基板断面
により示す説明図、
第３図（Ａ）〜（Ｃ）は、他の従来技術を説明するため
、第１図（Ａ）〜（、Ｃ）と同様に示す説明図である。
１１・・・・基板
１３・・・・ゲート酸化膜（ゲート絶縁膜）１５・・・
・ゲート電極、１７．３０・・・・・電界緩和領域１９
・・・・サイドウオール（絶縁材料）２１・・・・ソー
ス領域、２３・・・・ドレイン領域２５、３１・・・・
サイドウオール形成層２７、３３・・・・サイドウオー
ル（導電性材料）２９・・・・ゲート電極保護膜。
特許出願人 沖電気工業株式会社やFIGS. 1(A) to (C) are explanatory diagrams schematically showing the main steps in cross section of a substrate in order to explain a preferred embodiment of the present invention, and FIG. FIGS. 3A to 3C are explanatory diagrams similar to FIGS. 1A to 1C, for explaining other conventional techniques. 11... Substrate 13... Gate oxide film (gate insulating film) 15...
・Gate electrode, 17.30...Electric field relaxation region 19
...Side wall (insulating material) 21...Source region, 23...Drain region 25, 31...
Sidewall forming layers 27, 33...Sidewall (conductive material) 29...Gate electrode protective film. Patent applicant Oki Electric Industry Co., Ltd.
Claims (2)
極を形成し、該ゲート電極をイオン注入マスクとして電
界緩和領域を形成する工程と、前記ゲート電極の両側部
に導電性材料から成るサイドウォールを形成した後、こ
れらゲート電極とサイドウォールとをイオン注入マスク
として、ソース領域及びドレイン領域を形成する工程と
を経て電界効果トランジスタを製造するに当り、前記サ
イドウォールの形成を、前記ゲート電極の上側にゲート
電極保護膜を設けて行なう ことを特徴とする電界効果トランジスタの製造方法。(1) A step of forming a gate insulating film and a gate electrode on the upper side of a semiconductor substrate, and forming an electric field relaxation region using the gate electrode as an ion implantation mask, and side walls made of a conductive material on both sides of the gate electrode. After forming the gate electrode and the sidewalls, the gate electrode and the sidewalls are used as ion implantation masks to form a source region and a drain region. 1. A method for manufacturing a field effect transistor, comprising providing a gate electrode protection film on the upper side.
性材料で構成することを特徴とする請求項１に記載の電
界効果トランジスタの製造方法。(2) The method for manufacturing a field effect transistor according to claim 1, wherein the gate electrode and the sidewalls are made of the same conductive material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560788A JPH02101748A (en) | 1988-10-11 | 1988-10-11 | Manufacture of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560788A JPH02101748A (en) | 1988-10-11 | 1988-10-11 | Manufacture of field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101748A true JPH02101748A (en) | 1990-04-13 |
Family
ID=17281085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25560788A Pending JPH02101748A (en) | 1988-10-11 | 1988-10-11 | Manufacture of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101748A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174236A (en) * | 1988-12-27 | 1990-07-05 | Nec Corp | Manufacture of semiconductor device |
| JP2005197640A (en) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | Flash memory element manufacturing method |
-
1988
- 1988-10-11 JP JP25560788A patent/JPH02101748A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174236A (en) * | 1988-12-27 | 1990-07-05 | Nec Corp | Manufacture of semiconductor device |
| JP2005197640A (en) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | Flash memory element manufacturing method |
| JP4575048B2 (en) * | 2003-12-29 | 2010-11-04 | 株式会社ハイニックスセミコンダクター | Method for manufacturing flash memory device |
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