JPH0199388A - データ伸長方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 この発明は、画像伝送を行う場合に画像データを圧縮し
て送出し、圧縮されたデータを伸長するデータ伸長方式
に関し、 圧縮データを伸長する場合の処理速度を向上することを
目的とし、 マイクロプロセッサと、伸長データとその有効ビット数
を記録するテーブルと、圧縮データを格納するシフトレ
ジスタと、該シフトレジスタを前記有効ビット数シフト
する制御回路とを具備するシステムを構成し、°白／黒
を示すビットとシフトレジスタのビットとでアドレスを
作成し、該アドレスでテーブルを参照し前記伸長データ
と有効ビット数を取出し、該有効ビット数前記制御回路
が圧縮データをシフトし順次テーブルを参照し、圧縮デ
ータを伸長するように構成する。

〔産業上の利用分野〕

この発明は、画像伝送を行う場合に画像データを圧縮し
て送出し、圧縮された≠−夕を伸長するデータ伸長方式
に関するものである。

情報処理の分野で、画像処理を行う場合が多くなり、画
像データは処理データ量が多いので、国際通信規約に基
づいて、画像データを圧縮して伝送を行い、圧縮された
データを伸長する方式が採用されている。一方処理速度
の高速化が要求されており、圧縮、特に伸長する場合に
処理が高速に行えるデータ伸長方式が必要とされている
。

〔従来の技術〕

従来はデータを伸長するのに、第３図に示すシステムを
用いていた。システムは、マイクロプロセッサ（以後肝
υと記す）１と、圧縮データを格納するコードメモリ２
と、伸長されたデータを格納するイメージメモリ３と、
ＭＰＵＩを動作させるプログラムと圧縮／伸長処理時に
参照するテーブルを格納したＲＯＭ　４と、圧縮／伸長
処理時に使用するＲＡＭ　５とで構成されている。

例えば、ＲＯＭ　４は国際通信規約、ＣＣＩＴＴ　　Ｇ
ａをテーブルとして格納している。コードメモリ２に格
納された圧縮データ、即ちコードデータ例えば、”０１
１１１０１００１０１０１１’を伸張する場合、圧縮デ
ータは白コード埼）ら始まるので、まずテーブルの白の
Ｍｌ符合を参照して、白コード゛０１１１’を見いだす
。

このコードは白２個である。次に残ったコードデータ１
０１００１０１０１１に基づいて、テーブルを検索して
黒コード゛１０’を見いだす。これは、黒３個を示す。

次に残ったコードデータ゛１００１０１０１１’に基づ
いてテーブルを参照して、白のメイクアップコード゛１
００１０’　を見いだす。これは、白１２８個を示す０
次の残りのデータコード°１０１１’に基づいてテーブ
ルを参照して白４個の”１０１１’　を見いだす。

これは白４個である。上記して見出した伸長データはイ
メージメモリ３に格納される。

上記したテーブルの参照手順は、ＲＯＭ　４に格納され
たプログラムによって行われている。

〔発明が解決しようとする問題点〕

従来のデータ伸長方式は、プログラムによって処理され
ており、伸長のテーブル参照に時間がかかるという問題
があった。

この発明は、上記した従来の状況から、圧縮データを伸
長する場合の処理速度の向上の可能なデータ伸長方式を
提供することを目的とするものである。

〔問題点を解決するための手段〕

この発明は、第１図の原理図に示すように、伸長データ
とその有効ビット数を格納するテーブル７と、圧縮デー
タ即ち、コードデータを格納するシフトレジスタ６−１
とシフトレジスタ６−１を制御し有効ビット数シフトす
る制御回路６をシステムに付設しである。

〔作　用〕

コードメモリ２から圧縮データ即ち、コードデータをシ
フトレジスタ６−１に入力し、この１３ビツト目に白／
黒を表示するビットを格納し、シフトレジスタ６−１の
ビット０〜１３をアドレスとしてテーブル７を参照して
、該当する伸長データとその有効ビット数を取だす。制
御回路６はシフトレジスタ６−１を有効ビット数シフト
し、順次繰り返して伸長データを取り出しデータを伸長
する。

しかして、データ伸長がハード化され処理速度の向上が
可能になる。

〔実施例〕

第２図は本発明の実施例を示すブロック図であり、第３
図と同一箇所は同じ符合を用いる。本発明の異なる箇所
は、従来ＲＯＭに内在されていたテーブルをテーブル７
として外付し、テーブル７に格納する伸長データの有効
ビット数を設けた点と、テーブル７を参照するアドレス
を作成するシフトレジスタ６−１と、シフトレジスタ６
−１を有効ビット数シフトする制御回路６とを設けた点
である。

テーブル７は、第２図に示すように、白／黒の区切れを
示すＴＲＭビット（１ビツト）と、ラインの終わりを検
出するとフラグを立てるＢＯＬビット（１ビツト）と、
メイクアップであることを示すＭＫＵＰビット（１ビツ
ト）と、伸長データ（１２ビツト）と、伸長データの有
効ビット数（４ビツト）との１９ビツト構成のデータで
あり、テーブル７は黒テーブル７−１と白テーブル７−
２とで構成されている。

このテーブル７のアドレスは圧縮データ、即ちコードデ
ータとその先頭に白／黒（’ｌ’／’０’）のビットを
付けた１４ビツトで構成しである。

コードメモリ２から転送されるコードデータはシフトレ
ジスタ６−１の下桁３２ビツトに入力される。

なお、シフトレジスタ６−１は６４ビツトで構成されて
いる。

制御回路６は、シフトレジスタ６−１のシフトを制御す
る制御部６−２と、テーブル７が参照されて取出された
データを保持するコントロールレジスタ６−３と、アド
レスの白／黒ビットを決定するフリツブフロップ回路（
以後ＦＦ回路と記す）６−４とで構成されている。

従来例に用いた圧縮データ即ち、コードデータ’０１１
１１０１００１０１０１１’　（１５ビツト）を用いて
動作を説明する。このコードデータは、シフトレジスタ
６−１の下位ビット３２ビツトに格納される。なお１６
ビツト目以降は、次に続くコードデータ☆・・が格納さ
れる。

格納が終了すると、制御部６−２は３２ビツトのデータ
をシフトレジスタ６−１の上位ビットにシフトする。シ
フト後に、制御部６−２はＭＰＵ　１に次のコードデー
タの要求をして、シフトレジスタ６−１の下位に格納す
る。

伸長の最初は、リセット状態であり、ＦＦ回路６−４の
りリセット端子に接続されたオワ回路６−４１はリセッ
ト信号が入力され、ＦＦ回路６−４の端子６−４２は論
理１°即ち白となる。また、オワ回路６−４１にライン
の終わりを検出すると、論理゛１゛であるＥＯＬビット
が入力されている。即ち、ラインが終了するとＦＦ回路
６−４は白Ｉｌｌを出力する。なお、このＦＦ回路６−
４の出力した白′１°はシフトレジスタ６−１の上位１
３ビツト目に格納され、テーブルアドレスとなり、白テ
ーブル７−２を参照する。

例の場合、’０１１１１０１００１０１１’　の最上位
に白”ｌ゛を付は最下位の°ｌ゛は０゛　となり、アド
レスは′１０１１１１０１００１０１０’となる。この
アドレスでテーブル７即ち白テーブル７−２を参照する
。そうすると、この時の出力データは、”１０００００
００００００００１００１００゜である。この上位３ビ
ツトはＴＲＭ、　ＥＯＬ、　ＭＫＵＰで、下位４ビツト
は有効ビット数、中央の１２ビツトは伸長データである
。

ＴＲＭが１°であるので、ＭＰＵ　ｔへは割込みが発生
し、ＭＰＵ　１は何等かの伸長データが見つかったこと
を知る。この出力の最下位の４ビツトの０１００゛は、
有効ビット数４であり、制御部６−２は４ビツト分、シ
フトレジスタ６−１をシフトする。

即ち、白テーブル７−２の０１１１’　がＴＲＭ　（白
／黒区切れ）°１°、有効ビット４としてコントロール
レジスタ６−３に保持される。コントロールレジスタ６
−３のＴＲＭはＦＦ回路６−４に入力され、次は黒°０
゛とされる。コントロールレジスタ６−３の伸長データ
はＭＰＵバスを介して、イメージメモリ３に白４個と格
納される。有効ビットの４は制御部６−２に送出され制
御部６−２は、シフトレジスタ６−１を４ビツト圧縮デ
ータをシフトする。この時ＦＦ回路６−４は黒テーブル
を指定する。

次ぎに、４ビツトシフトされた”０１０１００１０１０
１１☆゛（１３ビツト、最上位の０は黒テーブルを示す
）をアドレスとしてテーブル？−１を参照する。参照結
果、黒コード゛ｌＯ”が見つかる。このコード゛１０゛
は黒３個を示し有効ビットは２である。この時ＴＲ６は
ｌ゛であり、ＦＦ回路６−４は白の１゛を出力するとと
もに、制御部６−２は２ビツト、シフトレジスタ６−１
をシフトする。すなわち、アドレスは、’　１００１０
１０１１☆☆☆☆９となる。

白テーブル７−２を参照すると、’１００１０’のメイ
キャップコードが見つかる。このメイキャンプコードは
、白の１２８個を示す。この時の出力データは００１０
０００１００００００００１０１’となる。　コ（７）
ＭＫＵＰビットが°ｌ゛であるのでＭＰＵ　１に割込み
を行い、白１２８をイメージメモリ３に格納する。

ＴＲＭビットは°Ｏ゛であり、ＦＦ回路６−４は１゛　
を出力し白テーブル７−２を指定し、制御部６−２はシ
フトレジスタ６−１を有効ビット数５シフトする。

以下上記したと同様に伸長データを作成する。

（発明の効果〕 以上の説明より明らかなように、この発明によればＭＰ
Ｕがプログラムによって、テーブルを参照していたのを
、簡易な回路を付設することによってハード的に処理が
行われ、圧縮データを伸長する処理を高速化する上でき
わめて有効な効果を発揮する。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例を示すブロック図、第３図は従
来のデータ伸長を説明するためのシステム図である。 図において、１はＭＰＵ　、　２はコードメモリ、３は
イメージメモリ、６は制御回路、７はテーブルを示す。 ＋発明１（図 第１図 従！−テ”−タづ中長Ｃ岐明１＞ｒ−ｐ褐シズテ４図第
３図

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサ（１）と、伸長データとその有効ビ
   ット数を記録するテーブル（７）と、圧縮データを格納
   するシフトレジスタ（６−１）と、該シフトレジスタ（
   ６−１）を前記有効ビット数シフトする制御回路（６）
   とを具備するシステムを構成し、白／黒を示すビットと
   シフトレジスタ（６−１）のビットとでアドレスを作成
   し、該アドレスでテーブル（７）を参照し前記伸長デー
   タと有効ビット数を取出し、該有効ビット数前記制御回
   路が圧縮データをシフトし順次テーブル（７）を参照し
   、圧縮データを伸長することを特徴とするデータ伸長方
   式。