JPH0198196A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH0198196A JPH0198196A JP62257698A JP25769887A JPH0198196A JP H0198196 A JPH0198196 A JP H0198196A JP 62257698 A JP62257698 A JP 62257698A JP 25769887 A JP25769887 A JP 25769887A JP H0198196 A JPH0198196 A JP H0198196A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- capacitor
- switch
- buffer circuit
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 8
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサンプルホールド回路に係シ、特にバッファ回
路のオフセット電圧補償に関する。
路のオフセット電圧補償に関する。
従来、サンプルホールド回路としては、第３図に示すよ
うに、入力信号が入力端子８から第１のスイッチ１を通
してコンデンサ６にホールドされ、■入力に入力された
バッファ回路７を通′して出力される形式が一般的であ
る。
うに、入力信号が入力端子８から第１のスイッチ１を通
してコンデンサ６にホールドされ、■入力に入力された
バッファ回路７を通′して出力される形式が一般的であ
る。
ここで、コンデンサ６の他端は接地され、バッファ回路
のｅ入力と出力とは接続されている。
のｅ入力と出力とは接続されている。
前述した従来のサンプルホールド回路では、コンデンサ
６にホールドされた電位がバッファ回路７を通して出力
されるため、このコンデンサ６のホールド電位に、バッ
ファ回路７の入力電位と出力電位との差即ちオフセット
電圧が加算された状態で出力されるため、精度がよくな
いという欠点がある。
６にホールドされた電位がバッファ回路７を通して出力
されるため、このコンデンサ６のホールド電位に、バッ
ファ回路７の入力電位と出力電位との差即ちオフセット
電圧が加算された状態で出力されるため、精度がよくな
いという欠点がある。
本発明の目的は、前記欠点が解決され、オフセ、ト電圧
が加算されず、ｆｉ￥度のよいサンプルホールド回路を
提供することにある。
が加算されず、ｆｉ￥度のよいサンプルホールド回路を
提供することにある。
本発明のサンプルホールド回路の構成は、バッファ回路
の出力を出力端子となし、前記バッファ回路の−入力を
それぞれ第１．第２のスイッチを介して基準電位、及び
コンデンサの一端に接続し、前記コンデンサの他端をそ
れぞれ第３．第４のスイッチを介して前記バ、７７回路
の出力、及び前記基準電位に接続し前記バッファ回路の
抽入力を前記出力と接続し、前記コンデンサの一端に８
ｇ５のスイッチを介して入力端子としたことを特徴とす
る。
の出力を出力端子となし、前記バッファ回路の−入力を
それぞれ第１．第２のスイッチを介して基準電位、及び
コンデンサの一端に接続し、前記コンデンサの他端をそ
れぞれ第３．第４のスイッチを介して前記バ、７７回路
の出力、及び前記基準電位に接続し前記バッファ回路の
抽入力を前記出力と接続し、前記コンデンサの一端に８
ｇ５のスイッチを介して入力端子としたことを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のサンプルホールド回路の回
路図である。同図において、本実施例のサンプルホール
ド回路は、バッファ回路７の−入力をそれぞれ第１．第
２のスイッチ２，３を介して、基準電位、及びコンデン
サ６の一端に接続し、このコンデンサ６の他端をそれぞ
れ第３．第４のスイッチ４，５を介して、バッファ回路
７の出力及び前記基準電位に接続している。さらに、前
記コンデンサ６の一端に第５のスイッチ１を介して、入
力端子８となし、バッファ回路７の抽入力を出力と接続
し、出力端子９となす。
路図である。同図において、本実施例のサンプルホール
ド回路は、バッファ回路７の−入力をそれぞれ第１．第
２のスイッチ２，３を介して、基準電位、及びコンデン
サ６の一端に接続し、このコンデンサ６の他端をそれぞ
れ第３．第４のスイッチ４，５を介して、バッファ回路
７の出力及び前記基準電位に接続している。さらに、前
記コンデンサ６の一端に第５のスイッチ１を介して、入
力端子８となし、バッファ回路７の抽入力を出力と接続
し、出力端子９となす。
即ち、本実施例のサンプルホールド回路では、前述した
バッファ回路７のオフセット電圧を補償するため、バッ
ファ回路７、及びその入力をそれぞれ基準電位及びホー
ルド用コンデンサ６に接続するための第１．第２のスイ
ッチ２，３．さらに前記ホールド用コンデンサ６の他端
をバッファ回路７の出力及び基準電位に接続するだめの
第３゜第４のスイッチ４，５を有している点等が特徴的
である。
バッファ回路７のオフセット電圧を補償するため、バッ
ファ回路７、及びその入力をそれぞれ基準電位及びホー
ルド用コンデンサ６に接続するための第１．第２のスイ
ッチ２，３．さらに前記ホールド用コンデンサ６の他端
をバッファ回路７の出力及び基準電位に接続するだめの
第３゜第４のスイッチ４，５を有している点等が特徴的
である。
本実施例は、このように構成されており、第４図に示す
ようなタイミング図により、コントロールを行なう。
ようなタイミング図により、コントロールを行なう。
まず期間Ｉでは、第１．第３のスイッチ２，４がＯＮ、
第２．第４のスイッチ３，５がＯＦＦ ｔ。
第２．第４のスイッチ３，５がＯＦＦ ｔ。
ておシ、この期間Ｉに第５のスイッチ１が０Ｎ−ＯＦＦ
することによシ、入力端子８に加えられた信号がコンデ
ンサ６にホールドされる。このとき、バッファ回路７に
は基準電位が入力されているため、コンデンサ６の他端
には、バッファ回路７のオフセット電圧分だけ、基準電
位に加算された電圧が印加されている。
することによシ、入力端子８に加えられた信号がコンデ
ンサ６にホールドされる。このとき、バッファ回路７に
は基準電位が入力されているため、コンデンサ６の他端
には、バッファ回路７のオフセット電圧分だけ、基準電
位に加算された電圧が印加されている。
次に期間■では、全てのスイッチ１，２，３，４゜５が
ＯＦＦする。この期間■は、第１のスイッチ２と第２の
スイッチ３、及び第３のスイッチ４と第４のスイッチ５
のＯＮ期間が互いに重ならないように設けである。
ＯＦＦする。この期間■は、第１のスイッチ２と第２の
スイッチ３、及び第３のスイッチ４と第４のスイッチ５
のＯＮ期間が互いに重ならないように設けである。
最後に期間Ｉでは、第１．第３のスイッチ２゜４がＯＦ
Ｆ、 第２．第４のスイッチ３，５がＯＮする。この
とき、コンデンサ６のスイッチ５側の電位は基準電位と
なシ、バッファ回路７の入力には、本来の入力信号ホー
ルド電位にバッファ回路７の前記オフセット電圧が減算
された電圧が印加される。
Ｆ、 第２．第４のスイッチ３，５がＯＮする。この
とき、コンデンサ６のスイッチ５側の電位は基準電位と
なシ、バッファ回路７の入力には、本来の入力信号ホー
ルド電位にバッファ回路７の前記オフセット電圧が減算
された電圧が印加される。
従って、バッファ回路７の出力にはオフセット電圧の含
まれない正確な入力信号ホールド電圧を得ることが可能
である。
まれない正確な入力信号ホールド電圧を得ることが可能
である。
〔実施例２〕
第２図は本発明の他の実施例のサンプルホールド回路の
回路図である。同図において、本実施例のサンプルホー
ルド回路では、バッファ回路７を、Ｎｃｈ）ランジスタ
１１のソースフォロワと負荷定電流源１０とから構成し
ている。また、第１乃至第５のスイッチ２，３，４，５
．１は、Ｎｃｈ及びＰｃｈ）ランジスタの並列接続から
なる。本実施例では、このようなオフセット電圧の大き
な簡単なバッファ回路７を使用した場合でも、オフセッ
ト電圧の補償によシ、精度の良いサンプルホールド回路
を構成できる。
回路図である。同図において、本実施例のサンプルホー
ルド回路では、バッファ回路７を、Ｎｃｈ）ランジスタ
１１のソースフォロワと負荷定電流源１０とから構成し
ている。また、第１乃至第５のスイッチ２，３，４，５
．１は、Ｎｃｈ及びＰｃｈ）ランジスタの並列接続から
なる。本実施例では、このようなオフセット電圧の大き
な簡単なバッファ回路７を使用した場合でも、オフセッ
ト電圧の補償によシ、精度の良いサンプルホールド回路
を構成できる。
本実施例の特徴として、従来のような負帰還アンプによ
るバ、７７回路の場合と比べて、消費電力が少なく、大
容量負荷の駆動の際にも発振しにくい等の利点がある。
るバ、７７回路の場合と比べて、消費電力が少なく、大
容量負荷の駆動の際にも発振しにくい等の利点がある。
以上説明したように、本発明は、バッファ回路のオフセ
ット電圧を補償でき、従ってバッファ回路としである程
度オフセット電圧の大きな回路やばらつきのある回路等
を用いても、精度の良いすンプルホールド回路を構成で
きる効果がある。
ット電圧を補償でき、従ってバッファ回路としである程
度オフセット電圧の大きな回路やばらつきのある回路等
を用いても、精度の良いすンプルホールド回路を構成で
きる効果がある。
第１図は本発明の一実施例のサンプルホールド回路を示
す回路図、第２図は本発明の他の実施例のサンプルホー
ルド回路を示す回路図、第３図は従来のサンプルホール
ド回路を示す回路図、第４図は第１図のサンプルホール
ド回路の動作状態を示すタイミング図である。 １．２，３，４．５ ・・・・・・スイッチ、６・・・
・・・コンデンサ、７・・・・・・バッファ回路、８・
・・・・・入力端子、９・・・・・・出力端子、１０・
・・・・・負荷定電流源、１１・・・・・・トランジス
タ。 代理人 弁理士 内 原 晋 第１閃 第３図
す回路図、第２図は本発明の他の実施例のサンプルホー
ルド回路を示す回路図、第３図は従来のサンプルホール
ド回路を示す回路図、第４図は第１図のサンプルホール
ド回路の動作状態を示すタイミング図である。 １．２，３，４．５ ・・・・・・スイッチ、６・・・
・・・コンデンサ、７・・・・・・バッファ回路、８・
・・・・・入力端子、９・・・・・・出力端子、１０・
・・・・・負荷定電流源、１１・・・・・・トランジス
タ。 代理人 弁理士 内 原 晋 第１閃 第３図
Claims (1)
- バッファ回路の出力を出力端子となし、前記バッファ回
路の−入力をそれぞれ第１、第２のスイッチを介して基
準電位、及びコンデンサの一端に接続し、前記コンデン
サの他端をそれぞれ第３、第４のスイッチを介して前記
バッファ回路の出力、及び前記基準電位に接続し、前記
バッファ回路の他入力を前記出力と接続し、前記コンデ
ンサの一端に第５のスイッチを介して入力端子としたこ
とを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257698A JPH0198196A (ja) | 1987-10-12 | 1987-10-12 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257698A JPH0198196A (ja) | 1987-10-12 | 1987-10-12 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198196A true JPH0198196A (ja) | 1989-04-17 |
Family
ID=17309869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257698A Pending JPH0198196A (ja) | 1987-10-12 | 1987-10-12 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198196A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026804B2 (en) * | 2002-06-25 | 2006-04-11 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
-
1987
- 1987-10-12 JP JP62257698A patent/JPH0198196A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026804B2 (en) * | 2002-06-25 | 2006-04-11 | Zarlink Semiconductor (U.S.) Inc. | Sample and hold circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4066919A (en) | Sample and hold circuit | |
| KR0175299B1 (ko) | Fet 비교기 회로 | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| KR940010421B1 (ko) | 샘플 및 홀드 회로 장치 | |
| US3696305A (en) | High speed high accuracy sample and hold circuit | |
| JPS60142610A (ja) | コンパレ−タ回路 | |
| JP2777302B2 (ja) | オフセット検出回路、出力回路および半導体集積回路 | |
| JPH06232706A (ja) | 比較器 | |
| US4050065A (en) | Dual slope analog to digital converter with delay compensation | |
| JPH0198196A (ja) | サンプルホールド回路 | |
| JP3709943B2 (ja) | オフセット電圧の補償方法及びこの方法を用いるサンプルホールド回路 | |
| JPS616775U (ja) | 電流−電圧変換回路 | |
| JP3979720B2 (ja) | サンプルアンドホールド回路 | |
| JP2993532B2 (ja) | ホイートストンブリッジ型ロードセルの励振回路 | |
| JPH0828628B2 (ja) | サンプルホールド回路 | |
| JPH01253899A (ja) | サンプルホールド回路 | |
| JPH0248922Y2 (ja) | ||
| JPS63219219A (ja) | スイツチドキヤパシタ回路 | |
| JPH11205632A (ja) | サンプルホールド回路及びクランプ回路 | |
| JPS6128442Y2 (ja) | ||
| JP3144154B2 (ja) | サンプルホールド回路 | |
| JPS60198915A (ja) | 電圧比較器 | |
| JPH04205896A (ja) | サンプル・ホールド回路 | |
| SU1615632A2 (ru) | Преобразователь напр жени | |
| JP2715776B2 (ja) | Ｍｏｓ型サンプルホールドドライバー回路装置 |