JPH0196743A - Monitor device - Google Patents
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- JPH0196743A JPH0196743A JP62255144A JP25514487A JPH0196743A JP H0196743 A JPH0196743 A JP H0196743A JP 62255144 A JP62255144 A JP 62255144A JP 25514487 A JP25514487 A JP 25514487A JP H0196743 A JPH0196743 A JP H0196743A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野」
この発明は０例えばコンピュータの制御により動作をす
る集積回路を使用したディジタル機器の試験調整時ある
いは故障探究時に、コンピュータと集積回路間の入出力
データをモニタするモニタ装置に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is applicable to the input/output between a computer and an integrated circuit, for example, when testing and adjusting a digital device using an integrated circuit that operates under computer control or when searching for a fault. The present invention relates to a monitor device that monitors data.
第３図は従来のコンピュータと集積回路間の入出力デー
タをモニタするモニタ装置の図であり。FIG. 3 is a diagram of a conventional monitor device for monitoring input/output data between a computer and an integrated circuit.
図において（１）はコンピュータ、（２）はコンピュー
タ（１）の制御により動作する集積回路、（３）はコン
ピュータ（１）が出力する制御信号及びアドレス信号を
解読する制御回路、（４）は集積回路への入力データを
記憶０表示する第１のモニタ回路、（５）は集積回路（
２）からの出力データを記憶０表示する第２のモニタ回
路、ｆＯはデータバス、（ロ）はアドレスバス、（ハ）
は制御バス、に）は入力信号、（ホ）は出力信号である
。In the figure, (1) is a computer, (2) is an integrated circuit that operates under the control of computer (1), (3) is a control circuit that decodes the control signal and address signal output by computer (1), and (4) is The first monitor circuit (5) stores and displays input data to the integrated circuit (0).
2) A second monitor circuit that stores and displays the output data from 0, fO is a data bus, (b) is an address bus, (c)
is the control bus, ni) is the input signal, and (e) is the output signal.
次に動作について説明する。Next, the operation will be explained.
集積回路（２）はコンピュータ（！）からのアドレスバ
ス←）及び制御パス（ハ）の信号を解読する制御回路（
３）が出力する入力信号に）及び出力信号（ホ）によプ
定められた機能で動作する。入力信号に）が有意のとき
は集積回路（２）からデータバス（イ）を通してコンピ
ュータ（１）にデータが転送される。同時に第１のモニ
タ回路（４）が入力信号に）をトリガとしてデータを記
憶し、記憶した内容を表示する。一方、出力信号（へ）
が有意のときは、コンピュータ（１）からデータバス０
）を通して集積回路（２）にデータが転送する。同時に
第２のモニタ回路（５）が出力信号（ホ）をトリガとし
てデータを記憶し、記憶した内容を表示する。The integrated circuit (2) is a control circuit (!) that decodes signals from the address bus (←) and control path (c) from the computer (!).
3) operates according to the specified function according to the input signal () and output signal (e) output by the controller. When the input signal ) is significant, data is transferred from the integrated circuit (2) to the computer (1) via the data bus (a). At the same time, the first monitor circuit (4) stores data using the input signal as a trigger, and displays the stored contents. Meanwhile, the output signal (to)
is significant, data bus 0 is sent from computer (1)
) through which data is transferred to the integrated circuit (2). At the same time, the second monitor circuit (5) stores data using the output signal (E) as a trigger, and displays the stored contents.
〔発明が解決しようとする問題点Ｊ
上記のような従来のモニタ装置においては次のような問
題点があった。集積回路（２）がさらにアドレスバス（
ロ）の信号を入力し、この信号の番地に応じたデータを
コンピュータ（１）と授受する場合には。[Problems to be Solved by the Invention J The conventional monitor device as described above has the following problems. The integrated circuit (2) further includes an address bus (
(b) When inputting the signal and exchanging data according to the address of this signal with the computer (1).
第１及び第２のモニタ回路（４１，（５１がどの番地に
対応したデータ内容を表示しているのか判別できず。It is not possible to determine which address the data contents of the first and second monitor circuits (41, (51) correspond to are being displayed.
このため番地指定のない集積回路に対してしか使用でき
ないという問題点があった。For this reason, there was a problem in that it could only be used for integrated circuits without address designation.
この発明はかかる問題点を解決するためになされたもの
で１番地指定に応じたデータ授受の内容をモニタできる
ことを目的とする。This invention was made to solve this problem, and an object thereof is to be able to monitor the contents of data exchange in accordance with address designation.
この発明に係るモニタ装置は、集積回路に入力されるア
ドレスバスの信号をデコードするデコード回路と、この
デコード回路の出力である選択信号のいずれかと入力信
号を入力し、第１のモニタ回路を起動する第１のゲート
回路と、同一の選択信号及び出力信号を入力し、第２の
モニタ回路を起動する第２のゲート回路を備えたもので
ある。The monitor device according to the present invention includes a decoding circuit that decodes an address bus signal input to an integrated circuit, and a selection signal that is an output of this decoding circuit, and inputs an input signal to activate a first monitor circuit. The second gate circuit receives the same selection signal and output signal and activates the second monitor circuit.
この発明においては、コンピュータから指示された番地
での集積回路とのデータ授受において。In this invention, data is exchanged with an integrated circuit at an address specified by a computer.
こ０番地に対応したデコード回路の選択信号を選定し、
この信号を第１及び第２のゲート回路に入力することに
より、集積回路からの入力データは第１のモニタ回路に
記憶０表示され、出力データは第２のモニタ回路に記憶
１表示される。このため希望する番地のデータ授受内容
をモニタするととが行える。Select the selection signal of the decoding circuit corresponding to address 0,
By inputting this signal to the first and second gate circuits, the input data from the integrated circuit is stored and displayed as 0 in the first monitor circuit, and the output data is stored and displayed as 1 in the second monitor circuit. Therefore, it is possible to monitor the contents of data exchange at a desired address.
第１図はこの発明の一実施例を示すモニタ装置であり１
図において（１１はコンピュータ、 （２）ｒｉコンビ
エータ（１）の制御により動作する集積回路、（３）は
コンピュータ（１）が出力するアドレス及び制御信号を
解読する制御回路、（４）は集積回路への入力データを
記憶０表示する第１のモニタ回路、（５）は集積回路か
らの出力データを記憶１表示する第２のモニタ回路、（
６）はアドレス信号を入力し選択信号を出力するデコー
ド回路、（７１は選択信号のいずれかを選ぶスイッチ、
（８）はスイッチ（７）で選定された選択信号によシ入
力信号を有意出力する第１のゲート回路、（９）は同じ
くスイッチで選ばれた０選択信号によシ出力信号を有意
出力する第２のゲート回路。FIG. 1 shows a monitor device showing an embodiment of the present invention.
In the figure, (11 is a computer, (2) an integrated circuit that operates under the control of the ri combinator (1), (3) is a control circuit that decodes the address and control signals output by the computer (1), and (4) is an integrated circuit. (5) is a second monitor circuit that stores and displays output data from the integrated circuit (1);
6) is a decoding circuit that inputs an address signal and outputs a selection signal; (71 is a switch that selects one of the selection signals;
(8) is a first gate circuit that outputs a significant input signal according to the selection signal selected by the switch (7), and (9) outputs a significant output signal according to the 0 selection signal also selected by the switch. A second gate circuit.
０）はデータバス、←）はアドレスバス、ｆ→ハ制御バ
ス、に）は入力信号、（至）は出力信号、（へ）は第１
から第ｎの選択信号である。0) is the data bus, ←) is the address bus, f→c is the control bus, ni) is the input signal, (to) is the output signal, (to) is the first
This is the nth selection signal from .
上記のように構成されたそニタ装置において。In the monitor device configured as described above.
コンピュータ（１）がアドレスバス幹）で指定した番地
における集積回路（２）の内容を読み出そうとした場合
、制御回路（３）が入力信号に）を虫成し、集積回路（
２）からデータバス（イ）を通じてデコーダがコンピュ
ータに読み取られる。同時にデコーダ回路（６）は。When the computer (1) attempts to read the contents of the integrated circuit (2) at the address specified by the address bus trunk), the control circuit (3) converts the input signal into the integrated circuit (
The decoder is read by the computer from 2) through the data bus (a). At the same time, the decoder circuit (6).
この番地に対応して第１からｉｎの選択信号の内いずれ
か１つを有意にする。スイッチ（７）がこの有意な選択
信７号に設定してあれば、第１のゲート回路（８）は入
力信号に）をそのまま出力し第１のモニタ回路（４）が
起動され、データバス０）上のデータを記慨表示する。Corresponding to this address, any one of the first to in selection signals is made significant. If the switch (7) is set to this significant selection signal 7, the first gate circuit (8) outputs the input signal () as is, the first monitor circuit (4) is activated, and the data bus 0) Record and display the above data.
同書ニコンピュータ＜１）がアドレスバス（ハ）で指定
した番地における集積回路（２）へのデータ書き込みは
、制御回路（３）が出力信号（ホ）を生成し、この時コ
ンピュータ（１）がデータバス（イ）を通して、デ、−
夕を集積回路（２）に書き込む。同時にデコード回路（
６）はこの番地に対応して第１から第ｎの選択信号（へ
）の内いずれか１つを有意にする。スイッチ（７：がこ
の有意な信号に合わせてあれば、ＩＥ２のゲート回路（
９１は出力信号（ホ）をそのまま出力し、第２のモニタ
回路（５）が起動されデータバス（イ）上のデータを記
憶。To write data to the integrated circuit (2) at the address specified by the computer <1) on the address bus (c), the control circuit (3) generates an output signal (e), and at this time the computer (1) Through the data bus (a),
Write the data into the integrated circuit (2). At the same time, the decoding circuit (
6) makes any one of the first to nth selection signals (to) significant corresponding to this address. If the switch (7:) is aligned with this significant signal, the gate circuit of IE2 (
91 outputs the output signal (E) as is, and the second monitor circuit (5) is activated to store the data on the data bus (A).
表示する。ここでもしコンピュータ（１）がアドレスバ
ス（ロ）で他の番地を指定し、集積回路（２）からデー
タ授受を行う場合は、第１のゲート回路（８）の出力が
禁止されるので第１のモニタ回路（４）は動作しない、
第２のモニタ回路（５）も同様に動作しない。indicate. Here, if the computer (1) specifies another address on the address bus (b) and sends/receives data from the integrated circuit (2), the output of the first gate circuit (8) is prohibited, so the 1 monitor circuit (4) does not operate,
The second monitor circuit (5) also does not operate.
なお、上記実施例ではデコード回路（６）の選択信号（
へ）をスイッチ（Ｔ）により選択して使用しているが。Note that in the above embodiment, the selection signal (
) is selected and used with the switch (T).
選択信号の出力ごとにモニタ装置を構成することができ
る。A monitor device can be configured for each output of the selection signal.
第２図は複数のモニタ装置を持つ他の実施例を示すもの
で、（１）〜（３１、（６） 、（イ）〜（へ）ｆ′ｉ
ｉ！１図と全く同じものであり、（１０−１）〜（１ｏ
−ｎ）はすべて第１図の（４）、 （５）、 ＋８１．
＋９）を用いた構成と全く同じ複合モニタ回路である
。プロセッサ（１）が指定したアドレスの番地に対応し
て（１，０−１）から（１ｏ−ｎ）の複合モニタ回路の
いずれかが選択信号（へ）により指定され、集積回路（
２）とのデータ授受の内容ヲモニタすることができる。FIG. 2 shows another embodiment having a plurality of monitor devices, in which (1) to (31, (6), (a) to (f)
i! It is exactly the same as Figure 1, and (10-1) to (1o
-n) are all (4), (5), +81.
This is a composite monitor circuit that has exactly the same configuration as the one using +9). Corresponding to the address specified by the processor (1), one of the composite monitor circuits (1, 0-1) to (1on-n) is specified by the selection signal (to), and the integrated circuit (
2) It is possible to monitor the content of data exchanged with.
この発明は以上説明したとおり、デコード回路とゲート
回路を追加することにより、特定した番地における集積
回路へのデータ授受をモニタできるという効果がある。As explained above, the present invention has the advantage that by adding a decoding circuit and a gate circuit, it is possible to monitor data transfer to and from an integrated circuit at a specified address.
第１図はこの発明の一実施例を示すモニタ装置の構成図
、第２図はこの発明の他の実施例を示すモニタ装置の構
成図、第３図は従来のモニタ装置を示す構成図である０
図において（１）はコンピュータ、（２）は集積回路、
（３）は制御回路、（４）は第１のモニタ回路、（５）
は第２のモニタ回路、（６）はデコード回路、（７１は
スイッチ、（８）は第１のゲート回路、（９１は第２の
ゲート回路、（１０−１）から（１０−ｎ）は第１から
第ｎの複合モニタ回路、（イ）はデータバス、←）はア
ドレスバス、（＃うは制御バス、に）は入力信号、に）
は出力信号、（へ）は選択信号である。
なお１図中同一符号は同−又は和尚部分を示す。FIG. 1 is a block diagram of a monitor device showing one embodiment of the present invention, FIG. 2 is a block diagram of a monitor device showing another embodiment of the invention, and FIG. 3 is a block diagram showing a conventional monitor device. Some 0
In the figure, (1) is a computer, (2) is an integrated circuit,
(3) is the control circuit, (4) is the first monitor circuit, (5)
is the second monitor circuit, (6) is the decode circuit, (71 is the switch, (8) is the first gate circuit, (91 is the second gate circuit, (10-1) to (10-n) are 1st to nth composite monitor circuits, (a) is a data bus, ←) is an address bus, (# is a control bus, ni) is an input signal, ni)
is the output signal, and (to) is the selection signal. Note that the same reference numerals in Figure 1 indicate the same or similar parts.
Claims (1)
し、集積回路への入力信号及び出力信号を生成する制御
回路と、前記入力信号、出力信号及びコンピュータから
のアドレス信号により動作する集積回路と、前記アドレ
ス信号をデコードし、第１から第ｎまでの選択信号を出
力するデコード回路と、第１の入力端がこの選択信号の
いずれかに接続され第２の入力端に接続された前記入力
信号を有意出力する第１のゲート回路と、このゲート回
路の出力により入力データを記憶、表示する第１のモニ
タ回路と、第１の入力端が前記選択信号のいずれかに接
続され第２の入力端に接続された前記出力信号を有意出
力する第２のゲート回路と、このゲート回路の出力によ
り出力データを記憶、表示する第２のモニタ回路とを備
えたモニタ装置。a control circuit that decodes address and control signals output from a computer and generates input signals and output signals to the integrated circuit; an integrated circuit that operates based on the input signals, output signals, and address signals from the computer; and the address signal. a decoding circuit that decodes the input signal and outputs the first to nth selection signals; a first gate circuit for storing and displaying input data using the output of the gate circuit; a first input terminal connected to one of the selection signals and a second input terminal; A monitor device comprising: a second gate circuit that meaningfully outputs the output signal, and a second monitor circuit that stores and displays output data based on the output of the gate circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255144A JPH0196743A (en) | 1987-10-09 | 1987-10-09 | Monitor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255144A JPH0196743A (en) | 1987-10-09 | 1987-10-09 | Monitor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196743A true JPH0196743A (en) | 1989-04-14 |
Family
ID=17274693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255144A Pending JPH0196743A (en) | 1987-10-09 | 1987-10-09 | Monitor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196743A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245469B2 (en) | 2002-04-16 | 2007-07-17 | Hitachi, Ltd. | DC backup power supply device and method for diagnosing the same |
-
1987
- 1987-10-09 JP JP62255144A patent/JPH0196743A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245469B2 (en) | 2002-04-16 | 2007-07-17 | Hitachi, Ltd. | DC backup power supply device and method for diagnosing the same |
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