JPH0192999A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0192999A JPH0192999A JP62249598A JP24959887A JPH0192999A JP H0192999 A JPH0192999 A JP H0192999A JP 62249598 A JP62249598 A JP 62249598A JP 24959887 A JP24959887 A JP 24959887A JP H0192999 A JPH0192999 A JP H0192999A
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- Japan
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- capacitor
- sampling
- operational amplifier
- hold circuit
- sample
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- Pending
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- 238000005070 sampling Methods 0.000 claims abstract description 47
- 239000003990 capacitor Substances 0.000 claims abstract description 38
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 102220007331 rs111033633 Human genes 0.000 description 2
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサンプルホールド回路の構成に関する〔発明の
概要〕 本発明はサンプリングスイッチ、コンデンサ。
概要〕 本発明はサンプリングスイッチ、コンデンサ。
オペアンプから成るサンプルホールド回路において、第
１のサンプリングスイッチを介して第１の接地されたコ
ンデンサとオペアンプの正相入力に接続し、オペアンプ
の出力端子から逆相入力へ第２のコンデンサ及び第２の
サンプリングスイッチを並列に介して接続する。サンプ
リング時には、第１及び第２のサンプリングスイッチを
オンし、第１のコンデンサに備考を蓄える。ホールド時
には第１及び第２のサンプリングスイッチをオフし、第
１のコンデンサには信号分とスイッチノイズとオペアン
プのバイアス電流の和が、第２のフン パデンサにはス
イッチノイズとオペアンプのバイアス−流の和が蓄えら
れ、オペアンプの出力には信号分のみが得られる。
１のサンプリングスイッチを介して第１の接地されたコ
ンデンサとオペアンプの正相入力に接続し、オペアンプ
の出力端子から逆相入力へ第２のコンデンサ及び第２の
サンプリングスイッチを並列に介して接続する。サンプ
リング時には、第１及び第２のサンプリングスイッチを
オンし、第１のコンデンサに備考を蓄える。ホールド時
には第１及び第２のサンプリングスイッチをオフし、第
１のコンデンサには信号分とスイッチノイズとオペアン
プのバイアス電流の和が、第２のフン パデンサにはス
イッチノイズとオペアンプのバイアス−流の和が蓄えら
れ、オペアンプの出力には信号分のみが得られる。
以上の構成により高速、高精度なサンプルホールド回路
を構成できる様にしたものである。
を構成できる様にしたものである。
〔従来の技術〕 ・
従来のサンプルホールド回路は、特開昭、６１−２０６
９９９の第１図に示されるものである。
９９９の第１図に示されるものである。
従来例はサンプリングトランジスタのエミッタペース間
を逆バイアスしてホールド動作を行う様にしたサンプル
ホールド回路である。
を逆バイアスしてホールド動作を行う様にしたサンプル
ホールド回路である。
６ ＆ｉサンプリングトランジスタ、１１はホールドコ
ンデンサ、１２はバッフ１回路である。
ンデンサ、１２はバッフ１回路である。
しかし前述の従来技術では次のような問題点を有する。
すなわち、バッファ回路１２の入力リーク電流によりホ
ールド特性が悪い。これはバッファ回路の高速化を行っ
た場合、特に入力リーク電流が増加してホールド特性が
悪くなる。
ールド特性が悪い。これはバッファ回路の高速化を行っ
た場合、特に入力リーク電流が増加してホールド特性が
悪くなる。
ホールド特性を劣化させずにバッファ回路を高速化する
場合ホールドコンデンサ１１を大きくする。するとサン
プリングを高速にするためにサンプリングトランジスタ
を大きくするか、バイアス電流を増やす、すると、サン
プリングノイズが大きくなり、高精度なサンプリングが
できなくなるという問題点を有する。
場合ホールドコンデンサ１１を大きくする。するとサン
プリングを高速にするためにサンプリングトランジスタ
を大きくするか、バイアス電流を増やす、すると、サン
プリングノイズが大きくなり、高精度なサンプリングが
できなくなるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、高速でかつ高精度なサンプルホ
ールド回路を提供するところにある。
の目的とするところは、高速でかつ高精度なサンプルホ
ールド回路を提供するところにある。
本発明のサンプルホールド回路は、複数のサンプリング
スイッチ及びコンデンサを設け、それぞれオペアンプの
正相入力、逆相入力に接続したことを特徴とする。
スイッチ及びコンデンサを設け、それぞれオペアンプの
正相入力、逆相入力に接続したことを特徴とする。
本発明の上記の構成によれば、サンプリング時には、第
１及び第２のサンプリングスイッチをオンし、第１のコ
ンデンサに信号を蓄える。ホールド時には第１及び第２
のサンプリングスイッチをオフし、第１のコンデンサに
は信号分とスイッチノイズとオペアンプのバイアス電流
の和が、第２のコンデンサにはスイッチノイズとオペア
ンプのバイアス電流の粕が蓄えられ、オペアンプの出力
には信号分のみが得られる。
１及び第２のサンプリングスイッチをオンし、第１のコ
ンデンサに信号を蓄える。ホールド時には第１及び第２
のサンプリングスイッチをオフし、第１のコンデンサに
は信号分とスイッチノイズとオペアンプのバイアス電流
の和が、第２のコンデンサにはスイッチノイズとオペア
ンプのバイアス電流の粕が蓄えられ、オペアンプの出力
には信号分のみが得られる。
第１図は本発明の第１の実、施例におけるサンプルホー
ルド回路の回路図である。
ルド回路の回路図である。
信号源Ｖ工ＮはサンプリングスイッチＳＷ１を介してコ
ンデンサ、ｃｈ、、オペアンプＯＦの正相入力に接続さ
れる。オペアンプＯＰの出力端子Ｖｏｕｔはコンデンサ
Ｏｈ３．サンプリングスイッチＳＷ２を並列に介して逆
相入力に接続される。
ンデンサ、ｃｈ、、オペアンプＯＦの正相入力に接続さ
れる。オペアンプＯＰの出力端子Ｖｏｕｔはコンデンサ
Ｏｈ３．サンプリングスイッチＳＷ２を並列に介して逆
相入力に接続される。
″ テンプルホールドセレクト端子！９／Ｈはサンプリ
ング時にサンプリングスイッチｓｗ１ 、ｓｗ２をオン
に制御し、ホールド時にサンプリングスイッチＳＷ１
、ＳＷ２をオフに制御するための端子である。
ング時にサンプリングスイッチｓｗ１ 、ｓｗ２をオン
に制御し、ホールド時にサンプリングスイッチＳＷ１
、ＳＷ２をオフに制御するための端子である。
サンプリング時においては、サンプリングスイッチＳＷ
１．ＳＷ２がオンするので、オペアンプＯＦはボルテー
ジ７オロワ動作を行う、入力信号Ｔｉｎと出力信号Ｖｏ
ｕｔの関係は、 Ｖｏｕｔ ＝ ｖｌｎ で、表わされる。
１．ＳＷ２がオンするので、オペアンプＯＦはボルテー
ジ７オロワ動作を行う、入力信号Ｔｉｎと出力信号Ｖｏ
ｕｔの関係は、 Ｖｏｕｔ ＝ ｖｌｎ で、表わされる。
次にサンプリング状態からホールド状態へ変化する変化
時にはサンブリ、ングスイッチＳＷ１．ＳＷ２がオフす
る時に発生するオフノイズ電荷がコンデンサａｈ、、ａ
ｈ、に蓄えられる。従来ではこのオフノイズ電荷が、チ
ャージオフセット（サンプルからホールド切換時に発生
するオフセット電圧）の原因となったが本発明ではコン
デンサＯｈ、、Ｏｈ、にそれぞれ蓄えられたオフノイズ
電荷がオペアンプＯＰの正相入力と逆相入力に印加され
て抑圧しあうので、チャージオフセットが少ない。
時にはサンブリ、ングスイッチＳＷ１．ＳＷ２がオフす
る時に発生するオフノイズ電荷がコンデンサａｈ、、ａ
ｈ、に蓄えられる。従来ではこのオフノイズ電荷が、チ
ャージオフセット（サンプルからホールド切換時に発生
するオフセット電圧）の原因となったが本発明ではコン
デンサＯｈ、、Ｏｈ、にそれぞれ蓄えられたオフノイズ
電荷がオペアンプＯＰの正相入力と逆相入力に印加され
て抑圧しあうので、チャージオフセットが少ない。
次にホールド時においては、オペアンプＯＰの入力バイ
アス電流がコンデンサＯｈ□ 、ａｈ、に蓄えられる。
アス電流がコンデンサＯｈ□ 、ａｈ、に蓄えられる。
従来ではこのバイアス電流が、デイケイ（ホールド時に
おける保持電圧の時間的変化）の原因となったが本発明
ではコンデンサＯｈ！、ｏｈ、にそれぞれ蓄えられたバ
イアス電流がオペアンプＯＦの正相入力と逆相入力とし
て印加され抑圧しあうので、デイクイはオペアンプのオ
フセット電流に原因するもののみとなる。
おける保持電圧の時間的変化）の原因となったが本発明
ではコンデンサＯｈ！、ｏｈ、にそれぞれ蓄えられたバ
イアス電流がオペアンプＯＦの正相入力と逆相入力とし
て印加され抑圧しあうので、デイクイはオペアンプのオ
フセット電流に原因するもののみとなる。
以上、説明を簡易なものとするために、雑音成分に注目
して説明したが、サンプリング時ホールド時、共に信号
電荷はコンデンサｏｈ、に蓄えられ、オペアンプＯＰで
バッファ増幅され出力される。
して説明したが、サンプリング時ホールド時、共に信号
電荷はコンデンサｏｈ、に蓄えられ、オペアンプＯＰで
バッファ増幅され出力される。
本発明では従来高精度なサンプルホールド回路を構成す
る障害となっていたオペアンプのバイアス電流とサンプ
リングスイッチのオフノイズ電荷の影響を１０分の１程
度（バイアス電流はオフセット電流の１０倍程度、また
、サンプリングスイッチ間ノオフノイズ電荷のバランス
を±１０％程度と考えたため、）に減少せしめた。その
ためオペアンプに高速で入力バイアス電流の大きいバイ
ポーラ型のものを用いることも可能となり、ホールドコ
ンデンサを小容量化して高速化することも可能となった
。本発明により高速で高精度なサンプルホールド回路が
提供できる。
る障害となっていたオペアンプのバイアス電流とサンプ
リングスイッチのオフノイズ電荷の影響を１０分の１程
度（バイアス電流はオフセット電流の１０倍程度、また
、サンプリングスイッチ間ノオフノイズ電荷のバランス
を±１０％程度と考えたため、）に減少せしめた。その
ためオペアンプに高速で入力バイアス電流の大きいバイ
ポーラ型のものを用いることも可能となり、ホールドコ
ンデンサを小容量化して高速化することも可能となった
。本発明により高速で高精度なサンプルホールド回路が
提供できる。
第２図は本発明の第２の実施例におけるサンプルホール
ド回路の回路図であるａ Ｒ１１ｐ Ｒｍｌ。
ド回路の回路図であるａ Ｒ１１ｐ Ｒｍｌ。
Ｒ１！ は抵抗である。
サンプリング時における回路動作は非反転増幅器として
働き、入力信号、Ｖ ｉ ｎと出力信号Ｖｏｕｔの関係
は、 で、表わされる。１ サンプリング時、系−ルビ時の他の動作は第１の実施例
と同様である。
働き、入力信号、Ｖ ｉ ｎと出力信号Ｖｏｕｔの関係
は、 で、表わされる。１ サンプリング時、系−ルビ時の他の動作は第１の実施例
と同様である。
また抵抗Ｒ１１は、Ｒ１１＝ Ｒ！ｌ／／ Ｒｔｔとす
ると正相入力、逆相入力の応答のバランスが良い。ただ
し抵抗Ｆｌｔｔには信号源Ｔｉｎ の内部抵抗を含む
ものとする。
ると正相入力、逆相入力の応答のバランスが良い。ただ
し抵抗Ｆｌｔｔには信号源Ｔｉｎ の内部抵抗を含む
ものとする。
第３図は本発明の第３の実施例におけるサンプルホール
ド回路の回路図である。
ド回路の回路図である。
サンプリング時における回路動作は反転増幅器として働
き、入力信号ｖｉｎと出力信号ｖｏｕｔの関係は、 ｉ！！ で、表わされる。
き、入力信号ｖｉｎと出力信号ｖｏｕｔの関係は、 ｉ！！ で、表わされる。
サンプリング時、ホールド時の他の動作は第１の実施例
と同様である。また抵抗Ｒ１１は第２の実施例と同様に
Ｒ１１＝ Ｒ！１／／ Ｒｔｔとすると良い。
と同様である。また抵抗Ｒ１１は第２の実施例と同様に
Ｒ１１＝ Ｒ！１／／ Ｒｔｔとすると良い。
第２．第３の実施例かられかるように、差動サンプルホ
ールド回路を構成することも容易である。従来は信号を
サンプルする経路に抵抗を挿入すると応゛答が遅くなっ
たが、本発明ではホールドコンデンサを小容量化できる
ので、従来より高速となった。
ールド回路を構成することも容易である。従来は信号を
サンプルする経路に抵抗を挿入すると応゛答が遅くなっ
たが、本発明ではホールドコンデンサを小容量化できる
ので、従来より高速となった。
第４図は本発明の第４の実施例におけるサンプルホール
ド回路の回路図である。
ド回路の回路図である。
本発明の第１の実施例にコンデンサ０８を付加したもの
である。コンデンサａｈ、を小容量化したために、サン
プリングスイッチＳＷ１のオフ時に発生する漏れコンデ
ンサ（？ンプリングスイッチＳＶＸの端子間に発生。）
の影響で、フィードスルー（ホールド時の入力電圧ｖ１
ｎの変化に対する出力電圧Ｔａｕｔの変化、）が劣下す
るのを防ぐのが目的であ１．コンデンサｃ８の値は漏れ
コンデンサと同一にするのが望ましく、サンプリングス
イッチと同じスイッチのオフ状態を利用してコンデンサ
として設げると効果的である。
である。コンデンサａｈ、を小容量化したために、サン
プリングスイッチＳＷ１のオフ時に発生する漏れコンデ
ンサ（？ンプリングスイッチＳＶＸの端子間に発生。）
の影響で、フィードスルー（ホールド時の入力電圧ｖ１
ｎの変化に対する出力電圧Ｔａｕｔの変化、）が劣下す
るのを防ぐのが目的であ１．コンデンサｃ８の値は漏れ
コンデンサと同一にするのが望ましく、サンプリングス
イッチと同じスイッチのオフ状態を利用してコンデンサ
として設げると効果的である。
以上述べたよ５に本発明によれば次のよ５な効果を有す
る。
る。
Ｗ＆のサンプリングスイッチ及びコンデンサを設げ、そ
れぞれオペアンプの正相入力、逆相入力に接続したこと
により、゛サンプリングスイッチのオフノイズ電荷の影
響とオペアンプのバイアス電流の影響が、従来の１０分
の１程度に減少されて、高精度なサンプルホールド回路
を提供できるという効果を有する。
れぞれオペアンプの正相入力、逆相入力に接続したこと
により、゛サンプリングスイッチのオフノイズ電荷の影
響とオペアンプのバイアス電流の影響が、従来の１０分
の１程度に減少されて、高精度なサンプルホールド回路
を提供できるという効果を有する。
従来に比べ高精度になったテンプルホールド回路の回路
定数上の余裕を利用して高速かつ高精度なサンプルホー
ルド回路を提供できるという効果を有する。
定数上の余裕を利用して高速かつ高精度なサンプルホー
ルド回路を提供できるという効果を有する。
第１図は本発明の第１の実施例におけるテンプルホール
ド回路の回路図。 第２図は本発明の第２の実施例におけるサンプルホール
ド回路の回路図。 第３図は本発明の第３の実施例におけるサンプルホール
ド回路の回路図。 第４図は本発明の第４の実施例におけるサンプルホール
ド回路の回路図。 ＳＷｌ 、ＳＷ２・・・・・・サンプリングスイッチａ
ｈ１ 、ｏｈ、…・・・、コンデンサＯＰ ・
・・・・・オペアンプ以上 出願人 セイフーエブソン株式会社 ＯＰ 大ＡＰ７ン７＃ 第１図 第２図
ド回路の回路図。 第２図は本発明の第２の実施例におけるサンプルホール
ド回路の回路図。 第３図は本発明の第３の実施例におけるサンプルホール
ド回路の回路図。 第４図は本発明の第４の実施例におけるサンプルホール
ド回路の回路図。 ＳＷｌ 、ＳＷ２・・・・・・サンプリングスイッチａ
ｈ１ 、ｏｈ、…・・・、コンデンサＯＰ ・
・・・・・オペアンプ以上 出願人 セイフーエブソン株式会社 ＯＰ 大ＡＰ７ン７＃ 第１図 第２図
Claims (1)
- サンプリングスイッチ、コンデンサ、オペアンプから構
成されるサンプルホールド回路において、複数のサンプ
リングスイッチ及びコンデンサを設け、それぞれオペア
ンプの正相入力、逆相入力に接続したことを特徴とする
サンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249598A JPH0192999A (ja) | 1987-10-02 | 1987-10-02 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249598A JPH0192999A (ja) | 1987-10-02 | 1987-10-02 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192999A true JPH0192999A (ja) | 1989-04-12 |
Family
ID=17195398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249598A Pending JPH0192999A (ja) | 1987-10-02 | 1987-10-02 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746254B2 (en) | 2007-12-26 | 2010-06-29 | Denso Corporation | Sample and hold circuit, multiplying D/A converter having the same, and A/D converter having the same |
-
1987
- 1987-10-02 JP JP62249598A patent/JPH0192999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7746254B2 (en) | 2007-12-26 | 2010-06-29 | Denso Corporation | Sample and hold circuit, multiplying D/A converter having the same, and A/D converter having the same |
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