JPH0156421B2 - - Google Patents
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- Publication number
- JPH0156421B2 JPH0156421B2 JP60048380A JP4838085A JPH0156421B2 JP H0156421 B2 JPH0156421 B2 JP H0156421B2 JP 60048380 A JP60048380 A JP 60048380A JP 4838085 A JP4838085 A JP 4838085A JP H0156421 B2 JPH0156421 B2 JP H0156421B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- pes
- processing device
- data processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000006870 function Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 101100243454 Caenorhabditis elegans pes-10 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008676 import Effects 0.000 description 3
- 101100136062 Mycobacterium tuberculosis (strain ATCC 25618 / H37Rv) PE10 gene Proteins 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の同一型の基本演算要素（以
下、PEと略記する）を２次元又は３次元格子状
に相互に接続し、これらのPEを同時に動作させ、
並列にデータ処理を行う並列データ処理装置に関
するものである。
下、PEと略記する）を２次元又は３次元格子状
に相互に接続し、これらのPEを同時に動作させ、
並列にデータ処理を行う並列データ処理装置に関
するものである。
〔従来の技術〕
従来この種の並列データ処理装置は、通常、制
御ユニツトからの共通の制御信号によりすべての
PEが並行して動作することができ、しかも、
各々のPEが異るデータに対して処理を行うこと
ができるようにしている。すなわち、すべての
PEは、基本的には同一の動作シーケンスを異な
るデータに対して実行をするものである。ただ
し、個々のPE内で制御情報を持ち、この制御情
報によつて特定のPEのみを実行させたり、又は、
個々に異なる簡単な動作をさせることも一部可能
である。
御ユニツトからの共通の制御信号によりすべての
PEが並行して動作することができ、しかも、
各々のPEが異るデータに対して処理を行うこと
ができるようにしている。すなわち、すべての
PEは、基本的には同一の動作シーケンスを異な
るデータに対して実行をするものである。ただ
し、個々のPE内で制御情報を持ち、この制御情
報によつて特定のPEのみを実行させたり、又は、
個々に異なる簡単な動作をさせることも一部可能
である。
上記のような従来の並列データ処理装置では、
例えば第７図に示すように、従来の並列データ処
理装置の概略構成とデータ転送方向の一例につい
ての開示において、各PE１０を２次元格子状に
接続して構成したプロセツサアレイ２８で、各
PE１０と隣接近傍PE１０とがデータ信号線１１
を通じてデータ転送を行う場合に、全PE共通の
制御信号２９である同一の制御信号によつて、各
PE１０は、データ転送方向２７が同一方向の隣
接近傍PE１０からしかデータを受け取ることが
できなかつた。すなわち、各PE１０間のデータ
転送は、全PE１０について同一方向のデータ転
送方向２７でしか行えないという問題点があつ
た。
例えば第７図に示すように、従来の並列データ処
理装置の概略構成とデータ転送方向の一例につい
ての開示において、各PE１０を２次元格子状に
接続して構成したプロセツサアレイ２８で、各
PE１０と隣接近傍PE１０とがデータ信号線１１
を通じてデータ転送を行う場合に、全PE共通の
制御信号２９である同一の制御信号によつて、各
PE１０は、データ転送方向２７が同一方向の隣
接近傍PE１０からしかデータを受け取ることが
できなかつた。すなわち、各PE１０間のデータ
転送は、全PE１０について同一方向のデータ転
送方向２７でしか行えないという問題点があつ
た。
この発明は、かかる問題点を解決するためにな
されたもので、各PEに対する同一の制御信号に
よる同一方向のデータ転送だけでなく、動的に各
PEごとに任意にデータ転送方向を変えることが
でき、かつ任意に論理的な格子構造を構成するこ
とができる並列データ処理装置を得ることを目的
とするものである。
されたもので、各PEに対する同一の制御信号に
よる同一方向のデータ転送だけでなく、動的に各
PEごとに任意にデータ転送方向を変えることが
でき、かつ任意に論理的な格子構造を構成するこ
とができる並列データ処理装置を得ることを目的
とするものである。
この発明に係る並列データ処理装置は、２次元
又は３次元格子状に複数個接続した各PEに、隣
接近傍のいずれのPEからデータを取り込むかと
いう情報を指定するフラグを持たせ、このフラグ
格納された値を制御信号として、各PE１０ごと
に任意にデータ転送方向を変えることができ、か
つ任意に論理的な格子構造を構成することができ
るようにしたものである。
又は３次元格子状に複数個接続した各PEに、隣
接近傍のいずれのPEからデータを取り込むかと
いう情報を指定するフラグを持たせ、このフラグ
格納された値を制御信号として、各PE１０ごと
に任意にデータ転送方向を変えることができ、か
つ任意に論理的な格子構造を構成することができ
るようにしたものである。
この発明の並列データ処理装置においては、各
PEが隣接近傍のいずれのPEからデータを取り込
むかを指定する機能をフラグに持たせることによ
り、ハードウエアを変えることなく動的に、各
PE間のデータ転送方向を各PEごとに任意に指定
することができる。
PEが隣接近傍のいずれのPEからデータを取り込
むかを指定する機能をフラグに持たせることによ
り、ハードウエアを変えることなく動的に、各
PE間のデータ転送方向を各PEごとに任意に指定
することができる。
第１図はこの発明の一実施例である並列データ
処理装置におけるPEの内部構成を示す図である。
図において、１はメモリ、２は演算器、３は出
力、４は入力、５はデータ、６は全PE共通の制
御信号であり、これらの符号１〜６で示す各部の
構成は従来装置のものと同一のものである。７
は、メモリ１又は演算器２によつて値を設定でき
るフラグ９から出力される制御信号であり、この
制御信号は、いずれの隣接近傍PE１０からデー
タを取り込むかを指定するセレクタ８への制御信
号となる。また、従来装置と同様な全PE共通の
制御信号６も存在し、各制御信号６，７のいずれ
かを選択することができるようになつている。
処理装置におけるPEの内部構成を示す図である。
図において、１はメモリ、２は演算器、３は出
力、４は入力、５はデータ、６は全PE共通の制
御信号であり、これらの符号１〜６で示す各部の
構成は従来装置のものと同一のものである。７
は、メモリ１又は演算器２によつて値を設定でき
るフラグ９から出力される制御信号であり、この
制御信号は、いずれの隣接近傍PE１０からデー
タを取り込むかを指定するセレクタ８への制御信
号となる。また、従来装置と同様な全PE共通の
制御信号６も存在し、各制御信号６，７のいずれ
かを選択することができるようになつている。
さて、説明を簡単にするため、第１図で示した
PEを３×３個２次元格子状に接続した構成を、
第２図に示している。第２図に示すように、各
PE１０は隣接する８近傍のPE１０と接続されて
いる。ここで、データ信号線１１は入力と出力の
双方向である。このように、各PE１０を２次元
格子状に接続したプロセツサアレイ２８を用い
て、任意に各PE１０間の論理的な格子構造を実
現できる。例えば、第３図に示すように、一般的
で簡単なトリー状格子構造を論理的に構成し、こ
の論理的なトリー状格子構造を用いたソーテイン
グの例を考える。第３図に示すように、１２〜１
８はノードとなるプロセツサであるPE、１９〜
２４はデータ信号線であり、双方向のデータ転送
が可能である。第３図に示す構成と同様な構成
を、この発明の並列データ処理装置では、論理的
に第４図に示すように構成できる。第４図に示す
構成で、PE１２に直列に４，３，５，１，６，
７というデータを入力して、ソーテイング結果
（７，６，５，４，３，１）がPE１２から直列に
得られる例を、第５図及び第６図に示している。
第５図及び第６図に示すように、手順としては、
入力過程（第５図参照）と出力過程（第６図参
照）とに大きく分けることができる。第５図ａ〜
ｉで示す入力過程では、各PEは、自己のデータ
と上位のノードであるPEから到達したデータを
比較し、大きいデータを残し、小さいデータを下
位のノードであるPEに送る。下位のノードであ
るPEへのデータ転送は、左右交互に行う。第６
図ａ〜ｆで示す出力過程では、各PEは、上位の
ノードであるPEにデータが取り込まれた場合の
み、下位のノードであるPEからデータを取り込
む。下位のノードは２つあるため、大きい方のノ
ードであるPEからデータを取り込む。第５図及
び第６図に示す各入力過程、出力過程において、
データ転送方向２６は、上記第１図で示したフラ
グ９に、その情報を各PE別個に設定することに
より指定できる。また、データを取り込まない
PEは、別の制御フラグを立ててデータ転送を禁
止すれば良い。
PEを３×３個２次元格子状に接続した構成を、
第２図に示している。第２図に示すように、各
PE１０は隣接する８近傍のPE１０と接続されて
いる。ここで、データ信号線１１は入力と出力の
双方向である。このように、各PE１０を２次元
格子状に接続したプロセツサアレイ２８を用い
て、任意に各PE１０間の論理的な格子構造を実
現できる。例えば、第３図に示すように、一般的
で簡単なトリー状格子構造を論理的に構成し、こ
の論理的なトリー状格子構造を用いたソーテイン
グの例を考える。第３図に示すように、１２〜１
８はノードとなるプロセツサであるPE、１９〜
２４はデータ信号線であり、双方向のデータ転送
が可能である。第３図に示す構成と同様な構成
を、この発明の並列データ処理装置では、論理的
に第４図に示すように構成できる。第４図に示す
構成で、PE１２に直列に４，３，５，１，６，
７というデータを入力して、ソーテイング結果
（７，６，５，４，３，１）がPE１２から直列に
得られる例を、第５図及び第６図に示している。
第５図及び第６図に示すように、手順としては、
入力過程（第５図参照）と出力過程（第６図参
照）とに大きく分けることができる。第５図ａ〜
ｉで示す入力過程では、各PEは、自己のデータ
と上位のノードであるPEから到達したデータを
比較し、大きいデータを残し、小さいデータを下
位のノードであるPEに送る。下位のノードであ
るPEへのデータ転送は、左右交互に行う。第６
図ａ〜ｆで示す出力過程では、各PEは、上位の
ノードであるPEにデータが取り込まれた場合の
み、下位のノードであるPEからデータを取り込
む。下位のノードは２つあるため、大きい方のノ
ードであるPEからデータを取り込む。第５図及
び第６図に示す各入力過程、出力過程において、
データ転送方向２６は、上記第１図で示したフラ
グ９に、その情報を各PE別個に設定することに
より指定できる。また、データを取り込まない
PEは、別の制御フラグを立ててデータ転送を禁
止すれば良い。
なお、上記の実施例では、この発明をトリー状
格子構造のPE構成によるソーテイングに利用す
る例について説明したが、その他の格子構造に利
用できることは云うまでもない。
格子構造のPE構成によるソーテイングに利用す
る例について説明したが、その他の格子構造に利
用できることは云うまでもない。
この発明は以上説明したとおり、並列データ処
理装置において、PE内に格納されているデータ
によつて、各PEごとに、いずれの隣接近接PEか
らデータを取り込むかを指定することができると
いう機能を備えるようにしたので、ハードウエア
を変えることなく動的に、各PEごとに任意にデ
ータ転送方向を変えることができ、かつ任意に論
理的な格子構造を構成することができるという優
れた効果を奏するものである。
理装置において、PE内に格納されているデータ
によつて、各PEごとに、いずれの隣接近接PEか
らデータを取り込むかを指定することができると
いう機能を備えるようにしたので、ハードウエア
を変えることなく動的に、各PEごとに任意にデ
ータ転送方向を変えることができ、かつ任意に論
理的な格子構造を構成することができるという優
れた効果を奏するものである。
第１図は、この発明の一実施例である並列デー
タ処理装置におけるPEの内部構成を示す図、第
２図は、第１図の並列データ処理装置における
PEを３×３個２次元格子状に接続した構成を示
す図、第３図は、第２図に示したPEの接続構成
で実現するトリー状格子構造の構成図、第４図
は、第３図に示したPEのトリー状格子構造にお
けるデータ転送路を示す図、第５図及び第６図
は、それぞれ第４図に示したデータ転送路の構成
によりソーテイングを行つた時の入力過程及び出
力過程を示す図、第７図は従来の並列データ処理
装置の概略構成とデータ転送方向の一例を示す図
である。 図において、６，７，２９……制御信号、８…
…セレクタ、９……フラグ、１０，１２〜１８…
…基本演算要素（PE）、１１，１９〜２４……デ
ータ信号線、２６，２７……データ転送方向、２
８……プロセツサアレイである。なお、各図中、
同一符号は同一、又は相当部分を示す。
タ処理装置におけるPEの内部構成を示す図、第
２図は、第１図の並列データ処理装置における
PEを３×３個２次元格子状に接続した構成を示
す図、第３図は、第２図に示したPEの接続構成
で実現するトリー状格子構造の構成図、第４図
は、第３図に示したPEのトリー状格子構造にお
けるデータ転送路を示す図、第５図及び第６図
は、それぞれ第４図に示したデータ転送路の構成
によりソーテイングを行つた時の入力過程及び出
力過程を示す図、第７図は従来の並列データ処理
装置の概略構成とデータ転送方向の一例を示す図
である。 図において、６，７，２９……制御信号、８…
…セレクタ、９……フラグ、１０，１２〜１８…
…基本演算要素（PE）、１１，１９〜２４……デ
ータ信号線、２６，２７……データ転送方向、２
８……プロセツサアレイである。なお、各図中、
同一符号は同一、又は相当部分を示す。
Claims (1)
- １ 演算機能とデータ転送機能を持つ基本演算要
素を２次元又は３次元格子状に複数個接続した並
列データ処理装置において、前記各基本演算要素
に、隣接近傍のいずれの基本演算要素からデータ
を取り込むかという情報を指定するフラグを持た
せ、このフラグを前記各基本演算要素ごとに任意
に設定することができる機能を備えて、ハードウ
エアを変えることなく動的に、前記各基本演算要
素ごとに任意にデータの転送方向を変えることが
でき、かつ任意に論理的な格子構造を構成するこ
とができるようにしたことを特徴とする並列デー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048380A JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048380A JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208561A JPS61208561A (ja) | 1986-09-16 |
| JPH0156421B2 true JPH0156421B2 (ja) | 1989-11-30 |
Family
ID=12801707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048380A Granted JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208561A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3902741B2 (ja) | 2002-01-25 | 2007-04-11 | 株式会社半導体理工学研究センター | 半導体集積回路装置 |
-
1985
- 1985-03-13 JP JP60048380A patent/JPS61208561A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208561A (ja) | 1986-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |