JPS61208561A - 並列デ−タ処理装置 - Google Patents
並列デ−タ処理装置Info
- Publication number
- JPS61208561A JPS61208561A JP60048380A JP4838085A JPS61208561A JP S61208561 A JPS61208561 A JP S61208561A JP 60048380 A JP60048380 A JP 60048380A JP 4838085 A JP4838085 A JP 4838085A JP S61208561 A JPS61208561 A JP S61208561A
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- JP
- Japan
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- data
- flag
- processing device
- data processing
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- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の同二型の一采演算要素（以下、ＰＥ
と略記する）を２次元文ｃ４．３ 灰元格手状−’Ｉ
− に相互に接続し、これらのＰＥを同時に動作させ。
と略記する）を２次元文ｃ４．３ 灰元格手状−’Ｉ
− に相互に接続し、これらのＰＥを同時に動作させ。
並列にデータ処理を行う並列データ処理装置に関するも
のである。
のである。
゛従来２の種の並列データ処理装置は１通常、制御ユニ
ットからの共通の制御信号によりす々て゛・のＰＥが並
行して動作することができ、しかも、゛□各々のＰＲが
異るデータに対して処理を行うことができるようにして
いる。すなわち、すべてのＰＥは、基本的には同一の動
作シーケンスを異なるシータに対して実行をするもので
ある。ただし１個々のＰＥ内で制御情報を持ち、この制
御情報によ子て特定めＰＥのみを実行させたり、又は１
個々に異なる簡単な動作をさせることも一部可能で鼠る
。
ットからの共通の制御信号によりす々て゛・のＰＥが並
行して動作することができ、しかも、゛□各々のＰＲが
異るデータに対して処理を行うことができるようにして
いる。すなわち、すべてのＰＥは、基本的には同一の動
作シーケンスを異なるシータに対して実行をするもので
ある。ただし１個々のＰＥ内で制御情報を持ち、この制
御情報によ子て特定めＰＥのみを実行させたり、又は１
個々に異なる簡単な動作をさせることも一部可能で鼠る
。
と隣接近傍ＰＥ１Ｏとがデータ信号線１１を通じてデー
タ転送を行う場合に、全ＰＦｌｉ共通の制御信号２９で
ある同一の制御信号によって、各Ｐ Ｅｌｏは、データ
転送方向２７が同一方向の隣接近傍ＰＥｌ０からしかデ
ータを受は取ることができなかった。すなわち、各Ｐ
Ｅ ＩＱ間のデータ転送は、全ＰＥ１Ｏについて同一方
向のデータ転送方向２７でしか行えないという問題点が
あった。
タ転送を行う場合に、全ＰＦｌｉ共通の制御信号２９で
ある同一の制御信号によって、各Ｐ Ｅｌｏは、データ
転送方向２７が同一方向の隣接近傍ＰＥｌ０からしかデ
ータを受は取ることができなかった。すなわち、各Ｐ
Ｅ ＩＱ間のデータ転送は、全ＰＥ１Ｏについて同一方
向のデータ転送方向２７でしか行えないという問題点が
あった。
この発明は、かかる問題点を解決するためになされたも
ので、各１’Ｅに対する同一の制御信号による同一方向
のデータ転送だけでなく、動的に各ＰＥごとに任意にデ
ータ転送方向を変えることができ、かつ任意に論理的な
格子構造を構成することができる並列データ処理装置を
得ることを目的とするものである。
ので、各１’Ｅに対する同一の制御信号による同一方向
のデータ転送だけでなく、動的に各ＰＥごとに任意にデ
ータ転送方向を変えることができ、かつ任意に論理的な
格子構造を構成することができる並列データ処理装置を
得ることを目的とするものである。
この発明に係る並列データ処理装置は、２次元又は３次
元格子状に複数個接続した各ＰＥに、隣接近傍のいずれ
のＰＥからデータを取り込む力１という情報を指定する
フラグを持たせ、このフラグ〔作用〕 この発明の並列データ処理装置においては、各ＰＥが隣
接近傍のいずれのＰＥからデータを取り込むかを指定す
る機能をフラグに持たせることにより、ハードウェアを
変えることなく動的に、各ＰＦｉ間のデータ転送方向を
各ｆ’Ｅごとに任意に指定することができる。
元格子状に複数個接続した各ＰＥに、隣接近傍のいずれ
のＰＥからデータを取り込む力１という情報を指定する
フラグを持たせ、このフラグ〔作用〕 この発明の並列データ処理装置においては、各ＰＥが隣
接近傍のいずれのＰＥからデータを取り込むかを指定す
る機能をフラグに持たせることにより、ハードウェアを
変えることなく動的に、各ＰＦｉ間のデータ転送方向を
各ｆ’Ｅごとに任意に指定することができる。
第１図はこの発明の一実施例である並列データ処理装置
におけるＰＥの内部構成を示す図である。
におけるＰＥの内部構成を示す図である。
図において、１はメモリ、２は演算器、３は出力。
４は入力、５はデータ、６は全Ｐ１３共通の制御信号で
あり、これらの符号１〜６で示す各部の構成は従来装置
のものと同一のものである。７は、メモリ１又は演算器
２によって値を設定できるフラグ９から出力される制御
信号であり、この制御信号は、いずれの隣接近傍ＰＫＩ
Ｑからデータを取り込むかを指定するセレクタ８への制
御信号となる。
あり、これらの符号１〜６で示す各部の構成は従来装置
のものと同一のものである。７は、メモリ１又は演算器
２によって値を設定できるフラグ９から出力される制御
信号であり、この制御信号は、いずれの隣接近傍ＰＫＩ
Ｑからデータを取り込むかを指定するセレクタ８への制
御信号となる。
また、従来装置と同様な全ＰＥ共通の制御信号６も存在
し、各制御信号６，７のいずれかを選択すＥｌＯは隣接
する８近傍のＰＨＩＱと接続されている。
し、各制御信号６，７のいずれかを選択すＥｌＯは隣接
する８近傍のＰＨＩＱと接続されている。
ここで、データ信号線１１は入力と出力の双方向である
２このように、各ＰＥｌ０を２次元格子状に接続シたプ
ロセッサアレイ２８を用いて、任意に各２ｇ１０間の論
理的な格子構造を実現できる０例えば。
２このように、各ＰＥｌ０を２次元格子状に接続シたプ
ロセッサアレイ２８を用いて、任意に各２ｇ１０間の論
理的な格子構造を実現できる０例えば。
第３図に示すように、一般的で簡単なトリー状格子構造
を論理的に構成し、この論理的なトリー状格子構造を用
いたソーティングの例を考える。第３図に示すように、
１２〜１８はノードとなるプロセッサであるｐＥ、１ｇ
〜２４はデータ信号線であり。
を論理的に構成し、この論理的なトリー状格子構造を用
いたソーティングの例を考える。第３図に示すように、
１２〜１８はノードとなるプロセッサであるｐＥ、１ｇ
〜２４はデータ信号線であり。
双方向のデータ転送が可能である。第３図に示す構成と
同様な構成を、この発明の並列データ処理装置では、論
理的に第４図に示すように構成できる。第４図に示す構
成で、ｐｎｔ２に直列に４，３゜５．１，６．７という
データを入力して、ソーティング結果（７，６，５，４
，３，１）がｐＥ１２から直列に得られる例を、第５図
及び第６図に示している。第５図及び第６図に示すよう
に１手順としては、入力過程（第５図参照）と出力過程
（第６図参照）とに大きく分けることができる。
同様な構成を、この発明の並列データ処理装置では、論
理的に第４図に示すように構成できる。第４図に示す構
成で、ｐｎｔ２に直列に４，３゜５．１，６．７という
データを入力して、ソーティング結果（７，６，５，４
，３，１）がｐＥ１２から直列に得られる例を、第５図
及び第６図に示している。第５図及び第６図に示すよう
に１手順としては、入力過程（第５図参照）と出力過程
（第６図参照）とに大きく分けることができる。
°−データを下位のノードであるＰＥに送る。下位のノ
ードであるＰＲへのデータ転送は、左右交互に行う。第
６図（ａｌ〜げ）で示す出力過程では１％ＰＦ。
ードであるＰＲへのデータ転送は、左右交互に行う。第
６図（ａｌ〜げ）で示す出力過程では１％ＰＦ。
は、上位のノードであるＰＲにデータが取り込まれた場
合のみ、下位のノードであるＰＥからデータを取り込む
、下位のノードは２つあるため、大きい方のノードであ
るＰＲからデータを取り込む。
合のみ、下位のノードであるＰＥからデータを取り込む
、下位のノードは２つあるため、大きい方のノードであ
るＰＲからデータを取り込む。
第５図及び第６図に示す各入力過程、出力過程に６一
おいて、データ転送方向２６は、上記第１図で示したフ
ラグ９に、その情報を各ＰＲ別個に設定することにより
指定できる。また、データを取り込まないＰＥは、別の
制御フラグを立ててデータ転送を禁止すれば良い。
ラグ９に、その情報を各ＰＲ別個に設定することにより
指定できる。また、データを取り込まないＰＥは、別の
制御フラグを立ててデータ転送を禁止すれば良い。
なお、上記の実施例では、この発明をトリー状格子構造
のＰＲ構成によるソーティングに利用する例について説
明したが、その他め格子構造に利用できることは云うま
でもない。
のＰＲ構成によるソーティングに利用する例について説
明したが、その他め格子構造に利用できることは云うま
でもない。
この発明は以上説明したとおり、並列データ処理装置に
おいて、ＰＥ内に格納されているデータデータ転送方向
を変えることができ、かつ任意に論理的な格子構造を構
成することができるという優れた効果を奏するものであ
る。
おいて、ＰＥ内に格納されているデータデータ転送方向
を変えることができ、かつ任意に論理的な格子構造を構
成することができるという優れた効果を奏するものであ
る。
第１図は、この発明の一実施例である並列データ処理装
置におけるＰＥの内部構成を示す図、第２図は、第１図
の並列データ処理装置におけるＰＥを３×３個２次元格
子状ζこ接続した構成を示す図、第３図は、第２図に示
したＰＲの接続構成で実現するトリー状格子構造の構成
図、第４図は。 第３図に示したＰＥのトリー状格子構造におけるデータ
転送路を示す図、第５図及び第６図は、それぞれ第４図
に示したデータ転送路の構成によりソーティングを行っ
た時の入力過程及び出力過程を示す図、第７図は従来の
並列データ処理装置の概略構成とデータ転送方向の一例
を示す図である、図において、６，７．２９・・・制御
信号、８・・・セレクタ、９・・・フラグ、 １０ 、
１２〜１８・・・基本演算要素（ＰＥ）、１１．１９〜
２４・・・データ信号線、２６ 、２７・・・データ転
送方向、２８・・・プロセッサアレイである。 出願人 工業技術院長 等々力 達：】 ０−φ ２Ｐへ
置におけるＰＥの内部構成を示す図、第２図は、第１図
の並列データ処理装置におけるＰＥを３×３個２次元格
子状ζこ接続した構成を示す図、第３図は、第２図に示
したＰＲの接続構成で実現するトリー状格子構造の構成
図、第４図は。 第３図に示したＰＥのトリー状格子構造におけるデータ
転送路を示す図、第５図及び第６図は、それぞれ第４図
に示したデータ転送路の構成によりソーティングを行っ
た時の入力過程及び出力過程を示す図、第７図は従来の
並列データ処理装置の概略構成とデータ転送方向の一例
を示す図である、図において、６，７．２９・・・制御
信号、８・・・セレクタ、９・・・フラグ、 １０ 、
１２〜１８・・・基本演算要素（ＰＥ）、１１．１９〜
２４・・・データ信号線、２６ 、２７・・・データ転
送方向、２８・・・プロセッサアレイである。 出願人 工業技術院長 等々力 達：】 ０−φ ２Ｐへ
Claims (1)
- 演算機能とデータ転送機能を持つ基本演算要素を２次元
又は３次元格子状に複数個接続した並列データ処理装置
において、前記各基本演算要素に、隣接近傍のいずれの
基本演算要素からデータを取り込むかという情報を指定
するフラグを持たせ、このフラグを前記各基本演算要素
ごとに任意に設定することができる機能を備えて、ハー
ドウェアを変えることなく動的に、前記各基本演算要素
ごとに任意にデータの転送方向を変えることができ、か
つ任意に論理的な格子構造を構成することができるよう
にしたことを特徴とする並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048380A JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048380A JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208561A true JPS61208561A (ja) | 1986-09-16 |
| JPH0156421B2 JPH0156421B2 (ja) | 1989-11-30 |
Family
ID=12801707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048380A Granted JPS61208561A (ja) | 1985-03-13 | 1985-03-13 | 並列デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098437B2 (en) | 2002-01-25 | 2006-08-29 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having a plurality of photo detectors and processing elements |
-
1985
- 1985-03-13 JP JP60048380A patent/JPS61208561A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098437B2 (en) | 2002-01-25 | 2006-08-29 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having a plurality of photo detectors and processing elements |
| US7244919B2 (en) | 2002-01-25 | 2007-07-17 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having photo detector circuits, processing elements, and comparing circuits which compare the output of a photo detector element with a reference voltage |
| US8244788B2 (en) | 2002-01-25 | 2012-08-14 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having a plurality of photo detectors and processing elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156421B2 (ja) | 1989-11-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |