JPH0146953B2 - - Google Patents
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- JPH0146953B2 JPH0146953B2 JP55155947A JP15594780A JPH0146953B2 JP H0146953 B2 JPH0146953 B2 JP H0146953B2 JP 55155947 A JP55155947 A JP 55155947A JP 15594780 A JP15594780 A JP 15594780A JP H0146953 B2 JPH0146953 B2 JP H0146953B2
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- 239000003990 capacitor Substances 0.000 claims 2
- 230000000295 complement effect Effects 0.000 claims 1
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- 239000004065 semiconductor Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、出力レベル保持回路、特に
MOSFET（絶縁ゲート型電界効果トランジスタ）
によつて構成されたメモリにおける出力バツフア
回路に結合される出力レベル保持回路に関する。
MOSFET（絶縁ゲート型電界効果トランジスタ）
によつて構成されたメモリにおける出力バツフア
回路に結合される出力レベル保持回路に関する。
MOSFETによつて構成されたＤ―RAM（ダイ
ナミツク・ランダム・アクセス・メモリ）のよう
なメモリにおける出力バツフア回路は、それに必
要とされる出力信号有効期間において、その高電
圧出力レベルVOH、低電圧出力レベルVOL、高電
流出力レベルIOH及び低電流出力レベルIOL等の各
出力特性において満足すべき値を示さなければな
らない。
ナミツク・ランダム・アクセス・メモリ）のよう
なメモリにおける出力バツフア回路は、それに必
要とされる出力信号有効期間において、その高電
圧出力レベルVOH、低電圧出力レベルVOL、高電
流出力レベルIOH及び低電流出力レベルIOL等の各
出力特性において満足すべき値を示さなければな
らない。
しかしながら、出力バツフア回路は、応々にし
て不所望なリーク電流や雑音による影響を受け、
所望された出力特性を示さなくなる。
て不所望なリーク電流や雑音による影響を受け、
所望された出力特性を示さなくなる。
特に、Ｄ―RAMにおける出力バツフア回路
は、その出力用MOSFETへの駆動信号が、リー
ド・モデイフアイ・ライト（Read Modify
Write）モードのような動作モードにおいて実質
的にフローテイング状態にされてしまうことが有
ると、上記のリーク電流や雑音による悪影響を強
く受けるようになる。
は、その出力用MOSFETへの駆動信号が、リー
ド・モデイフアイ・ライト（Read Modify
Write）モードのような動作モードにおいて実質
的にフローテイング状態にされてしまうことが有
ると、上記のリーク電流や雑音による悪影響を強
く受けるようになる。
従つて、この発明の目的は、出力回路における
出力レベルがリーク電流や雑音によつて影響され
ないようにするための出力レベル保持回路を提供
することにある。この発明の他の目的はDRAM
に適する出力レベル保持回路を提供することにあ
る。
出力レベルがリーク電流や雑音によつて影響され
ないようにするための出力レベル保持回路を提供
することにある。この発明の他の目的はDRAM
に適する出力レベル保持回路を提供することにあ
る。
以下、この発明を実施例に基づいて詳細に説明
する。
する。
特に制限されないが、実施例の出力レベル保持
回路は、アドレスマルチ方式のＤ―RAMに適用
される。
回路は、アドレスマルチ方式のＤ―RAMに適用
される。
第１図には、アドレスマルチ方式のＤ―RAM
のブロツク図が示されている。
のブロツク図が示されている。
図示のようにＤ―RAMはアドレス信号AO〜AJ
を取込むアドレスバツフア回路ADBと、ロウア
ドレス信号AO〜Ai及びカラムアドレス信号AiH〜
AJからそれぞれ任意の１本のロウアドレス線及
びカラムアドレス線を選択するためのロウ及びカ
ラムデコーダDCRと、2(J+1)ビツトの容量を有す
るメモリアレイＭ―ARYと、選択されたカラム
アドレス信号によりＭ―ARYの任意のデータ線
を選択するカラムスイツチＣ―SWと、センスア
ンプSAと、データ入力バツフアDIBと、メイン
アンプMA及びデータ出力バツフアDOBと、上
記各回路を制御する信号を発生するタイミングパ
ルス発生ブロツクTGBと、上記各回路を構成す
る各種MOSトランジスタを構成した半導体基板
へ供給するための基板電圧を発生するVBB発生回
路VBB―Ｇとから構成されている。
を取込むアドレスバツフア回路ADBと、ロウア
ドレス信号AO〜Ai及びカラムアドレス信号AiH〜
AJからそれぞれ任意の１本のロウアドレス線及
びカラムアドレス線を選択するためのロウ及びカ
ラムデコーダDCRと、2(J+1)ビツトの容量を有す
るメモリアレイＭ―ARYと、選択されたカラム
アドレス信号によりＭ―ARYの任意のデータ線
を選択するカラムスイツチＣ―SWと、センスア
ンプSAと、データ入力バツフアDIBと、メイン
アンプMA及びデータ出力バツフアDOBと、上
記各回路を制御する信号を発生するタイミングパ
ルス発生ブロツクTGBと、上記各回路を構成す
る各種MOSトランジスタを構成した半導体基板
へ供給するための基板電圧を発生するVBB発生回
路VBB―Ｇとから構成されている。
なお、上記TGBはRAS（ロウ・アドレス・ス
トローブ）信号発生回路RAS―SGと、CAS（カ
ラム・アドレス・ストローブ）信号発生回路
CAS―SGと、信号発生回路SGと、リード・ライ
ト信号発生回路Ｒ／Ｗ―SGとから構成されてい
る。
トローブ）信号発生回路RAS―SGと、CAS（カ
ラム・アドレス・ストローブ）信号発生回路
CAS―SGと、信号発生回路SGと、リード・ライ
ト信号発生回路Ｒ／Ｗ―SGとから構成されてい
る。
上記タイミングパルス発生ブロツクTGBの動
作は次のようにされる。
作は次のようにされる。
まず、外部端子に信号が印加されると
RAS―SGは、それに対する遅延信号を発生す
る。この遅延信号がSG及びCAS―SGに印加され
る。また外部端子に信号が印加され、かつ
上記RAS―SGからの遅延信号が印加されると
CAS―SGは、これらの信号に対する遅延信号を
発生する。この信号がSGに印加される。
RAS―SGは、それに対する遅延信号を発生す
る。この遅延信号がSG及びCAS―SGに印加され
る。また外部端子に信号が印加され、かつ
上記RAS―SGからの遅延信号が印加されると
CAS―SGは、これらの信号に対する遅延信号を
発生する。この信号がSGに印加される。
上記SGは上記RAS―SG，CAS―SGの出力信
号を受けることによつてRAS系信号φAR，φX，
φPA，CAS系信号φAC，φY，φOP，φRW等の各種の
信号を発生する。なお、φRWはCAS系信号と
信号とを受けるＲ／Ｗ―SGから出力される。
号を受けることによつてRAS系信号φAR，φX，
φPA，CAS系信号φAC，φY，φOP，φRW等の各種の
信号を発生する。なお、φRWはCAS系信号と
信号とを受けるＲ／Ｗ―SGから出力される。
上記RAS系信号RAS―φ及びCAS系信号CAS
―φの働きは、次のようにされる。
―φの働きは、次のようにされる。
(1) RAS―φ
φARはアドレスバツフア制御信号であり、こ
れはADBに印加され、ADBにラツチされてい
るロウアドレス信号AO〜AiをDCRへ送出させ
るための信号である。
れはADBに印加され、ADBにラツチされてい
るロウアドレス信号AO〜AiをDCRへ送出させ
るための信号である。
φXはロウデコーダ制御信号であり、これは
DCRにに印加され、復号化された信号をＭ―
ARYへ送出させるための信号である。
DCRにに印加され、復号化された信号をＭ―
ARYへ送出させるための信号である。
φPAはセンスアンプ制御信号であり、これは
SAに印加され、SAを動作させるための信号で
ある。
SAに印加され、SAを動作させるための信号で
ある。
(2) CAS―φ
φACはアドレスバツフア制御信号であり、こ
れはADBに印加され、ADBにラツチされてい
るカラムアドレス信号Ai+1〜AJをDCRへ送出
させるための信号である。
れはADBに印加され、ADBにラツチされてい
るカラムアドレス信号Ai+1〜AJをDCRへ送出
させるための信号である。
φYはカラムスイツチ制御信号であり、これ
はDCRに印加され、復号化された信号によつ
てカラムスイツチを動作させるための信号であ
る。
はDCRに印加され、復号化された信号によつ
てカラムスイツチを動作させるための信号であ
る。
φOPはデータ出力バツフア及びメインアンプ
制御信号であり、これはDOBに印加され、Ｍ
―ARYからの読出しデータを出力データ（以
下、DOUTと称する。）端子へ送出するための信
号である。
制御信号であり、これはDOBに印加され、Ｍ
―ARYからの読出しデータを出力データ（以
下、DOUTと称する。）端子へ送出するための信
号である。
φRWはデータ入力バツフア制御信号であり、
これはDIBに印加され、入力データ（以下、
Dioと称する。）端子からの書込みデータをＭ―
ARYへ送出させるための信号である。
これはDIBに印加され、入力データ（以下、
Dioと称する。）端子からの書込みデータをＭ―
ARYへ送出させるための信号である。
上記φRWはまたデータ出力バツフア制御信号
であるともされる。
であるともされる。
なお、上記TGBからは、さらに後述する各種
信号が出力される。
信号が出力される。
第２図には、この発明の実施例の回路図が示さ
れている。
れている。
メモリアレイＭ―ARYは、複数対のデータ線
D11，D12，D21，D22、ワード線W1，W2、ダミー
ワード線DW1，DW2、公知の1MOS／セルから
なるメモリセルMS1ないしMS4、及びダミーセル
DMS1ないしDMS4から構成されている。各メモ
リセルは、その入出力端子が対応するデータ線に
結合され、その選択端子が対応するワード線に結
合されている。
D11，D12，D21，D22、ワード線W1，W2、ダミー
ワード線DW1，DW2、公知の1MOS／セルから
なるメモリセルMS1ないしMS4、及びダミーセル
DMS1ないしDMS4から構成されている。各メモ
リセルは、その入出力端子が対応するデータ線に
結合され、その選択端子が対応するワード線に結
合されている。
メモリアレイＭ―ARYのデータ線対D11及び
D12はセンスアンプSA1に結合され、同様にデー
タ線対D21及びD22はセンスアンプSA2に結合され
ている。
D12はセンスアンプSA1に結合され、同様にデー
タ線対D21及びD22はセンスアンプSA2に結合され
ている。
上記各データ線対D11，D12，D21及びD22は、
図示のように、カラムスイツチＣ―SWとしての
MOSFETQT1ないしQT4を介してデータ入出力線
Ｉ／Ｏ及び／Ｏに結合されている。
図示のように、カラムスイツチＣ―SWとしての
MOSFETQT1ないしQT4を介してデータ入出力線
Ｉ／Ｏ及び／Ｏに結合されている。
上記一対のデータ入出力線Ｉ／Ｏ及び／Ｏ
は、図示のように一方において制御信号φRWによ
つて動作が制御されるデータ入力バツフアDIBの
一対の出力端子に結合され、他方において制御信
号φnaによつて動作が制御されるメインアンプ
MAの一対の入力端子に結合されている。
は、図示のように一方において制御信号φRWによ
つて動作が制御されるデータ入力バツフアDIBの
一対の出力端子に結合され、他方において制御信
号φnaによつて動作が制御されるメインアンプ
MAの一対の入力端子に結合されている。
上記メインアンプの出力端子は出力バツフア
DOBの入力端子に結合されている。
DOBの入力端子に結合されている。
出力バツフアDOBは、例えば図示のように、
カツト用MOSFET Q5，Q6、信号入力用
MOSFET Q1，Q2、ゲート・ドレインが交差結
合された出力駆動用MOSFET Q3，Q4、動作制
御用MOSFET Q9，Q10、出力用MOSFET Q7，
Q8、及び動作制御用MOSFET Q20，Q21から構
成されている。
カツト用MOSFET Q5，Q6、信号入力用
MOSFET Q1，Q2、ゲート・ドレインが交差結
合された出力駆動用MOSFET Q3，Q4、動作制
御用MOSFET Q9，Q10、出力用MOSFET Q7，
Q8、及び動作制御用MOSFET Q20，Q21から構
成されている。
上記出力バツフアDOBの出力駆動線doには、
出力レベル保持回路ACが結合されている。
出力レベル保持回路ACが結合されている。
出力レベル保持回路ACは、図示のように、ダ
イオード接続のMOSFET Q11、リセツト用
MOSFET Q12、実質的にMOSFETによつて構
成されたMOS容量素子Q14、及びMOSFET Q15
から構成されている。
イオード接続のMOSFET Q11、リセツト用
MOSFET Q12、実質的にMOSFETによつて構
成されたMOS容量素子Q14、及びMOSFET Q15
から構成されている。
アドレスマツチ方式のＤ―RAMにおいては、
第３図Ａのように信号が入力されることに
よつて、外部端子から供給されたアドレス信号が
ロウアドレス信号としてロウアドレスデコーダＲ
―DCRに送出され、その後第３図Ｂのように、
CAS信号が入力されることによつて外部端子か
ら入力されたアドレス信号がカラムアドレス信号
としてカラムアドレスデコーダＣ―DCRに送出
される。
第３図Ａのように信号が入力されることに
よつて、外部端子から供給されたアドレス信号が
ロウアドレス信号としてロウアドレスデコーダＲ
―DCRに送出され、その後第３図Ｂのように、
CAS信号が入力されることによつて外部端子か
ら入力されたアドレス信号がカラムアドレス信号
としてカラムアドレスデコーダＣ―DCRに送出
される。
上記ロウアドレスデコーダＲ―DCRによつて
特定のワード線とダミーワード線とが選択され、
またカラムアドレスデコーダＣ―DCRによつて
特定のデータ線対が選択される。
特定のワード線とダミーワード線とが選択され、
またカラムアドレスデコーダＣ―DCRによつて
特定のデータ線対が選択される。
データの読み出し動作においては、ロウアドレ
スデコーダの動作によつて、データ線対の一方
が、選択されたメモリのデータによつて決められ
た電位にされ、データ線対の他方がダミーセルに
よつて決められた参照電位にされる。上記のデー
タ線対の電位差はセンスアンプによつて増幅され
る。
スデコーダの動作によつて、データ線対の一方
が、選択されたメモリのデータによつて決められ
た電位にされ、データ線対の他方がダミーセルに
よつて決められた参照電位にされる。上記のデー
タ線対の電位差はセンスアンプによつて増幅され
る。
カラムデコーダによつて選択された特定のデー
タ線対がデータ入出力線Ｉ／Ｏ及び／Ｏに結合
される。
タ線対がデータ入出力線Ｉ／Ｏ及び／Ｏに結合
される。
上記データ入出力線Ｉ／Ｏ及び／Ｏに与えら
れたデータがメインアンプMA及びデータ出力バ
ツフアDOBを介して出力端子DOUTに読み出され
る。
れたデータがメインアンプMA及びデータ出力バ
ツフアDOBを介して出力端子DOUTに読み出され
る。
リード・モデイフアイ・ライト・モードにおけ
るメインアンプMA及びデータ出力バツフア
DOBの動作は次のようにされる。
るメインアンプMA及びデータ出力バツフア
DOBの動作は次のようにされる。
第３図Ｂに示されているように、信号が
入力されることによつて第３図Ｅに示されたよう
な制御信号na、及びφnaが出力される。
入力されることによつて第３図Ｅに示されたよう
な制御信号na、及びφnaが出力される。
メインアンプMAは、制御信号φnaによつて動
作状態にされ、データ入出力線Ｉ／Ｏ及び／Ｏ
に供給されたメモリセルからのデータと対応する
データを出力線DO及びに出力するようにな
る。
作状態にされ、データ入出力線Ｉ／Ｏ及び／Ｏ
に供給されたメモリセルからのデータと対応する
データを出力線DO及びに出力するようにな
る。
データ出力バツフアDOBは、制御信号naが入
力されることによつてMOSFET Q9及びQ10がオ
フ状態にされるので動作状態にされる。
力されることによつてMOSFET Q9及びQ10がオ
フ状態にされるので動作状態にされる。
データ出力バツフアDOBにおけるカツト用
MOSFET Q5及びQ6は、それぞれのゲートに直
流電圧が与えられても良いが、この実施例ではメ
インアンプMAから出力されるデータに対応する
高いレベルの信号をMOSFET Q1もしくはQ2に
供給するために、第３図Ｆに示されたように、制
御信号φOPの立上りの直前に、比較的高い電位か
らより高い電位にされる制御信号φtによつて駆動
される。
MOSFET Q5及びQ6は、それぞれのゲートに直
流電圧が与えられても良いが、この実施例ではメ
インアンプMAから出力されるデータに対応する
高いレベルの信号をMOSFET Q1もしくはQ2に
供給するために、第３図Ｆに示されたように、制
御信号φOPの立上りの直前に、比較的高い電位か
らより高い電位にされる制御信号φtによつて駆動
される。
信号の入力に基づいて、第３図Ｇに示さ
れたように、制御信号φOPが発生されると、出力
用MOSFET Q7及びQ8を駆動するための
MOSFET Q1ないしQ4から構成された駆動手段
が動作状態にされる。
れたように、制御信号φOPが発生されると、出力
用MOSFET Q7及びQ8を駆動するための
MOSFET Q1ないしQ4から構成された駆動手段
が動作状態にされる。
メインアンプMAの出力によつて、MOSFET
Q2のゲートが比較的ハイレベルの電位にされ
MOSFET Q1のゲートがロウレベルの電位にさ
れていたなら、上記MOSFET Q2はオン状態に
され、MOSFET Q1はオフ状態にされることに
なる。
Q2のゲートが比較的ハイレベルの電位にされ
MOSFET Q1のゲートがロウレベルの電位にさ
れていたなら、上記MOSFET Q2はオン状態に
され、MOSFET Q1はオフ状態にされることに
なる。
従つて上記制御信号φOPが加えられることによ
つて、上記駆動手段の出力駆動線do，は、第
３図Ｈに示されたようにハイレベル及びロウレベ
ルにされる。
つて、上記駆動手段の出力駆動線do，は、第
３図Ｈに示されたようにハイレベル及びロウレベ
ルにされる。
なお、上記MOSFET Q2のゲート・チヤンネ
ル間もしくはゲート・ソース間に存在する容量
（図示しない）は、そのゲートに対するプートス
トラツプ容量として作用させられる。そのため、
上記MOSFET Q2のゲート電位は、駆動線doの
電位が上昇させられることに応じて、予めメイン
アンプMAによつて与えられた電位よりも上昇さ
せられる。その結果、上記駆動線doは、充分な
電位にまで上昇させられる。
ル間もしくはゲート・ソース間に存在する容量
（図示しない）は、そのゲートに対するプートス
トラツプ容量として作用させられる。そのため、
上記MOSFET Q2のゲート電位は、駆動線doの
電位が上昇させられることに応じて、予めメイン
アンプMAによつて与えられた電位よりも上昇さ
せられる。その結果、上記駆動線doは、充分な
電位にまで上昇させられる。
制御信号φtのロウレベルが、メインアンプMA
のハイレベル出力に対し適当なレベルにされてい
ると、カツト用MOSFET Q6は、上記MOSFET
Q2のゲート電位が上昇させられることによつて
オフ状態にされる。そのため、メインアンプMA
の出力容量が比較的大きい場合であつても上記
MOSFET Q2のゲート電位は、上記プートスト
ラツプ容量によつて充分大きく上昇させられ、し
かもそのレベルが比較的長時間維持される。
のハイレベル出力に対し適当なレベルにされてい
ると、カツト用MOSFET Q6は、上記MOSFET
Q2のゲート電位が上昇させられることによつて
オフ状態にされる。そのため、メインアンプMA
の出力容量が比較的大きい場合であつても上記
MOSFET Q2のゲート電位は、上記プートスト
ラツプ容量によつて充分大きく上昇させられ、し
かもそのレベルが比較的長時間維持される。
上記駆動線のロウレベルによつて出力用
MOSFET Q7がオフ状態にされ、doのハイレベ
ルによつて出力用MOSFET Q8がオン状態にさ
れることによつて、出力端子DOUTにはハイレベル
信号が出力される。
MOSFET Q7がオフ状態にされ、doのハイレベ
ルによつて出力用MOSFET Q8がオン状態にさ
れることによつて、出力端子DOUTにはハイレベル
信号が出力される。
第３図Ｃに示されたように、ライト・エネーブ
ル信号が入力されることによつて、同図Ｄに
示されたような制御信号φRWが発生される。その
結果、データ入力回路DIBからデータ入出力線
Ｉ／Ｏ，／Ｏに、入力端子Dioに供給されたデ
ータ信号と対応する信号が供給される。上記デー
タ入出力線Ｉ／Ｏ，／Ｏに供給されたデータ信
号は、カラムアドレスデコーダＣ―DCRとロウ
アドレスデコーダＲ―DCRとによつて選択され
た１つのメモリセルに書き込まれる。
ル信号が入力されることによつて、同図Ｄに
示されたような制御信号φRWが発生される。その
結果、データ入力回路DIBからデータ入出力線
Ｉ／Ｏ，／Ｏに、入力端子Dioに供給されたデ
ータ信号と対応する信号が供給される。上記デー
タ入出力線Ｉ／Ｏ，／Ｏに供給されたデータ信
号は、カラムアドレスデコーダＣ―DCRとロウ
アドレスデコーダＲ―DCRとによつて選択され
た１つのメモリセルに書き込まれる。
特に制限されないが、メインアンプMAにおけ
るアクテイブ負荷を構成するようなMOSFET
（図示しない）は、制御信号φRWによつて非動作
状態にされる。またこの実施例においては、メイ
ンアンプMAの出力線DO，における信号は、
制御信号φRWによつてオン状態にされる
MOSFET Q20，Q21によつてクリア状態にされ
る。
るアクテイブ負荷を構成するようなMOSFET
（図示しない）は、制御信号φRWによつて非動作
状態にされる。またこの実施例においては、メイ
ンアンプMAの出力線DO，における信号は、
制御信号φRWによつてオン状態にされる
MOSFET Q20，Q21によつてクリア状態にされ
る。
従つて、データ出力バツフアDOBにおける
MOSFET Q1及びQ2は、共にオフ状態にされる。
この状態において、実施例のような出力データ保
持回路が設けられていない場合、駆動線doにお
けるハイレベル電位は、この駆動線doと回路の
接地点との間に存在するような容量（図示しな
い）によつて保持されることになる。
MOSFET Q1及びQ2は、共にオフ状態にされる。
この状態において、実施例のような出力データ保
持回路が設けられていない場合、駆動線doにお
けるハイレベル電位は、この駆動線doと回路の
接地点との間に存在するような容量（図示しな
い）によつて保持されることになる。
しかしながら、MOSFET Q2のゲート・ソー
ス間に前記のような容量が存在することによつ
て、このMOSFET Q2のゲート電位が低下させ
られると、これに応じて第３図Ｈに破線で示され
たように、駆動線doにおけるレベルが低下させ
られることになる。これに応じて出力端子DOUTに
おけるレベルが低下させられる。また、出力用
MOSFET Q8は、出力端子DOUTに充分な出力電
流を供給することができなくなつてくる。
ス間に前記のような容量が存在することによつ
て、このMOSFET Q2のゲート電位が低下させ
られると、これに応じて第３図Ｈに破線で示され
たように、駆動線doにおけるレベルが低下させ
られることになる。これに応じて出力端子DOUTに
おけるレベルが低下させられる。また、出力用
MOSFET Q8は、出力端子DOUTに充分な出力電
流を供給することができなくなつてくる。
この実施例においては、図示のような出力レベ
ル保持回路ACが設けられていることによつて、
上記のようなレベルの低下が防がれる。
ル保持回路ACが設けられていることによつて、
上記のようなレベルの低下が防がれる。
すなわち、出力レベル保持回路ACにおいて、
MOS容量素子Q14は、制御信号φRWがロウレベル
にされ、上記駆動線doがハイレベルにされたと
きにダイオード接続のMOSFET Q11を介して充
電されることになる。
MOS容量素子Q14は、制御信号φRWがロウレベル
にされ、上記駆動線doがハイレベルにされたと
きにダイオード接続のMOSFET Q11を介して充
電されることになる。
上記制御信号φRWがハイレベルにされたとき、
ノードＡにおける電位は、上記MOS容量素子Q14
によるブースト動作によつて第３図Ｉに示された
ように、充分に上昇させられる。これに応じて
MOSFET Q13が導通状態にされる。駆動線do
は、上記MOSFET Q13によつて、ほゞ電源電圧
VCCに維持される。
ノードＡにおける電位は、上記MOS容量素子Q14
によるブースト動作によつて第３図Ｉに示された
ように、充分に上昇させられる。これに応じて
MOSFET Q13が導通状態にされる。駆動線do
は、上記MOSFET Q13によつて、ほゞ電源電圧
VCCに維持される。
その結果として、MOSFET Q2のゲート・ソ
ース間の容量による前記のような結合が有るにも
かかわらずに、駆動線doは充分なハイレベルに
維持されることになる。
ース間の容量による前記のような結合が有るにも
かかわらずに、駆動線doは充分なハイレベルに
維持されることになる。
選択されたメモリセルから読み出されたデータ
に応じて、駆動線がハイレベルにされた場合、
MOSFET Q15がオン状態とされることになる。
そのため、ノードＡは、ほゞ接地電位のロウレベ
ルにされ、MOSFET Q13はオフ状態のまゝとさ
れる。
に応じて、駆動線がハイレベルにされた場合、
MOSFET Q15がオン状態とされることになる。
そのため、ノードＡは、ほゞ接地電位のロウレベ
ルにされ、MOSFET Q13はオフ状態のまゝとさ
れる。
なお、MOS容量素子Q14を、例えばｐ型半導体
基体に形成された１つの電極としてのｎ型半導体
領域とその上に薄い絶縁膜を介して形成された残
りの電極としての導体層によつて構成する代り
に、MOSFETのように１つの電極としてのｎ型
半導体領域とその近傍のｐ型半導体基体の表面に
薄い絶縁膜を介して形成された残りの電極l3とし
ての導体層とによつて構成し、上記電極l3を第２
図のノードＡに接続する場合、回路ACは次のよ
うに動作することになる。
基体に形成された１つの電極としてのｎ型半導体
領域とその上に薄い絶縁膜を介して形成された残
りの電極としての導体層によつて構成する代り
に、MOSFETのように１つの電極としてのｎ型
半導体領域とその近傍のｐ型半導体基体の表面に
薄い絶縁膜を介して形成された残りの電極l3とし
ての導体層とによつて構成し、上記電極l3を第２
図のノードＡに接続する場合、回路ACは次のよ
うに動作することになる。
すなわち、駆動線doがハイレベルにされたこ
とによつてノードＡがハイレベルにされた場合、
これに応じて電極l3の下の半導体基体の表面にｐ
型半導体領域に連なるチヤンネル層が誘起される
ことになり、MOS容量素子の電極l3とl4との間の
容量が増加されることになる。その結果、ブース
ト動作によつてノードＡの電位は大きく上昇させ
られる。
とによつてノードＡがハイレベルにされた場合、
これに応じて電極l3の下の半導体基体の表面にｐ
型半導体領域に連なるチヤンネル層が誘起される
ことになり、MOS容量素子の電極l3とl4との間の
容量が増加されることになる。その結果、ブース
ト動作によつてノードＡの電位は大きく上昇させ
られる。
これに対し、駆動線doがロウレベルにされて
いることによつてノードＡがロウレベルにされて
いる場合、ノードＡのロウレベルによつて電極l3
の下のｐ型半導体基体の表面には、チヤンネル層
は誘起されない。そのため、MOS容量素子Q14の
電極l3とl4との間の容量は小さいまゝとされ、制
御信号φRWがロウレベルからハイレベルにされた
ときであつてもノードＡにおける電位は実質的に
上昇させられない。これ従つて、MOSFET Q13
のゲート・ソース間容量等を介して駆動線doに
加えられてしまうような雑音は、そのレベルが充
分に小さくなる。
いることによつてノードＡがロウレベルにされて
いる場合、ノードＡのロウレベルによつて電極l3
の下のｐ型半導体基体の表面には、チヤンネル層
は誘起されない。そのため、MOS容量素子Q14の
電極l3とl4との間の容量は小さいまゝとされ、制
御信号φRWがロウレベルからハイレベルにされた
ときであつてもノードＡにおける電位は実質的に
上昇させられない。これ従つて、MOSFET Q13
のゲート・ソース間容量等を介して駆動線doに
加えられてしまうような雑音は、そのレベルが充
分に小さくなる。
なお、第２図において、MISFET Q1およびQ2
がオフ状態にされてしまつたときにおいてロウレ
ベルとされている駆動線は、MOSFET Q3もし
くはQ4がオン状態とされていることによつてフ
ローデイング状態にされない。駆動線doにおけ
るロウレベルは、出力レベル保持回路ACにおけ
るMOSFET Q13がオン状態にされても
MOSFET Q4によつて良好な値に維持させるよ
うにすることが可能である。従つてノードＡをロ
ウレベルにさせるためのMOSFET Q15は、省略
することが可能である。
がオフ状態にされてしまつたときにおいてロウレ
ベルとされている駆動線は、MOSFET Q3もし
くはQ4がオン状態とされていることによつてフ
ローデイング状態にされない。駆動線doにおけ
るロウレベルは、出力レベル保持回路ACにおけ
るMOSFET Q13がオン状態にされても
MOSFET Q4によつて良好な値に維持させるよ
うにすることが可能である。従つてノードＡをロ
ウレベルにさせるためのMOSFET Q15は、省略
することが可能である。
この実施例におけるMOSFET Q11は、一方向
性素子として動作し、ノードＡにおける充電々荷
を放電させるように動作しない。従つて、ノード
Ａにおける電荷をクリアするために、図示のよう
にMOSFET Q12が設けられる。
性素子として動作し、ノードＡにおける充電々荷
を放電させるように動作しない。従つて、ノード
Ａにおける電荷をクリアするために、図示のよう
にMOSFET Q12が設けられる。
このMOSFET Q12は、例えば信号に基づ
いて得られる第３図Ｊに示されたような制御信号
φdvが供給される。
いて得られる第３図Ｊに示されたような制御信号
φdvが供給される。
第４図には、この発明の他の実施例の出力レベ
ル保持回路が示されている。同図においては、前
記第２図におけるダイオード接続のMOSFET
Q11に代えて、ゲートに所定のバイアス電圧
VCC′が供給されることによつて前記カツト用
MOSFET Q5，Q6と同様に動作するMOSFET
Q11′が設けられている。この例では、ノードＡに
おける電位は、駆動線doがロウレベルにされる
ことによつて、MOSFET Q11′を介してロウレベ
ルにされる。
ル保持回路が示されている。同図においては、前
記第２図におけるダイオード接続のMOSFET
Q11に代えて、ゲートに所定のバイアス電圧
VCC′が供給されることによつて前記カツト用
MOSFET Q5，Q6と同様に動作するMOSFET
Q11′が設けられている。この例では、ノードＡに
おける電位は、駆動線doがロウレベルにされる
ことによつて、MOSFET Q11′を介してロウレベ
ルにされる。
この発明は、実施例に限定されない。
例えば、MOS容量素子Q14に加える信号をφRW
としたが、これを制御信号φOPに代えることによ
つて、前記のようなリード・モデイフアイ・ライ
ト・モードだけでなく、リード・モード・モード
においても前記のような出力レベル保持回路AC
によるアクテイブ動作をさせることができる。ま
た、出力レベル保持回路を駆動線側に設定す
ることによつて、この駆動線におけるレベル
低下を防止することができる。
としたが、これを制御信号φOPに代えることによ
つて、前記のようなリード・モデイフアイ・ライ
ト・モードだけでなく、リード・モード・モード
においても前記のような出力レベル保持回路AC
によるアクテイブ動作をさせることができる。ま
た、出力レベル保持回路を駆動線側に設定す
ることによつて、この駆動線におけるレベル
低下を防止することができる。
出力レベル保持回路は、第２図に示されたよう
な駆動手段と組合される外、出力駆動線が他の信
号線における信号によつて影響されやすいような
駆動手段と組合されて良い。
な駆動手段と組合される外、出力駆動線が他の信
号線における信号によつて影響されやすいような
駆動手段と組合されて良い。
第１図は、ダイナミツク・ランダム・アクセス
メモリのブロツク図、第２図は、実施例の回路
図、第３図ＡないしＫは、上記第２図の回路の動
作波形図、第４図は、他の実施例の回路図であ
る。 DOB…出力バツフア回路、AC…出力レベル保
持回路。
メモリのブロツク図、第２図は、実施例の回路
図、第３図ＡないしＫは、上記第２図の回路の動
作波形図、第４図は、他の実施例の回路図であ
る。 DOB…出力バツフア回路、AC…出力レベル保
持回路。
Claims (1)
- １ ゲート・ドレインが交差結合された一対の駆
動用絶縁ゲート電界効果トランジスタを少なくと
も備えた駆動手段と上記駆動手段の動作によつて
相補レベルに駆動される一対の駆動線と上記一対
の駆動線に結合されたプリチヤージ手段とを持つ
回路に結合される出力レベル保持回路であつて、
第１ノードと、上記第１ノードとその一方の端子
が結合されその他方の端子に所定タイミングの制
御信号が供給されるブートストラツプ容量と、上
記一対の駆動線の一方と上記第１ノードとの間に
設けられ上記一対の駆動線の一方のレベルに応じ
た充電々流を上記ブートストラツプ容量に供給す
る第１絶縁ゲート電界効果トランジスタと、上記
一対の駆動線の他方の電位をそのゲートに受けて
上記第１ノードの電位を決定する第２絶縁ゲート
電界効果トランジスタと、上記第１ノードにおけ
る電位をそのゲートに受けて上記一対の駆動線の
一方に上記第１ノードの電位に対応した電位を与
える第３絶縁ゲート電界効果トランジスタと、上
記プリチヤージ手段の動作タイミング信号と実質
的に同期したタイミング信号をそのゲートに受け
上記第１ノードの充電々荷を放電する第
4MISFETとを備えてなることを特徴とする出力
レベル保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155947A JPS5782281A (en) | 1980-11-07 | 1980-11-07 | Output level storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55155947A JPS5782281A (en) | 1980-11-07 | 1980-11-07 | Output level storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5782281A JPS5782281A (en) | 1982-05-22 |
| JPH0146953B2 true JPH0146953B2 (ja) | 1989-10-11 |
Family
ID=15616996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55155947A Granted JPS5782281A (en) | 1980-11-07 | 1980-11-07 | Output level storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5782281A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050694A (ja) * | 1983-08-26 | 1985-03-20 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ |
| JPH0814987B2 (ja) * | 1985-06-21 | 1996-02-14 | 株式会社日立製作所 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
-
1980
- 1980-11-07 JP JP55155947A patent/JPS5782281A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5782281A (en) | 1982-05-22 |
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