JPH0133848B2 - - Google Patents
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- JPH0133848B2 JPH0133848B2 JP55018920A JP1892080A JPH0133848B2 JP H0133848 B2 JPH0133848 B2 JP H0133848B2 JP 55018920 A JP55018920 A JP 55018920A JP 1892080 A JP1892080 A JP 1892080A JP H0133848 B2 JPH0133848 B2 JP H0133848B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Description
【発明の詳細な説明】
本発明はデータ送受部と主記憶装置の間のデー
タ転送が行なわれるときの転送データ方式に関
し、特にデータ送受部から要求されるデータを主
記憶装置にリードまたはライトする場合、１回の
アクセスでリードまたはライトが行なうことので
きないバイト長のデータのときに、アクセス回数
を最小限にして効率的に主記憶装置に対するアク
セスを行なうことができるように、アクセス毎の
データ量を決定するようにした転送データ方式に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer method when data is transferred between a data transmitting/receiving unit and a main memory, and in particular, to reading or writing data requested by the data transmitting/receiving unit to the main memory. In this case, when the data has a byte length that cannot be read or written in one access, the data for each access can be accessed efficiently by minimizing the number of accesses. This invention relates to a transfer data method that determines the amount of data.
第１図に示す如く、データ処理装置では主記憶
装置１に対し中央処理装置２やチヤネル３が接続
され、チヤネル３には入出力装置４が接続され、
該入出力装置４から送出されたデータが、データ
バツフア３−１に一時保持されている。そして入
出力装置４が主記憶装置１から必要とするデータ
を求めたり、あるいはデータを格納する場合に
は、チヤネル３に対して中央処理装置２からスタ
ートＩ／Ｏを発生する。これによりチヤネル３は
その命令に応じたチヤネルコマンドワード
（CCW）にもとづき制御を行なうものである。そ
してこのCCWには、例えば読出し指令や書込み
指令の場合には、第２図に示す如く、読出しや書
込みを行なう主記憶装置１の先頭アドレスDAお
よび、読出すべきデータあるいは書込むべきデー
タのバイトカウントBC等がこのCOWに明示され
ている。そしてこのデータのバイト長がチヤネル
３から主記憶装置１に対して１回に送受信できる
最大のデータ転送量を越えている場合にはこれを
最大データ転送量の範囲内で複数回にわけて送受
信しなければならない。 As shown in FIG. 1, in the data processing device, a main storage device 1 is connected to a central processing unit 2 and a channel 3, and an input/output device 4 is connected to the channel 3.
Data sent from the input/output device 4 is temporarily held in the data buffer 3-1. When the input/output device 4 obtains required data from the main storage device 1 or stores data, a start I/O is generated from the central processing unit 2 to the channel 3. As a result, the channel 3 performs control based on the channel command word (CCW) corresponding to the command. For example, in the case of a read command or a write command, this CCW contains the start address DA of the main memory 1 to be read or written, and the byte of the data to be read or written, as shown in FIG. Count BC etc. are clearly indicated on this COW. If the byte length of this data exceeds the maximum amount of data transfer that can be sent and received at one time from channel 3 to main memory 1, this data will be sent and received multiple times within the maximum data transfer amount. Must.
一方主記憶装置１側では、第８図に示す如く、
その記憶領域内に最大転送量毎にバウンダリーが
設けられ、例えば16バイトが最大転送量の主記憶
装置１では、B1，B2……の如きバウンダリーが
設けられている。したがつて、一回のデータの送
受信量がそのバウンダリーの範囲内である場合に
はアクセスが一回ですむが、このバウンダリーを
越える部分があるとアクセスを２回行なわなけれ
ばならない。したがつて、第３図に示す如く、矢
印Ｈで示す。アドレス「２」から16バイトのデー
タを格納する場合には、アドレス「２」からアド
レス「15」までにバイトのデータを格納し、そし
てアドレス「16」「17」に残りの２バイトのデー
タを格納しなければならない。それ故、第３図に
おけるアドレス「２」を先頭アドレスとして16バ
イト×３回のデータを格納する場合には、最初に
送出された16バイトについて２回のアクセスを必
要とするのみならず、２回目、３回目に送出され
たデータに対してもそれぞれ２回のアクセスを必
要とし、合計６回ものアクセスを行なわなければ
ならなかつた。 On the other hand, on the main storage device 1 side, as shown in FIG.
Within the storage area, a boundary is provided for each maximum transfer amount. For example, in the main storage device 1 where the maximum transfer amount is 16 bytes, boundaries such as B 1 , B 2 . . . are provided. Therefore, if the amount of data sent and received at one time is within the boundary, one access is sufficient, but if there is a portion that exceeds this boundary, the access must be performed twice. Therefore, as shown in FIG. 3, it is indicated by an arrow H. When storing 16 bytes of data from address "2", store the bytes of data from address "2" to address "15", and then store the remaining 2 bytes of data at addresses "16" and "17". must be stored. Therefore, when storing data of 16 bytes x 3 times using address "2" in Figure 3 as the first address, not only do the first 16 bytes sent out require two accesses, but also two The data sent out the third time also required two accesses each, resulting in a total of six accesses.
したがつて、このような場合、最初にその先頭
アドレスの存在する領域のバウンダリーまでのデ
ータである14バイトを格納し、次に16バイトを２
回格納し、最後に２バイト格納できるようにすれ
ば４回のアクセスでよい。 Therefore, in such a case, first store 14 bytes of data up to the boundary of the area where the start address exists, and then store 16 bytes of data up to the boundary of the area where the start address exists.
If you store the data twice and then store 2 bytes at the end, you only need to access it four times.
したがつて本発明はこのようなことを可能にし
た転送データ方式を提供するものであり、このた
めに本発明の転送データ方式では、データ送受部
と、バウンダリーが設けられた主記憶装置の間に
データをバウンダリーの領域毎に転送するとき、
１回に転送すべきデータ長を決定するデータ長決
定方式において、転送されるデータ長に対するデ
ータ長情報を保持するデータ長保持手段と、主記
憶装置にアクセスすべき先頭アドレスに関するア
ドレス情報を保持する先頭アドレス情報保持手段
と、上記アドレス情報がバウンダリー領域におけ
る何番目に位置するかにもとづき最初に転送すべ
きデータ量を演算すると共に２回目以降の転送す
べきデータ量をバウンダリーの領域のデータ量と
するデータ量演算部と、残存量であるデータ長情
報と転送されたデータ量との差であるデータ量を
演算する最終データ量演算部と、残存量がバウン
ダリーの領域内の量か否かを判別する比較手段
と、切替手段を具備し、上記比較手段により残存
量がバウンダリーの領域より大きいとき上記デー
タ量演算部から出力されるデータ量を切替手段よ
り出力し、領域内のとき最終データ量演算部から
出力されるデータ量を切替手段より出力するよう
に制御して、転送すべき最適データ量を上記切替
手段より出力し、これにより連続的にデータ転送
をするようにしたことを特徴とする。 Therefore, the present invention provides a transfer data method that makes this possible. For this purpose, in the transfer data method of the present invention, there is a When transferring data to each boundary area,
In a data length determination method that determines the length of data to be transferred at one time, data length holding means holds data length information regarding the data length to be transferred, and address information regarding the first address to be accessed in the main storage device is provided. A head address information holding means calculates the amount of data to be transferred for the first time based on the position of the address information in the boundary area, and calculates the amount of data to be transferred from the second time onwards as the amount of data in the boundary area. a final data amount calculation section that calculates the data amount that is the difference between the data length information that is the remaining amount and the transferred data amount, and a final data amount calculation section that calculates whether the remaining amount is within the boundary area or not. It comprises a comparison means for determining and a switching means, and when the comparison means determines that the remaining amount is larger than the boundary area, the amount of data output from the data amount calculation section is outputted from the switching means, and when it is within the area, the amount of data is changed to the final data amount. The amount of data output from the arithmetic unit is controlled to be output from the switching means, and the optimum amount of data to be transferred is outputted from the switching means, thereby continuously transferring data. do.
以下本発明の一実施例を第４図にもとづき説明
する。 An embodiment of the present invention will be described below based on FIG. 4.
図中、５はデータアドレスレジスタ、６はバイ
ト長レジスタ、７は第１演算部、８はエンドアド
レスレジスタ、９は第１比較器、１０は切替回
路、１１は＋１カウンタ、１２はバツフアアドレ
スレジスタ、１３，１４はゲート回路、１５は下
位アドレスレジスタ、１６は第２演算部、１７は
第３演算部、１８は第２比較器、１０は残存バイ
ト長レジスタ、２０はゲート回路である。 In the figure, 5 is a data address register, 6 is a byte length register, 7 is a first calculation unit, 8 is an end address register, 9 is a first comparator, 10 is a switching circuit, 11 is a +1 counter, and 12 is a buffer address. Registers 13 and 14 are gate circuits, 15 is a lower address register, 16 is a second arithmetic unit, 17 is a third arithmetic unit, 18 is a second comparator, 10 is a remaining byte length register, and 20 is a gate circuit.
データアドレスレジスタ５は主記憶装置１のア
クセスすべき先頭アドレスDAがセツトされ、ま
た、バイト長レジスタ６は主記憶装置１との間で
転送されるべきデータのバイトカウントBCがセ
ツトされる。そしてこれら先頭アドレスDAおよ
びバイトカウンタBCは、第２図に示されるCCW
からセツトされるものである。 The data address register 5 is set to the start address DA of the main memory 1 to be accessed, and the byte length register 6 is set to the byte count BC of data to be transferred to and from the main memory 1. These start address DA and byte counter BC are CCW shown in Figure 2.
It is set from .
第１演算部７は、後述するように、主記憶装置
１に対して格納すべきデータのエンドアドレスを
算出するものであり、この第１演算部７により算
出された上記エンドアドレスは、エンドアドレス
レジスタ８にセツトされる。第１比較器９は、エ
ンドアドレスレジスタ８から伝達されるエンドア
ドレスと、バツフアアドレスレジスタ１２から送
出されるアドレスとを比較して、両者のアドレス
が一致したことを検出し、主記憶装置１に対する
データ格納終了時を検出するものである。 The first calculation unit 7 calculates the end address of data to be stored in the main storage device 1, as described later, and the end address calculated by the first calculation unit 7 is the end address. Set in register 8. The first comparator 9 compares the end address transmitted from the end address register 8 and the address transmitted from the buffer address register 12, detects that the two addresses match, and This is to detect the end of data storage.
切替回路１０は主記憶装置にアクセスすると
き、１回毎に送出すべきデータ量を出力するもの
で、第２演算部１６の出力と、第３演算部の１７
の出力とのいずれか一方を選択出力するものであ
る。 The switching circuit 10 outputs the amount of data to be sent each time the main storage is accessed, and the switching circuit 10 outputs the amount of data to be sent each time the main storage device is accessed.
This is to selectively output either one of the outputs.
下位アドレスレジスタ１５は、最初データアド
レスレジスタ５にセツトされた先頭アドレスDA
の下位ビツトDA′がセツトされ、その後「０」が
セツトされるものである。 The lower address register 15 is the first address DA set in the data address register 5.
The lower bit DA' of is set, and then "0" is set.
第２演算部１６は、後述するように、一回に転
送すべきデータ量を演算するものである。 The second calculation unit 16 calculates the amount of data to be transferred at one time, as will be described later.
第３演算部１７は、後述するように、最終回に
転送すべきデータ量を演算するものである。 The third calculation unit 17 calculates the amount of data to be transferred in the final round, as will be described later.
第２比較器１８は、第３演算部１７の出力が、
主記憶装置１のバウンダリー領域内のバイト量よ
り大きいか否かを比較する回路である。 The second comparator 18 is configured such that the output of the third arithmetic unit 17 is
This circuit compares whether the amount of bytes is larger than the amount of bytes in the boundary area of the main storage device 1.
残存バイト長レジスタ１９は、主記憶装置１と
チヤネル３との間に転送すべきデータ量がどれだ
け存在しているかという数量がセツトされるもの
である。 The remaining byte length register 19 is used to set a quantity representing the amount of data to be transferred between the main storage device 1 and the channel 3.
以下本発明における転送データ方式を、(1)主記
憶装置からデータを読出す場合、および(2)主記憶
装置に対してデータを格納する場合についてそれ
ぞれ詳述する。 The transfer data method according to the present invention will be described below in detail with respect to (1) the case of reading data from the main memory, and (2) the case of storing data in the main memory.
(1) 主記憶装置からデータを読出す場合、
いま、第３図において矢印Ｈで示すアドレス
「２」を先頭アドレスDAとして、主記憶装置
１からデータを16×３＝48バイト読出す場合に
ついて説明する。この場合、先頭アドレスDA
は上記の如く「２」であり、転送すべきデータ
のバイトカウントBCは「48」であり、データ
アドレスレジスタ５にはDA＝２がセツトさ
れ、バイト長レジスタ６にはBC＝48がセツト
される。そして最初は初期パルスによりゲート
回路１３および１４がオンされるので、残存バ
イト長レジスタ１９には、残存バイト長として
「48」がセツトされ、また下位アドレスレジス
タ１５には上記データアドレスレジスタ５にセ
ツトされた先頭アドレスDAの下位ビツト
DA′がセツトされる。この下位ビツトDA′は、
上記先頭アドレスが主記憶装置のバウンダリー
領域における何番目の区分であるかということ
を示すものであり、この場合にはこの下位ビツ
トDA′も「２」である。そして上記起動パルに
より、第２演算部１６は下位アドレスレジスタ
１５にセツトされた下位ビツトDA′の値をスル
ーで第３演算部１７に伝達し、この第３演算部
１７は残存バイト長レジスタ１９にセツトされ
た、残存バイト長BC（＝48）と、この下位アド
レスレジスタ１５にセツトされた値（＝２）を
加算する。この結果が第２比較器１８で、バウ
ンダリー領域のバイト容量Ｎ（この例ではＮ＝
16）と比較され、このバイト容量Ｎより、上記
加算値が大きいことがわかる。（勿論このBC＋
DA′の演算は、第２演算部１６でも可能であ
る。）第２比較器１８は、第３演算部１７から
伝達された値が基準値Ｎより大きいときには、
切替回路１０の出力として第２演算部１６の演
算出力を選択するように制御するとともに、ゲ
ート回路２０を遅延制御し、後述する如く、第
２演算部１６により第１回目のデータ転送量が
算出されたあとで、下位アドレスレジスタ１５
に数値「０」をセツトさせる。(1) When reading data from the main memory device, the case where data is read from the main memory device 1 by 16 x 3 = 48 bytes, using the address "2" indicated by the arrow H in Fig. 3 as the start address DA. explain. In this case, the starting address DA
is "2" as described above, the byte count BC of the data to be transferred is "48", data address register 5 is set to DA = 2, and byte length register 6 is set to BC = 48. Ru. At first, the gate circuits 13 and 14 are turned on by the initial pulse, so the remaining byte length register 19 is set to "48" as the remaining byte length, and the lower address register 15 is set to the data address register 5. lower bit of the first address DA
DA' is set. This lower bit DA′ is
This indicates the number of division in the boundary area of the main storage device that the above-mentioned top address is, and in this case, the lower bit DA' is also "2". Then, in response to the activation pulse, the second arithmetic unit 16 transmits the value of the lower bit DA' set in the lower address register 15 to the third arithmetic unit 17, and the third arithmetic unit 17 transfers the value of the lower bit DA' set in the lower address register 15 to the third arithmetic unit 17. The remaining byte length BC (=48) set in , and the value set in this lower address register 15 (=2) are added. This result is sent to the second comparator 18 by the byte capacity N of the boundary area (in this example, N=
16), it can be seen that the above added value is larger than this byte capacity N. (Of course this BC+
The calculation of DA′ can also be performed by the second calculation unit 16. ) The second comparator 18, when the value transmitted from the third calculation unit 17 is larger than the reference value N,
The calculation output of the second calculation unit 16 is controlled to be selected as the output of the switching circuit 10, and the gate circuit 20 is controlled to delay, and the second calculation unit 16 calculates the first data transfer amount as described later. After the lower address register 15
Set the value to ``0''.
したがつて、主記憶装置１からチヤネルに対
する第１回目のデータ転送量の決定に先立ち、
第３演算部１７でBC＋DAの演算が行なわれ、
これがＮより大きいことがわかる。この結果、
第２演算部１６で、０−DAの演算が行なわれ
る。この結果０−２は、４ビツト、２進表示で
「0000−0010」は、「0000＋1101＋１＝1110」と
なり、第２演算部１６より10進数「14」が得ら
れる。そしてこの「14」が切替回路１０を経由
して、第１回目に主記憶装置１から読出される
べきデータ長は14バイトという数値が得られ
る。この「14」は第３演算部１７において残存
バイト長レジスタ１９にセツトされた10進数
「48」と減算され「48−14＝34」となり、16よ
りも大きいので、今度は上記下位アドレスレジ
スタ１５に「０」がセツトされる。このとき上
記「34」が残存バイト長レジスタ１９にセツト
されるものである。そして第２演算部１６に、
上記と同様にして減算、即ち「0000−0000」が
実行される。そしてこれは、「0000＋1111＋１
＝10000」となり、第２演算部１６から10進数
「16」が得られ、第２回目のデータ転送量とし
て16バイトであることを得る。この「16」は第
３演算部１７で残存バイト長レジスタ１９にセ
ツトされた「84」を減算して「18」が得られ
る。この「18」もＮすなわち「16」よりも大き
いので、上記第２回目のデータ転送量と算出の
場合と同様な演算が行なわれ、第３回目のデー
タ転送量として16バイトであるこをが切替回路
１０から出力される。しかし第３演算部では
「18−16＝２」となり、その演算結果がＮつま
り「16」よりも小さいので、第４回目のデータ
転送量としては、上記演算結果の「２」がセツ
トされた残存バイト長レジスタ１９からの出力
が切替回路１０から得られることになる。この
結果、第３図における矢印Ｈで示されるアドレ
ス「２」を先頭アドレスとして48バイトのデー
タを主記憶装置１から読出す場合には、第１回
目に14バイト、第２回目に16バイト、第３回目
に16バイト、第４回目に２バイトづつデータを
転送することにより、第１回目乃至第３回目ま
ではバウンダリー領域までの、きわめて効率的
なデータ転送を行なうことができる。 Therefore, before determining the first data transfer amount from the main storage device 1 to the channel,
The calculation of BC+DA is performed in the third calculation unit 17,
It can be seen that this is larger than N. As a result,
The second calculation unit 16 performs the calculation of 0-DA. As a result, "0000-0010" in 4-bit binary representation becomes "0000+1101+1=1110", and the second arithmetic unit 16 obtains the decimal number "14". Then, this "14" passes through the switching circuit 10, and the data length to be read out from the main memory device 1 for the first time is 14 bytes. This "14" is subtracted from the decimal number "48" set in the remaining byte length register 19 in the third arithmetic unit 17 and becomes "48-14=34", which is larger than 16, so this time, the lower address register 15 is set to "0". At this time, the above-mentioned "34" is set in the remaining byte length register 19. Then, in the second calculation unit 16,
Subtraction, ie, "0000-0000" is performed in the same manner as above. And this is "0000+1111+1
=10000'', the decimal number ``16'' is obtained from the second arithmetic unit 16, and the second data transfer amount is 16 bytes. This "16" is obtained by subtracting "84" set in the remaining byte length register 19 in the third arithmetic unit 17 to obtain "18". Since this "18" is also larger than N, that is, "16", the same calculation as in the case of calculating the second data transfer amount is performed, and the third data transfer amount is 16 bytes. It is output from the circuit 10. However, in the third calculation section, ``18-16=2'' is obtained, and the result of the calculation is smaller than N, that is, ``16'', so the amount of data transferred for the fourth time is set to ``2'', which is the result of the above calculation. The output from the remaining byte length register 19 will be obtained from the switching circuit 10. As a result, when reading 48 bytes of data from the main memory device 1 using the address "2" indicated by arrow H in FIG. By transferring 16 bytes of data at the third time and 2 bytes at the fourth time, extremely efficient data transfer up to the boundary area can be performed from the first to third times.
この結果を要約すれば、CCWのBCとメモリ
先頭アドレスの下位ビツトDA′を加算してＮバ
イトバウンダリーを越えたときには、Ｎバイト
バウンダリーまでのデータ量DLは、DL＝０−
DA′で表わされ、Ｎバイトバウンダリーを越え
ないときは、データ転送量DL′はDL′＝BCとし
て決定することができる。 To summarize this result, when adding the BC of CCW and the lower bit DA' of the memory start address exceeds the N-byte boundary, the amount of data DL up to the N-byte boundary is DL = 0 -
When it is expressed as DA' and does not exceed the N-byte boundary, the data transfer amount DL' can be determined as DL'=BC.
(2) 主記憶装置に対してデータを格納する場合、
例えば、第１図において、チヤネル３には、
入出力装置４等から送出されたデータを一時的
に保持するためにデータバツフ３−１を具備し
ている。そして、このデータバツフア３−１に
一時的にセツトされたデータを主記憶装置１に
格納する場合でも、第２図に示すCCWでは、
その格納すべきデータ長をバイトカウントBC
および、格納すべき主記憶装置１の先頭アドレ
スDAが指示される。このとき、データバツフ
ア３−１の最終アドレスにデータセツトしたと
きに、該データバツフア３−１のデータセツト
が完了した場合には、主記憶装置１に格納する
場合には、Ｎバイトバウンダリーまでのデータ
量DLはDL＝０−DAで表わされる。そしてこ
れは、上記(1)の場合と同様に第２演算部１６で
演算され、その結果が切替回路１０を経由して
出力される。しかしながら、データバツフア３
−１にデータセツトが完了したとき、その最終
的にセツトしたデータバツフア３−１のアドレ
スがBFAの場合には、Ｎバイトバウンダリー
までのデータ量DLはDL＝０−DAで表わされ
るとともに、このＮバイトバウンダリーまでの
データをデータバツフア３−１から読出したと
きの最終アドレスBFA0は、BFA0＝BFA−
DAである。このようにしてまずＮバイトバウ
ンダリーまでのデータを格納し、次いで上記(1)
と同様にＮバイトづつデータを効率的に格納す
ることができる。(2) When storing data in the main memory, for example, in Figure 1, channel 3 has
A data buffer 3-1 is provided to temporarily hold data sent from the input/output device 4 and the like. Even when the data temporarily set in the data buffer 3-1 is stored in the main storage device 1, the CCW shown in FIG.
Count the data length to be stored in bytes BC
Then, the starting address DA of the main storage device 1 to be stored is specified. At this time, when the data is set to the final address of the data buffer 3-1, if the data set of the data buffer 3-1 is completed, the data up to the N byte boundary is stored in the main storage device 1. The quantity DL is expressed as DL=0-DA. This is calculated by the second calculation section 16 as in the case (1) above, and the result is outputted via the switching circuit 10. However, data buffer 3
-1, and if the address of the finally set data buffer 3-1 is BFA, the amount of data DL up to the N-byte boundary is expressed as DL = 0 - DA, and this The final address BFA 0 when data up to the N-byte boundary is read from the data buffer 3-1 is BFA 0 = BFA-
It is DA. In this way, first store the data up to the N byte boundary, and then perform the above (1).
Similarly, data can be efficiently stored in N byte units.
そしてチヤネル３から主記憶装置１に対して
バイトカウントBCに規定したデータ長だけデ
ータ量を転送したか否かは、エンドアドレスレ
ジスタ８にセツトされたエンドアドレスと、第
３演算部１７の演算結果がＮ以下になつたあと
のバツフアアドレスレジスタ１２におけるデー
タバツフアアドレスを比較することにより判定
することができる。即ち、バイト長レジスタ６
にセツトされているバイトカウントBCの下位
ビツトBC′と、データアドレスレジスタ５にセ
ツトされている先頭アドレスDAの下位ビツト
DA′を第１演算部７により加算して得られたエ
ンドアドレス＝BC′＋DA′をエンドアドレスレ
ジスタ８にセツトし、これを第１比較器９によ
り、バツフアアドレスレジスタ１２におけるデ
ータバツフア３−１に対するデータバツフアア
ドレスと比較する。この第１比較器９は、第３
演算部１７の演算結果がＮ以下になつたとき、
これを表示する第２比較器１８の出力信号によ
り動作状態となる。そしてこのときエンドアド
レスレジスタ８にセツトされた値と、＋１カウ
ンタ１１により順次更新されている。バツフア
アドレスレジスタ１２におけるデータバツフア
アドレスとが一致したとき、第１比較器９はバ
ツフアエンド信号を発生し、規定量のデータ
が、データバツフア３−１から送出されて主記
憶装置１に格納されたことを報告する。このよ
うにして主記憶装置にデータを格納する場合も
効率よく行なうことができる。 Whether or not the amount of data has been transferred from the channel 3 to the main memory 1 by the data length specified by the byte count BC is determined by the end address set in the end address register 8 and the calculation result of the third calculation unit 17. This can be determined by comparing the data buffer addresses in the buffer address register 12 after the value becomes N or less. That is, byte length register 6
The lower bit BC' of the byte count BC set in the data address register 5 and the lower bit of the start address DA set in the data address register 5.
The end address = BC' + DA' obtained by adding DA' by the first arithmetic unit 7 is set in the end address register 8, and this is added to the data buffer 3-1 in the buffer address register 12 by the first comparator 9. Compare with the data buffer address for. This first comparator 9
When the calculation result of the calculation unit 17 becomes equal to or less than N,
The output signal of the second comparator 18 indicating this makes the operation state. At this time, the value set in the end address register 8 and the +1 counter 11 are sequentially updated. When the data buffer address in the buffer address register 12 matches, the first comparator 9 generates a buffer end signal, and a specified amount of data is sent out from the data buffer 3-1 and stored in the main memory 1. Report the matter. In this way, data can be stored efficiently in the main storage device.
以上説明の如く、本発明によれば、主記憶装置
にアクセスする場合、転送時に不必要なページク
ロスを発生しないようにデータレングスを決定す
ることが可能になるので、効率よくこれを行なう
ことができる。 As explained above, according to the present invention, when accessing the main storage device, it is possible to determine the data length so as not to generate unnecessary page crossing during transfer, so this can be done efficiently. can.
なお、上記の説明では主記憶装置とチヤネルと
の間のデータ転送について説明したが、勿論本発
明はこれのみに限定されるものではなく、例えば
主記憶装置と中央処理装置との間のデータ転送等
にも適当できるものである。 Note that although the above explanation has been about data transfer between the main storage device and the channel, the present invention is of course not limited to this only, and for example, data transfer between the main storage device and the central processing unit. It can also be applied to
第１図はデータ処理装置の概略図、第２図は
CCWの説明図、第３図は主記憶装置の説明図、
第４図は本発明の一実施例構成を示す。
図中、１は主記憶装置、２は中央処理装置、３
はチヤネル、４は入出力装置、５はデータアドレ
スレジスタ、６はバイト長レジスタ、７は第１演
算部、８はエンドアドレスレジスタ、９は第１比
較器、１０は切替回路、１１は＋１カウンタ、１
２はバツフアアドレスレジスタ、１３，１４はゲ
ート回路、１５は下位アドレスレジスタ、１６は
第２演算部、１７は第３演算部、１８は第２比較
器、１９は残存バイト長レジスタ、２０はゲート
回路をそれぞれ示す。
Figure 1 is a schematic diagram of the data processing device, Figure 2 is a schematic diagram of the data processing device.
An explanatory diagram of CCW, Figure 3 is an explanatory diagram of the main storage device,
FIG. 4 shows the configuration of an embodiment of the present invention. In the figure, 1 is the main memory, 2 is the central processing unit, and 3
is a channel, 4 is an input/output device, 5 is a data address register, 6 is a byte length register, 7 is a first calculation unit, 8 is an end address register, 9 is a first comparator, 10 is a switching circuit, 11 is a +1 counter ,1
2 is a buffer address register, 13 and 14 are gate circuits, 15 is a lower address register, 16 is a second arithmetic unit, 17 is a third arithmetic unit, 18 is a second comparator, 19 is a remaining byte length register, and 20 is a Each gate circuit is shown.
Claims (1)
主記憶装置の間にデータをバウンダリーの領域毎
に転送するとき、１回に転送すべきデータ長を決
定するデータ長決定方式において、 転送されるデータ長に対するデータ長情報を保
持するデータ長保持手段と、主記憶装置にアクセ
スすべき先頭アドレスに関するアドレス情報を保
持する先頭アドレス情報保持手段と、上記アドレ
ス情報がバウンダリー領域における何番目に位置
するかにもとづき最初に転送すべきデータ量を演
算すると共に２回目以降の転送すべきデータ量を
バウンダリーの領域のデータ量とするデータ量演
算部と、残存量であるデータ長情報と転送された
データ量との差であるデータ量を演算する最終デ
ータ量演算部と、残存量がバウンダリーの領域内
の量か否かを判別する比較手段と、切替手段を具
備し、上記比較手段により残存量がバウンダリー
の領域より大きいとき上記データ量演算部から出
力されるデータ量を切替手段より出力し、領域内
のとき最終データ量演算部から出力されるデータ
量を切替手段より出力するように制御して、転送
すべき最適データ量を上記切替手段より出力し、
これにより連続的にデータ転送をするようにした
ことを特徴とする転送データ方式。[Claims] 1. In a data length determination method that determines the data length to be transferred at one time when data is transferred for each boundary area between a data transmitting/receiving unit and a main storage device provided with a boundary. , a data length holding means for holding data length information regarding the data length to be transferred; a starting address information holding means for holding address information regarding the starting address to be accessed in the main storage device; a data amount calculation unit that calculates the amount of data to be transferred for the first time based on whether the area is located at the boundary, and sets the amount of data to be transferred from the second time onwards as the amount of data in the boundary area; and the data length information that is the remaining amount and the transfer. A final data amount calculation unit that calculates the difference between the remaining amount and the remaining amount of data, a comparison unit that determines whether the remaining amount is within the boundary area, and a switching unit. When the remaining amount is larger than the area of the boundary, the switching means outputs the amount of data output from the data amount calculation section, and when the remaining amount is within the area, the amount of data output from the final data amount calculation section is outputted from the switching means. control and output the optimum amount of data to be transferred from the switching means,
This data transfer method is characterized by continuous data transfer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1892080A JPS56116139A (en) | 1980-02-18 | 1980-02-18 | Production system of transfer data quantity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1892080A JPS56116139A (en) | 1980-02-18 | 1980-02-18 | Production system of transfer data quantity |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56116139A JPS56116139A (en) | 1981-09-11 |
| JPH0133848B2 true JPH0133848B2 (en) | 1989-07-17 |
Family
ID=11985041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1892080A Granted JPS56116139A (en) | 1980-02-18 | 1980-02-18 | Production system of transfer data quantity |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56116139A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292053A (en) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | Control system for transfer of direct memory access |
| JPH01233646A (en) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | Data transfer control system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50158239A (en) * | 1974-06-10 | 1975-12-22 | ||
| JPS5130441A (en) * | 1974-09-09 | 1976-03-15 | Hitachi Ltd | |
| JPS5474640A (en) * | 1977-11-28 | 1979-06-14 | Hitachi Ltd | Channel unit |
-
1980
- 1980-02-18 JP JP1892080A patent/JPS56116139A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50158239A (en) * | 1974-06-10 | 1975-12-22 | ||
| JPS5130441A (en) * | 1974-09-09 | 1976-03-15 | Hitachi Ltd | |
| JPS5474640A (en) * | 1977-11-28 | 1979-06-14 | Hitachi Ltd | Channel unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56116139A (en) | 1981-09-11 |
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