JPH01314359A - 最優劣決定回路 - Google Patents
最優劣決定回路Info
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- JPH01314359A JPH01314359A JP63147705A JP14770588A JPH01314359A JP H01314359 A JPH01314359 A JP H01314359A JP 63147705 A JP63147705 A JP 63147705A JP 14770588 A JP14770588 A JP 14770588A JP H01314359 A JPH01314359 A JP H01314359A
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- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は最優劣決定回路、即ちコンピュータシステムの
キャッシュメモリにおいて主メモリから新たにロードさ
れたデータ等を格納する際に置換対象となるデータある
いはその格納エリアの優先順位を判定するために使用さ
れる最優劣決定回路に関し、更に詳述すれば、エラー発
生等により優先順位の判定が不可能になった場合等にも
キャッシュメモリが滞りなく動作可能に構成された最優
劣決定回路に関する。
キャッシュメモリにおいて主メモリから新たにロードさ
れたデータ等を格納する際に置換対象となるデータある
いはその格納エリアの優先順位を判定するために使用さ
れる最優劣決定回路に関し、更に詳述すれば、エラー発
生等により優先順位の判定が不可能になった場合等にも
キャッシュメモリが滞りなく動作可能に構成された最優
劣決定回路に関する。
コンピュータシステムにおいては、メモリアクセスに要
する時間を短縮する目的でキャッシュメモリが使用され
ることが多い。このキャッシュメモリは、アクセス頻度
が高いデータ等を予め主メモリ等からロードして格納し
ておき、メモリアクセスに際しては主メモリをアクセス
するのではなくこのキャッシュメモリを先ずアクセスし
、アクセス対象のデータが格納されている場合にはキャ
ッシュヒントとしてそのアクセス対象をキャッシュメモ
リから直接アクセスし、アクセス対象のデータが格納さ
れていない場合にはキャッシュミスとして新たに主メモ
リからアクセス対象をロードして格納しておくものであ
る。そして、この際に新たにロードされたデータの格納
は通常は最優劣決定アルゴリズム、具体的には新たに主
メモリからロードされたデータは最も以前に使用された
データと置換して格納されるように構成される。
する時間を短縮する目的でキャッシュメモリが使用され
ることが多い。このキャッシュメモリは、アクセス頻度
が高いデータ等を予め主メモリ等からロードして格納し
ておき、メモリアクセスに際しては主メモリをアクセス
するのではなくこのキャッシュメモリを先ずアクセスし
、アクセス対象のデータが格納されている場合にはキャ
ッシュヒントとしてそのアクセス対象をキャッシュメモ
リから直接アクセスし、アクセス対象のデータが格納さ
れていない場合にはキャッシュミスとして新たに主メモ
リからアクセス対象をロードして格納しておくものであ
る。そして、この際に新たにロードされたデータの格納
は通常は最優劣決定アルゴリズム、具体的には新たに主
メモリからロードされたデータは最も以前に使用された
データと置換して格納されるように構成される。
第５図は４ウ工イセノトアソシアテイプ方式のキャッシ
ュメモリにおいて、データの置換を上述の如き最優劣決
定（以下、ＬＲＵ ： Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ
Ｕｓｅｄと称す）アルゴリズムにて行う場合の最優劣決
定回１ｉ！３ （ＬＲＵ回路）の構成を示すブロック図
である。
ュメモリにおいて、データの置換を上述の如き最優劣決
定（以下、ＬＲＵ ： Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ
Ｕｓｅｄと称す）アルゴリズムにて行う場合の最優劣決
定回１ｉ！３ （ＬＲＵ回路）の構成を示すブロック図
である。
図中４はＬＲＵ制御回路３により選択対象とされる４つ
のウェイである。そして、ｌはＬ１２０回路であり、そ
の内部には上述の４つのウェイ相互間の優先関係を記憶
するための優劣情報記憶手段であるＬＲＵビフト２及び
このＬＲＵビット２の内容に応じて置換候補を決定しあ
るいはその情報の更新を実行する最優劣決定手段である
ＬＩ？ｔｌ制御回路３とを含んでいる。
のウェイである。そして、ｌはＬ１２０回路であり、そ
の内部には上述の４つのウェイ相互間の優先関係を記憶
するための優劣情報記憶手段であるＬＲＵビフト２及び
このＬＲＵビット２の内容に応じて置換候補を決定しあ
るいはその情報の更新を実行する最優劣決定手段である
ＬＩ？ｔｌ制御回路３とを含んでいる。
このような従来の最優劣決定回路の動作は以下の如くで
ある。
ある。
キャッシュメモリがＣＰＩＪ （図示せず）からデータ
のリードアクセスを受けた場合にウェイ４の４つのウェ
イの内の一つでキャツシュヒツトすると、ＬＲＵ回路１
はＬＲ［ｌピント２の記憶内容、即ちウェイ４の内のい
ずれのウェイが最も以前にアクセスされたかの情報を更
新するためにＬＲ１ｌビット２の内容をＬＲｔｌ制御回
路３へ転送する。そして、ＬＲ１ｌ制御回路３では情報
の更新が行われて、この新たな情報がＬＲＵビット２に
書き込まれる。
のリードアクセスを受けた場合にウェイ４の４つのウェ
イの内の一つでキャツシュヒツトすると、ＬＲＵ回路１
はＬＲ［ｌピント２の記憶内容、即ちウェイ４の内のい
ずれのウェイが最も以前にアクセスされたかの情報を更
新するためにＬＲ１ｌビット２の内容をＬＲｔｌ制御回
路３へ転送する。そして、ＬＲ１ｌ制御回路３では情報
の更新が行われて、この新たな情報がＬＲＵビット２に
書き込まれる。
一方キャッシュミスの場合は、キャッシュメモリは主メ
モリ （図示せず）からアクセス対象のデータを新たに
読出してロードし、これをＣＰＵ等の処理装置へ転送す
ると共に自身に記憶する。この場合に新たに記憶される
データをいずれのウェイに格納するか、即ちいずれのウ
ェイに格納されているデータと置換するかの決定はＬＲ
ＩＩアルゴリズムにより行われる。即ち、ＬＲＵ回路１
がＬＲ［ｌピント２の記憶内容をしＲＵ制御回路３に転
送すると、Ｌｌ？ｔｌ制御回路３は置換候補のウェイを
Ｌｌ’ｌｌＪアルゴリズムに従って選択し、この選択さ
れたウェイに新たに主メモリから読出したデータを格納
する。
モリ （図示せず）からアクセス対象のデータを新たに
読出してロードし、これをＣＰＵ等の処理装置へ転送す
ると共に自身に記憶する。この場合に新たに記憶される
データをいずれのウェイに格納するか、即ちいずれのウ
ェイに格納されているデータと置換するかの決定はＬＲ
ＩＩアルゴリズムにより行われる。即ち、ＬＲＵ回路１
がＬＲ［ｌピント２の記憶内容をしＲＵ制御回路３に転
送すると、Ｌｌ？ｔｌ制御回路３は置換候補のウェイを
Ｌｌ’ｌｌＪアルゴリズムに従って選択し、この選択さ
れたウェイに新たに主メモリから読出したデータを格納
する。
またこの一方で、Ｌ）ＩＵ制御回路３はＬＲＵビフト２
の記憶内容を更新してＬｌｌυピント２に記憶させる。
の記憶内容を更新してＬｌｌυピント２に記憶させる。
次にＬＲυアルゴリズムによるウェイ選択の実際の処理
について説明する。
について説明する。
第６図はＬＲＵビット２の記憶内容の概念を示す模式図
であり、また第７図は１つのエントリに対してＬＲｔｌ
ビット２の記憶内容から置換候補のウェイを選択する選
択回路の一構成例を示す回路図であり、この選択回路は
ＬＲＵ制御回路３の一部に含まれている。
であり、また第７図は１つのエントリに対してＬＲｔｌ
ビット２の記憶内容から置換候補のウェイを選択する選
択回路の一構成例を示す回路図であり、この選択回路は
ＬＲＵ制御回路３の一部に含まれている。
図中３１はＬＩ？［ｌ制御回路３の一部を構成する選択
回路、３２はＬＲＵビット２の記憶内容を出力させるこ
とにより、選択回路３１にウェイの選択を行わせる選択
信号、３３〜３６はＬＲ［ｌピント２の出力をデコード
して一つのウェイを選択する信号を出力するＮＡＮＤゲ
ートである。ここで、ＮＡＮＤゲート３３は第１のウェ
イＡを、ＮＡＮＤゲート３４は第２のウェイＢを、ＮＡ
Ｎロゲート３５は第３のウェイＣを、ＮＡＮＤゲート３
６は第４のウェイＤをそれぞれ選択する信号を出力する
。
回路、３２はＬＲＵビット２の記憶内容を出力させるこ
とにより、選択回路３１にウェイの選択を行わせる選択
信号、３３〜３６はＬＲ［ｌピント２の出力をデコード
して一つのウェイを選択する信号を出力するＮＡＮＤゲ
ートである。ここで、ＮＡＮＤゲート３３は第１のウェ
イＡを、ＮＡＮＤゲート３４は第２のウェイＢを、ＮＡ
Ｎロゲート３５は第３のウェイＣを、ＮＡＮＤゲート３
６は第４のウェイＤをそれぞれ選択する信号を出力する
。
またＬＲＵビット２は、Ａ、Ｂ、Ｃ，Ｄの４つのウェイ
相互の優劣に関する情報を記憶するために６ビツト構成
となっている。そして、各ピントからはそれぞれ、それ
ぞれのビットが“１”である場合にハイレベル信号を出
力するＱｆｉ子と、逆に“Ｏ”である場合にハイレベル
信号を出力する回端子とが備えられている。
相互の優劣に関する情報を記憶するために６ビツト構成
となっている。そして、各ピントからはそれぞれ、それ
ぞれのビットが“１”である場合にハイレベル信号を出
力するＱｆｉ子と、逆に“Ｏ”である場合にハイレベル
信号を出力する回端子とが備えられている。
ところで、４つのウェイの内の一つが最優先であるとい
うことは、そのウェイが他の総てのウェイに対して優先
であるということである。換言すれば、ウェイＡとウェ
イＢとではウェイＡが優先、ウェイＡとウェイＣとでは
ウェイＡが優先、ウェイＡとウェイＤとではウェイＡが
優先であればウェイＡが他のウェイＢ、Ｃ，Ｄに対して
最優先になる。
うことは、そのウェイが他の総てのウェイに対して優先
であるということである。換言すれば、ウェイＡとウェ
イＢとではウェイＡが優先、ウェイＡとウェイＣとでは
ウェイＡが優先、ウェイＡとウェイＤとではウェイＡが
優先であればウェイＡが他のウェイＢ、Ｃ，Ｄに対して
最優先になる。
つまり、４つのウェイそれぞれの間の優劣関係が記憶さ
れているＬＲＵピント２の状態を調べることにより、い
ずれのウェイが最優先であるかが判明する。
れているＬＲＵピント２の状態を調べることにより、い
ずれのウェイが最優先であるかが判明する。
いま仮に、二つのウェイＡ、Ｂ相互の優先関係を示すＬ
ＲＵビット２を（Ａ Ｂ）にて表し、（Ａ Ｂ）−
０であればウェイＡが優先であり、（ＡＢ）＝■であれ
ばウェイＢが優先であるとする。また、“Ｘ”を“１”
または“０”のいずれでもよい状態とすると、ＬＲＵビ
ット２の内容が、 ＣＡ Ｂ） −０，（Ｂ Ｃ） ＝Ｘ、 （
ＣＤ） −Ｘ。
ＲＵビット２を（Ａ Ｂ）にて表し、（Ａ Ｂ）−
０であればウェイＡが優先であり、（ＡＢ）＝■であれ
ばウェイＢが優先であるとする。また、“Ｘ”を“１”
または“０”のいずれでもよい状態とすると、ＬＲＵビ
ット２の内容が、 ＣＡ Ｂ） −０，（Ｂ Ｃ） ＝Ｘ、 （
ＣＤ） −Ｘ。
ＣＡ Ｄ） −０，（Ａ Ｃ） −０，ＣＢ
Ｄ） −ＸであればウェイＡが最優先、 （Ａ Ｂ） −１，（Ｂ Ｃ） −０，（
Ｃロ〕 ＝Ｘ。
Ｄ） −ＸであればウェイＡが最優先、 （Ａ Ｂ） −１，（Ｂ Ｃ） −０，（
Ｃロ〕 ＝Ｘ。
ＣＡ Ｄ） −Ｘ、 （Ａ Ｃ） −Ｘ、 （Ｂ
Ｄ） −０であればウェイＢが最優先、 （Ａ Ｂ） −Ｘ、 （Ｂ Ｃ） ＝１． （ＣＤ
） −０゜（Ａ Ｄ） −Ｘ、 （Ａ Ｃ） −１
，（Ｂ Ｄ） −ＸであればウェイＣが最優先、 （Ａ Ｂ） ＝Ｘ、 （Ｂ Ｃ） −Ｘ、 （ＣＤ
） −１゜（Ａ Ｄ） −１，（＾ （：） −Ｘ、
（ａ Ｄ〕−１であればウェイＤが最優先である。
Ｄ） −０であればウェイＢが最優先、 （Ａ Ｂ） −Ｘ、 （Ｂ Ｃ） ＝１． （ＣＤ
） −０゜（Ａ Ｄ） −Ｘ、 （Ａ Ｃ） −１
，（Ｂ Ｄ） −ＸであればウェイＣが最優先、 （Ａ Ｂ） ＝Ｘ、 （Ｂ Ｃ） −Ｘ、 （ＣＤ
） −１゜（Ａ Ｄ） −１，（＾ （：） −Ｘ、
（ａ Ｄ〕−１であればウェイＤが最優先である。
従って、上述の論理を実現し得るようにＬＲＵビット２
の各ビットのＱｍ子及び回端子と、ＮＡＮＤゲート３３
〜３６の各入力とを接続した回路が第７図に示す選択回
路３１であり、各ＮＡＮＤゲート３３〜３６の出力信号
はローアクティブである。ここでＮＡＮＤゲート３３の
出力信号が０″であればウェイＡが、ＮＡＮＯゲート３
４の出力信号が“０”であればウェイＢが、ＮＡＮＤゲ
ート３５の出力信号が“０”であればウェイＣが、ＮＡ
ＮＤゲート３６の出力信号が“０２であればウェイＤが
それぞれ最優先で置換対象として選択される。
の各ビットのＱｍ子及び回端子と、ＮＡＮＤゲート３３
〜３６の各入力とを接続した回路が第７図に示す選択回
路３１であり、各ＮＡＮＤゲート３３〜３６の出力信号
はローアクティブである。ここでＮＡＮＤゲート３３の
出力信号が０″であればウェイＡが、ＮＡＮＯゲート３
４の出力信号が“０”であればウェイＢが、ＮＡＮＤゲ
ート３５の出力信号が“０”であればウェイＣが、ＮＡ
ＮＤゲート３６の出力信号が“０２であればウェイＤが
それぞれ最優先で置換対象として選択される。
以上のような従来の最優劣決定回路では、ソフトウェア
エラー等のデータ処理上の異常発生に際して、置換候補
を決定することが不可能になる場合が有り得る。たとえ
ば、上述のような４ウエイの場合では、４つのウェイの
順番は Ｐ４−２４ の２４通りが有り得るが、上述のようなＬＲＵビット２
の構成ではそれぞれがとり得る状態（”１”または０”
）の組合わせは ２’−６４ となって６４ｉ１１りあるので、実際に存在する２４ｉ
１り以外の４８通りの状態がソフトウェアエラー等で生
じる可能性がある。従って、このような状態が生じた場
合には最優先の置換候補を決定出来ない可能性があり、
これによりキャッシュメモリの処理が停止される虞があ
る等の課題が残る。
エラー等のデータ処理上の異常発生に際して、置換候補
を決定することが不可能になる場合が有り得る。たとえ
ば、上述のような４ウエイの場合では、４つのウェイの
順番は Ｐ４−２４ の２４通りが有り得るが、上述のようなＬＲＵビット２
の構成ではそれぞれがとり得る状態（”１”または０”
）の組合わせは ２’−６４ となって６４ｉ１１りあるので、実際に存在する２４ｉ
１り以外の４８通りの状態がソフトウェアエラー等で生
じる可能性がある。従って、このような状態が生じた場
合には最優先の置換候補を決定出来ない可能性があり、
これによりキャッシュメモリの処理が停止される虞があ
る等の課題が残る。
本発明はこのような課題の解決を目的としてなされたも
のであり、最優劣決定回路においてソフトウェアエラー
等に起因して最優先の置換候補が決定不可部な場合にも
キャッシュメモリの処理が停止されないように構成した
最優劣決定回路の提供を目的とする。
のであり、最優劣決定回路においてソフトウェアエラー
等に起因して最優先の置換候補が決定不可部な場合にも
キャッシュメモリの処理が停止されないように構成した
最優劣決定回路の提供を目的とする。
本発明の最優劣決定回路では、最優先の置換候補の決定
が不可能な状態が生じた場合には、予め定められている
候補を直接的に、あるいは間接的に候補として選択する
制御手段を備えている。
が不可能な状態が生じた場合には、予め定められている
候補を直接的に、あるいは間接的に候補として選択する
制御手段を備えている。
本発明の最優劣決定回路では、たとえ最優先の置換候補
が選択不可能な状態が生じた場合にも、予め定められて
、いる候補が直接的に、あるいは間接的に候補として選
択される。
が選択不可能な状態が生じた場合にも、予め定められて
、いる候補が直接的に、あるいは間接的に候補として選
択される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る最優劣決定回路の第１の実施例の
構成を示す回路図である。なお、本実施例では４ウ工イ
セツトアソシアテイブ方式のキャッシュメモリに通用さ
れる場合について説明する。
構成を示す回路図である。なお、本実施例では４ウ工イ
セツトアソシアテイブ方式のキャッシュメモリに通用さ
れる場合について説明する。
図中２は優劣情報記憶手段としてのＬＲＵビットであり
、図示しないＡ、Ｂ、Ｃ，Ｄの４つのウェイ相互の優劣
に関する情報を記憶するためにビット２１〜２６の６ビ
ツト構成となっている。即ち、ウェイ２１にはウェイＡ
とＢとの優先関係を表す情報が格納され、ウェイ２２に
はウェイＢとＣとの優先関係を表す情報が格納され、ウ
ェイ２３にはウェイＣとＤとの優先関係を表す情報が格
納され、ウェイ２４にはウェイＡとＤとの優先関係を表
す情報が格納され、ウェイ２５にはウェイＡとＣとの優
先関係を表す情報が格納され、ウェイ２６にはウェイＢ
とＤとの優先関係を表す情報が格納される。そして、各
ビットからはそれぞれ、それぞれのピントが“１”であ
る場合にハイレベル信号を出力するＱ端子と、逆に“０
”である場合にハイレベル信号を出力する回線子とが備
えられている。
、図示しないＡ、Ｂ、Ｃ，Ｄの４つのウェイ相互の優劣
に関する情報を記憶するためにビット２１〜２６の６ビ
ツト構成となっている。即ち、ウェイ２１にはウェイＡ
とＢとの優先関係を表す情報が格納され、ウェイ２２に
はウェイＢとＣとの優先関係を表す情報が格納され、ウ
ェイ２３にはウェイＣとＤとの優先関係を表す情報が格
納され、ウェイ２４にはウェイＡとＤとの優先関係を表
す情報が格納され、ウェイ２５にはウェイＡとＣとの優
先関係を表す情報が格納され、ウェイ２６にはウェイＢ
とＤとの優先関係を表す情報が格納される。そして、各
ビットからはそれぞれ、それぞれのピントが“１”であ
る場合にハイレベル信号を出力するＱ端子と、逆に“０
”である場合にハイレベル信号を出力する回線子とが備
えられている。
３１は選択回路であり、最優劣決定手段としてのＬＲＵ
制御回路３の一部を構成している。
制御回路３の一部を構成している。
３２は、ＬＲＵビフト２を構成する６つのビット２１〜
２６からそれぞれの記憶内容を出力させることにより、
４つのウェイ＾、Ｂ、Ｃ，Ｄの内からいずれかのウェイ
を選択する処理を行わせる選択信号である。
２６からそれぞれの記憶内容を出力させることにより、
４つのウェイ＾、Ｂ、Ｃ，Ｄの内からいずれかのウェイ
を選択する処理を行わせる選択信号である。
またＬＲＵビ７ト２にはそれを構成する総てのビット２
１から２６を“０”にリセットするためのローアクティ
ブのリセット端子Ｒが備えられており、このリセット端
子Ｒにはトランシミンシッンゲート３８を介して後述す
るＮＡＮＤゲート３７の出力信号が与えられている。
１から２６を“０”にリセットするためのローアクティ
ブのリセット端子Ｒが備えられており、このリセット端
子Ｒにはトランシミンシッンゲート３８を介して後述す
るＮＡＮＤゲート３７の出力信号が与えられている。
３３乃至３６はそれぞれ３人力ＮＡＮＤゲートであり、
ＬＲＵビット２の出力をデコードして一つのウェイを選
択する信号を出力する。ここで、ＮＡＮＤゲート３３は
第１のウェイＡを、ＨＡＮＤゲート３４は第２のウェイ
Ｂを、ＮＡＮＤゲート３５は第３のウェイＣを、ＮＡＮ
Ｏゲート３６は第４のウェイＤをそれぞれ選択する信号
を出力する。
ＬＲＵビット２の出力をデコードして一つのウェイを選
択する信号を出力する。ここで、ＮＡＮＤゲート３３は
第１のウェイＡを、ＨＡＮＤゲート３４は第２のウェイ
Ｂを、ＮＡＮＤゲート３５は第３のウェイＣを、ＮＡＮ
Ｏゲート３６は第４のウェイＤをそれぞれ選択する信号
を出力する。
具体的には、ＮＡＮＤゲート３３の３人力はウェイＡと
Ｂとの優劣関係を示すビット２１の′ＣＸｍ子、つエイ
ＡとＤとの優劣関係を示すビット２４の回線子。
Ｂとの優劣関係を示すビット２１の′ＣＸｍ子、つエイ
ＡとＤとの優劣関係を示すビット２４の回線子。
ウェイＡとＣとの優劣関係を示すビット２５の回線子に
それぞれ接続されている。またＨＡＮＤゲート３４の３
人力はウェイＡとＢとの優劣関係を示すピント２１のＱ
端子、ウェイＢとＣとの優劣関係を示すビット２２の蔦
端子、ウェイＢ（！：Ｄとの優劣関係を示すビット２６
の回線子にそれぞれ接続されている。
それぞれ接続されている。またＨＡＮＤゲート３４の３
人力はウェイＡとＢとの優劣関係を示すピント２１のＱ
端子、ウェイＢとＣとの優劣関係を示すビット２２の蔦
端子、ウェイＢ（！：Ｄとの優劣関係を示すビット２６
の回線子にそれぞれ接続されている。
ＮＡＮＤゲート３５の３人力はウェイＢとＣとの優劣関
係を示すビット２２のＱｍ子、ウェイＣとＤとの優劣関
係を示すビット２３の回端子、ウェイＡとＣとの優劣関
係を示すビット２５のＱ端子にそれぞれ接続されている
。更に、ＮＡＮＤゲート３６の３人力はウェイＣとＤと
の優劣関係を示すビット２３のＱ端子。
係を示すビット２２のＱｍ子、ウェイＣとＤとの優劣関
係を示すビット２３の回端子、ウェイＡとＣとの優劣関
係を示すビット２５のＱ端子にそれぞれ接続されている
。更に、ＮＡＮＤゲート３６の３人力はウェイＣとＤと
の優劣関係を示すビット２３のＱ端子。
ウェイＡとＤとの優劣関係を示すビット２４のＱ端子、
ウェイＢとＤとの優劣関係を示すビット２６のＱ端子に
それぞれ接続されている。
ウェイＢとＤとの優劣関係を示すビット２６のＱ端子に
それぞれ接続されている。
３７はＡＮＤゲートを利用した検出回路であり、ＮＡＮ
Ｄゲート３３〜３６の総てがハイレベル信号を出力した
場合、つまり置換候補の選択が不可清な状態を検出して
ローレベル信号を出力する。この検出回路３７の出力は
前述のトランシミッションゲート３８を介してＬＲＵビ
ット２のリセット端子Ｒに与えられている。即ち、検出
回路３７の出力信号がローレベルに転じるとトランシミ
ッシッンゲート３８を通じてＬＲＵビット２のローアク
ティブのリセット端子Ｒにリセット信号が与えられる。
Ｄゲート３３〜３６の総てがハイレベル信号を出力した
場合、つまり置換候補の選択が不可清な状態を検出して
ローレベル信号を出力する。この検出回路３７の出力は
前述のトランシミッションゲート３８を介してＬＲＵビ
ット２のリセット端子Ｒに与えられている。即ち、検出
回路３７の出力信号がローレベルに転じるとトランシミ
ッシッンゲート３８を通じてＬＲＵビット２のローアク
ティブのリセット端子Ｒにリセット信号が与えられる。
このような構成の本発明の最優劣決定回路の動作につい
て以下に説明する。
て以下に説明する。
データの置換処理が生じた場合、選択信号３２がハイレ
ベルに転じてＬＲ１ｌビット２の各ビット２１〜２６の
記憶内容が選択回路３１へ出力される。この際、ＬＲ１
ｌビット２の各ビット２１〜２６の記憶内容は、通常は
４つのウェイＡ、Ｂ、Ｃ，Ｄの内のいずれか一つが選択
される状態にあるので、ＮＡＮＤゲート３３〜３６の内
のいずれか一つの出力がローレベルに転じ、他の３つの
出力は総てハイレベルに転じる。そして、ローレベルに
転じたＮＡＮＯゲート３３〜３６のいずれかに対応する
４つのウェイＡ、Ｂ、Ｃ，Ｄの内の一つが置換対象とし
て選択される。
ベルに転じてＬＲ１ｌビット２の各ビット２１〜２６の
記憶内容が選択回路３１へ出力される。この際、ＬＲ１
ｌビット２の各ビット２１〜２６の記憶内容は、通常は
４つのウェイＡ、Ｂ、Ｃ，Ｄの内のいずれか一つが選択
される状態にあるので、ＮＡＮＤゲート３３〜３６の内
のいずれか一つの出力がローレベルに転じ、他の３つの
出力は総てハイレベルに転じる。そして、ローレベルに
転じたＮＡＮＯゲート３３〜３６のいずれかに対応する
４つのウェイＡ、Ｂ、Ｃ，Ｄの内の一つが置換対象とし
て選択される。
しかしたとえばソフトウェアエラー等が生じてＬＲＵビ
ット２の各ビット２１〜２６の記憶内容が４つのウェイ
Ａ、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能な状
態である場合（たとえば、〔＾ Ｂ） −０゜（Ｂ
Ｃ） −０，（ＣＤ） −０，ＣＡ Ｄ） −０，（
Ａ Ｃ）−１，（Ｂ Ｄ）−０等）には、ＮＡＮＤ
ゲート３３〜３６の総ての出力がハイレベルに転じる。
ット２の各ビット２１〜２６の記憶内容が４つのウェイ
Ａ、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能な状
態である場合（たとえば、〔＾ Ｂ） −０゜（Ｂ
Ｃ） −０，（ＣＤ） −０，ＣＡ Ｄ） −０，（
Ａ Ｃ）−１，（Ｂ Ｄ）−０等）には、ＮＡＮＤ
ゲート３３〜３６の総ての出力がハイレベルに転じる。
このため、検出回路３７はローレベルの信号を出方する
。この際、トランシミッションゲート３８は選択信号３
２がハイレベルであるためアクティブになり、検出回路
３７から出力されたローレベルの信号はトランシミッシ
ッンゲート３８を通じてＬＲＵビット２のローアクティ
ブのリセット端子Ｒに与えられる。これにより、ＬＲＩ
Ｉビフト２の各ビット２１〜２６は総て“０＃にリセッ
トされる。
。この際、トランシミッションゲート３８は選択信号３
２がハイレベルであるためアクティブになり、検出回路
３７から出力されたローレベルの信号はトランシミッシ
ッンゲート３８を通じてＬＲＵビット２のローアクティ
ブのリセット端子Ｒに与えられる。これにより、ＬＲＩ
Ｉビフト２の各ビット２１〜２６は総て“０＃にリセッ
トされる。
以上のようにしてＬＲＵビフト２の総てのビット２１〜
２６がリセットされると、ＮＡＮＤゲート３３の出力の
みがローレベルに、他のＮＡＮＤゲート３４〜３６の出
力がハイレベルに転じるので、４つのウェイＡ、 Ｂ。
２６がリセットされると、ＮＡＮＤゲート３３の出力の
みがローレベルに、他のＮＡＮＤゲート３４〜３６の出
力がハイレベルに転じるので、４つのウェイＡ、 Ｂ。
Ｃ，Ｄの内のウェイＡが選択されることになる。またこ
れに伴って検出回路３７の出力はハイレベルに転じるの
で、ＬＲＵビット２へのリセット信号は解除される。
れに伴って検出回路３７の出力はハイレベルに転じるの
で、ＬＲＵビット２へのリセット信号は解除される。
なお、検出回路３７は基本的にはＮＡＮＤゲート３３〜
３６の出力を入力とする４人力ＮＡＮＤゲートでよいが
、第１図に示す如く、５人力ＮＡＮＤゲートを使用して
残りの１人力にはマスク信号あるいはタイミング信号等
の制御信号を入力し得る構成とすることも可能である。
３６の出力を入力とする４人力ＮＡＮＤゲートでよいが
、第１図に示す如く、５人力ＮＡＮＤゲートを使用して
残りの１人力にはマスク信号あるいはタイミング信号等
の制御信号を入力し得る構成とすることも可能である。
また上記実施例では、回路構成の複雑化を避けるために
、検出回路３７のローレベル出力をＬＲＵビット２のリ
セット端子Ｒに与えてＬＲｔｌビット２の各ピント２１
〜２６をリセットする構成を採っているが、適宜な回路
構成を採ることによりＬＲＵビット２の総てのビット２
１〜２６をｌ”にセントすることも、あるいは各ビット
２１〜２６をそれぞれ所定の状態にセットすることも勿
論可能である。
、検出回路３７のローレベル出力をＬＲＵビット２のリ
セット端子Ｒに与えてＬＲｔｌビット２の各ピント２１
〜２６をリセットする構成を採っているが、適宜な回路
構成を採ることによりＬＲＵビット２の総てのビット２
１〜２６をｌ”にセントすることも、あるいは各ビット
２１〜２６をそれぞれ所定の状態にセットすることも勿
論可能である。
更にたとえば第２の実施例として、検出回路３７の出力
により４つのウェイＡ、Ｂ、Ｃ，Ｄの内のいずれか一つ
が直接的に選択されるような構成としてもよい。具体的
には、検出回路３７の出力とＮＡＮＤゲート３３〜３６
のいずれか、たとえば第２図に示す如く、ＡＮＤゲート
３３の出力とのＯＲ信号をＯＲゲート４１によりとるよ
うにすればよい、この場合、トランスミツシランゲート
３８は不要になる。
により４つのウェイＡ、Ｂ、Ｃ，Ｄの内のいずれか一つ
が直接的に選択されるような構成としてもよい。具体的
には、検出回路３７の出力とＮＡＮＤゲート３３〜３６
のいずれか、たとえば第２図に示す如く、ＡＮＤゲート
３３の出力とのＯＲ信号をＯＲゲート４１によりとるよ
うにすればよい、この場合、トランスミツシランゲート
３８は不要になる。
第３図は本発明の第３の実施例を示す回路図であり、上
記第１の実施例及び前述の従来例と同一構成の部分には
同一の参照符号を付与しである。
記第１の実施例及び前述の従来例と同一構成の部分には
同一の参照符号を付与しである。
この第３図に示す第３の実施例では、８人カ４出力のマ
ルチプレクサ５０と４ビツトレジスタ３９が備えられて
いる。そして、マルチプレクサ５ｏにはＮＡＮＤケート
３３〜３６の各出力と４ビツトレジスタ３９の４ビツト
出力が入力されており、検出回路３７の出力が制御信号
として与えられている。即ち、検出回路３７の出力がハ
イレベルの場合はマルチプレクサ５０はＮＡＮＤゲート
３３〜３６の各出力をそのまま自身の４ビツト出力とす
るが、検出回路３７の出力がローレベルの場合はマルチ
プレクサ５ｏは４ビツトレジスタ３９から出力される４
ビツト出力を自身の４ビツト出力とする。
ルチプレクサ５０と４ビツトレジスタ３９が備えられて
いる。そして、マルチプレクサ５ｏにはＮＡＮＤケート
３３〜３６の各出力と４ビツトレジスタ３９の４ビツト
出力が入力されており、検出回路３７の出力が制御信号
として与えられている。即ち、検出回路３７の出力がハ
イレベルの場合はマルチプレクサ５０はＮＡＮＤゲート
３３〜３６の各出力をそのまま自身の４ビツト出力とす
るが、検出回路３７の出力がローレベルの場合はマルチ
プレクサ５ｏは４ビツトレジスタ３９から出力される４
ビツト出力を自身の４ビツト出力とする。
従って、４ビツトレジスタ３９にソフトウェア的に所定
のデータ、具体的にはその４ビツト出力の内のいずれか
１ビツトが°Ｏｍで他の３ビツトが“１″のデータを設
定しておけば、ＬＲＵビット２の記憶内容では４つのウ
ェイ＾、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能
な場合には、４ビツトレジスタ３９に設定されているデ
ータがマルチプレクサ５０から出力されて４つのウェイ
Ａ、Ｂ、Ｃ，Ｄの内のいずれかが選択される。
のデータ、具体的にはその４ビツト出力の内のいずれか
１ビツトが°Ｏｍで他の３ビツトが“１″のデータを設
定しておけば、ＬＲＵビット２の記憶内容では４つのウ
ェイ＾、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能
な場合には、４ビツトレジスタ３９に設定されているデ
ータがマルチプレクサ５０から出力されて４つのウェイ
Ａ、Ｂ、Ｃ，Ｄの内のいずれかが選択される。
第４図は本発明の第４の実施例を示す回路図であり、上
記各実ｂｉｉ！例及び前述の従来例と同一構成の部分に
は同一の参照符号を付与しである。
記各実ｂｉｉ！例及び前述の従来例と同一構成の部分に
は同一の参照符号を付与しである。
この第４図に示す第４の実施例では、６ビツトレジスタ
４０とこの６ビツトレジスタ４０の出力をＬＩ？Ｕビッ
ト２へ入力させるためのゲート回路６０とが備えられて
いる。そして、ゲート回路６０には検出回１２８３７の
出力が制御信号として与えられており、この検出回路３
７の出力がハイレベルの場合はゲート回路６０はノンア
クティブに、検出回路３７の出力がローレベルの場合は
アクティブになって６ビツトレジスタ４００６ビツトの
信号がＬＲＵビフト２の各ビット２１〜２６にそれぞれ
与えられるように構成されている。
４０とこの６ビツトレジスタ４０の出力をＬＩ？Ｕビッ
ト２へ入力させるためのゲート回路６０とが備えられて
いる。そして、ゲート回路６０には検出回１２８３７の
出力が制御信号として与えられており、この検出回路３
７の出力がハイレベルの場合はゲート回路６０はノンア
クティブに、検出回路３７の出力がローレベルの場合は
アクティブになって６ビツトレジスタ４００６ビツトの
信号がＬＲＵビフト２の各ビット２１〜２６にそれぞれ
与えられるように構成されている。
従って、６ビツトレジスタ４０にソフトウェア的に所定
のデータ、具体的にはその４ビツト出力の内のいずれか
１ビツトが“０”で他の３ビツトが“１”のデータを設
定しておけば、ＬＲＵビット２の記憶内容では４つのウ
ェイ＾、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能
な場合には、６ビツトレジスタ４０に設定されている６
ビツトのデータがゲート回路６０を通じてＬＲＩＩビッ
ト２の各ビット２１〜２６に与えられて４つのウェイ＾
、Ｂ、Ｃ，Ｄの内のいずれかが選択される。
のデータ、具体的にはその４ビツト出力の内のいずれか
１ビツトが“０”で他の３ビツトが“１”のデータを設
定しておけば、ＬＲＵビット２の記憶内容では４つのウ
ェイ＾、Ｂ、Ｃ，Ｄの内の一つを選択することが不可能
な場合には、６ビツトレジスタ４０に設定されている６
ビツトのデータがゲート回路６０を通じてＬＲＩＩビッ
ト２の各ビット２１〜２６に与えられて４つのウェイ＾
、Ｂ、Ｃ，Ｄの内のいずれかが選択される。
なお、上記各実施例では４ウ工イセフトアソシアテイプ
方式のキャッシュメモリに本発明を通用した例を示した
が、これに限るものではなく、ウェイの数に応じてＬＲ
Ｕビット２を構成するビット数及びＮＡＮＤゲートの数
を増減させれば同様の効果が得られることはいうまでも
ない。
方式のキャッシュメモリに本発明を通用した例を示した
が、これに限るものではなく、ウェイの数に応じてＬＲ
Ｕビット２を構成するビット数及びＮＡＮＤゲートの数
を増減させれば同様の効果が得られることはいうまでも
ない。
以上に詳述した如く、本発明の最優劣決定回路によれば
、ＬＲＵビットに記憶されている情報にエラーが生じて
いる場合にも必ずいずれかの置換候補が選択され決定さ
れるので、キャッシュメモリの動作が滞ることがなくな
る。
、ＬＲＵビットに記憶されている情報にエラーが生じて
いる場合にも必ずいずれかの置換候補が選択され決定さ
れるので、キャッシュメモリの動作が滞ることがなくな
る。
第１図は本発明に係る最優劣決定回路の一実施例の構成
を示す回路図、第２図は同第２の実施例の構成を示す回
路図、第３図は同第３の実施例の構成を示す回路図、第
４図は同第４の実施例の構成を示す回路図、第５図は４
ウ工イセツトアソシアテイブ方式のキャッシュメモリ内
部の４つのウェイと最優劣決定回路とを示すブロック図
、第６図は選択対象である各ウェイとそれら相互間の優
先関係を示すＬＲＵビットの記憶内容の概念を示す模式
図、第７図は従来の最優劣決定回路の構成を示す回路図
である。 ２・・・ＬＲ１ｌＲ１ｌビット・・ＬＲＩＩ制御回路
４・・・ウェイ ３７・・・検出回路 ３９・・・４ビ
ツトレジスタなお、各図中同一符号は同−又は相゛当部
分を示す。
を示す回路図、第２図は同第２の実施例の構成を示す回
路図、第３図は同第３の実施例の構成を示す回路図、第
４図は同第４の実施例の構成を示す回路図、第５図は４
ウ工イセツトアソシアテイブ方式のキャッシュメモリ内
部の４つのウェイと最優劣決定回路とを示すブロック図
、第６図は選択対象である各ウェイとそれら相互間の優
先関係を示すＬＲＵビットの記憶内容の概念を示す模式
図、第７図は従来の最優劣決定回路の構成を示す回路図
である。 ２・・・ＬＲ１ｌＲ１ｌビット・・ＬＲＩＩ制御回路
４・・・ウェイ ３７・・・検出回路 ３９・・・４ビ
ツトレジスタなお、各図中同一符号は同−又は相゛当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １、複数項相互間の優劣関係に関する情報を記憶する優
劣情報記憶手段と、該優劣情報記憶手段が記憶する情報
に基づいて最優項または最劣項を決定する最優劣決定手
段とを備えた最優劣決定回路において、 前記最優劣決定手段が最優項または最劣項を決定不可能
な状態であることを検出する検出手段と、 該検出手段により前記最優劣決定手段が最優項または最
劣項を決定不可能な状態であることが検出された場合に
、前記複数項の内の所定の一つの項を選択する制御手段
と を備えたことを特徴とする最優劣決定回路。 ２、複数項相互間の優劣関係に関する情報を記憶する優
劣情報記憶手段と、該優劣情報記憶手段が記憶する情報
に基づいて最優項または最劣項を決定する最優劣決定手
段とを備えた最優劣決定回路において、 前記最優劣決定手段が最優項または最劣項を決定不可能
な状態であることを検出する検出手段と、 該検出手段により前記最優劣決定手段が最優項または最
劣項を決定不可能な状態であることが検出された場合に
、前記優先情報記憶手段の記憶内容を所定の状態に設定
する制御手段と を備えたことを特徴とする最優劣決定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147705A JPH01314359A (ja) | 1988-06-14 | 1988-06-14 | 最優劣決定回路 |
| DE3918453A DE3918453C2 (de) | 1988-06-14 | 1989-06-06 | LRU-Schaltung |
| KR1019890008209A KR930000993B1 (ko) | 1988-06-14 | 1989-06-14 | 최소 최근 사용(least-recently-used : lru)회로. |
| US07/759,643 US5140690A (en) | 1988-06-14 | 1991-09-12 | Least-recently-used circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147705A JPH01314359A (ja) | 1988-06-14 | 1988-06-14 | 最優劣決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314359A true JPH01314359A (ja) | 1989-12-19 |
Family
ID=15436373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147705A Pending JPH01314359A (ja) | 1988-06-14 | 1988-06-14 | 最優劣決定回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH01314359A (ja) |
| KR (1) | KR930000993B1 (ja) |
| DE (1) | DE3918453C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097028A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | Ｌｒｕ制御装置、ｌｒｕ制御方法およびｌｒｕ制御プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814400A (ja) * | 1981-07-17 | 1983-01-27 | Hitachi Ltd | バツフアストレ−ジ履歴装置の障害処理方式 |
| JPS5845682A (ja) * | 1981-08-27 | 1983-03-16 | Fujitsu Ltd | Ｌｒｕエラ−処理方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511994A (en) * | 1982-09-27 | 1985-04-16 | Control Data Corporation | Multi-group LRU resolver |
| EP0173556A3 (en) * | 1984-08-31 | 1987-05-27 | Texas Instruments Incorporated | Hierarchical architecture for determining the least recently used cache memory |
| US4656634A (en) * | 1985-06-14 | 1987-04-07 | Motorola, Inc. | Skew insensitive fault detect and signal routing device |
-
1988
- 1988-06-14 JP JP63147705A patent/JPH01314359A/ja active Pending
-
1989
- 1989-06-06 DE DE3918453A patent/DE3918453C2/de not_active Expired - Fee Related
- 1989-06-14 KR KR1019890008209A patent/KR930000993B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814400A (ja) * | 1981-07-17 | 1983-01-27 | Hitachi Ltd | バツフアストレ−ジ履歴装置の障害処理方式 |
| JPS5845682A (ja) * | 1981-08-27 | 1983-03-16 | Fujitsu Ltd | Ｌｒｕエラ−処理方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097028A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | Ｌｒｕ制御装置、ｌｒｕ制御方法およびｌｒｕ制御プログラム |
| EP1990732A4 (en) * | 2006-02-27 | 2009-09-02 | Fujitsu Ltd | DEVICE, METHOD AND LRU CONTROL PROGRAM |
| US8065496B2 (en) | 2006-02-27 | 2011-11-22 | Fujitsu Limited | Method for updating information used for selecting candidate in LRU control |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930000993B1 (ko) | 1993-02-12 |
| DE3918453C2 (de) | 1995-09-14 |
| DE3918453A1 (de) | 1989-12-21 |
| KR900000772A (ko) | 1990-01-31 |
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