JPS5848933B2 - プログラム制御可能な計算機 - Google Patents

Description

【発明の詳細な説明】 開示の概要 中央処理ユニツ｝（ＣＰＵ）が、メモリ・モジュール内
のメモリ・アレイにアクセスする必要なしに、ソフトウ
エア制御の下に、メモリ・モジュールのエラー更正回路
網をテストすることを可能にさせるためのメモリ・モジ
ュール内の閉鎖ループ・データ・パスを与える装置が開
示されている。

該メモリ・モジュールは、シングル・ビン｝ 更正／ダ
ブル・ビント検出を与えるエラー更正回路網を有する。

該エラー更正回路は、各データヮードが該メモリ・モジ
ュールのメモリ・アレイに書込まれるとき、それらのデ
ータヮードに添えられるエラー・コードを発生する。

該エラー更正回路網は、該メモリ・モジュールのメモリ
・アレイから読取られた各データヲードに於けるエラー
を検出し、更正するためのエラー・コードを用いる。

該メモリ・モジュール内の状態レジスタは、中央処理ユ
ニットと該メモリ・モジュール間の連終のため、制御情
報と状態情報とを蓄積する。

状態レジスタの２ビント位置は閉鎖ループ・エラー更正
のために供されている。

両方のビント位置が２進のＯを含んでいれば、該メモリ
・モジュールは正常に動作している。

そのビット位置の一方が２進の１を含んでいれば、その
メモリ・モジュールへの読取又は書込みコマンドは、該
エラー更正回路網内のエラー・コードの一時的ストアレ
イジからの読取り、又は該一時的ストアレイジへの書込
みを生せしめる。

他のビット位置が２進の１を含むならば、該メモリ・モ
ジュールへの読取り又は書込みコマンドは、該メモリ・
モジュールのメモリ・アレイへの読込み又はそれからの
書出しではなく、該メモリ・モジュールの一時的ストア
レイジからの読取り又は該一時的ストアレイジへの書込
みを生せしめる。

該メモリ・モジュールの一時的ストアレイジからの読取
り及び該一時的ストアレイジへの書込みを行なう能力を
利用して、ＣＰＵは該メモリ・モジュールのメモリ・プ
レイから読出しすること、及び該メモリ・アレイへの書
込みをすることなしに、ソフトウエアの制御の下に、該
エラー更正回路を直接にテストすることが出来る。

本発明の背景 本発明は、一般にデジタル・コンピュータ・システムに
関しており、更に詳しくはメモリ・テスト装置に関して
いる。

今日の多くのコンピュータは、適当な型式のモジュール
の加除によって、コンピュータのキャパシティーを増減
する可能性を与えるため、モジュール化されるよう設計
されている。

モジュール化されたコンピュータのメモリ容量は、一つ
以上のメモリ・モジュールの加除により増減でき、そし
て、それらのメモリ・モジュールは互いに他に関して、
そして該モジュール化されたコンピュータ内の他のモジ
ュールに関して通常は非同期的に動作する。

一つのメモリ・モジュールの内の該メモリ・アレイは、
該メモリ・モジュールの実際のストアレイジ素子である
。

ところで、過去に於てはメモリ・アレイは様々な技術を
用いて作られて来た。

そして半導体技術は現在では最も一般的になっている。

半導体メモリ・アレイを経済的に利用可能にするために
は高い密度が必要である。

２１４、２１５、２１６ビットものモノリシツク装置が
現在では可能である。

単一のモノリシツク装置上に於ける斯かる高密度の二つ
の欠点は、故障の可能性の増大と、部品交換コストの増
大とである。

この問題個所を探し当てる一般的技術はエラー更正回路
（ＦＣＣ）の使用である。

設計者は一つのメモリ・アレイに於げるエラーの存在を
単に推測し、そしてその推測されたエラーを更正するた
め、該メモリ・モジュール内にＦＣＣを設計する。

ＦＣＣの使用に際しての主たる問題は、ＥＣＣのテスト
能力と、それを可能にする回路とである。

特別の目的のテスト装置を用いることによりＥＣＣは効
果的にテストされ得るが、このアプローチは工場内での
テスト以外のためには通常は余りにもコストがかかり過
ぎる。

フィールド・テステイングの一般的方法は、テスト・ソ
フトウエアを用い、そのテスト・ソフトウエアは該メモ
リ・プレイからテストパターンを読取りそして該アレイ
にテスト・パターンを書込み、それによってＦＣＣを推
論的にテストする。

この技術は、ソフトウエア・テスト法が時間がかかるの
にも拘らず、広く利用されている。

この技術の最犬の欠点は、該メモリ・アレイが正しく動
作していると云う仮定を信頼する必要があることである
。

この仮定は、そのテスト技術を受け入れられな℃・程に
信頼性を失うようにさせる程に現実的でない（即ち、メ
モリ・アレイの故障の可能性はかなり高い）。

本発明は、テスト・プロセスに於で、該メモリ・アレイ
の使用に信頼を置くことなしに、ＦＣＣのソフトウエア
・テストのコスト上のオリ点を得さしめる。

本発明の要約 該メモリ・モジュールは、一つの半導体メモリ・アレイ
とエラー更正回路網（ＦＣＣ）とを有する。

該メモリ・モジュールはまた一つの状態レジスタをも含
んでおり、その状態レジスタは様々なメモリ機能を制御
し、また或る状態情報（例えば、エラー状態、エラー・
ロツギング等）を表示するために用いられる。

該状態レジスタは、該メモリ・モジュールがメインテナ
ンス・モードに置かれているときは常に、恰かも該メモ
リ・モジュールのアドレス可能な位置であるかの如くに
アクセスされることができる（即ち、それに書込み、そ
れから読出され得る）。

二位置手動スイッチは、定常モード又はメインテナンス
・モードを選択する。

メインテナンス・モードに於では、一つ以上のアドレス
が該状態レジスタをアクセスするために供される。

従って、該状態レジスタの内容は、該メモリ・モジュー
ルをメインテナンス・モードに置き、且つソフトウエア
を介して供されたアドレスに書込むことによって変更さ
れる。

状態レジスタの２ビットが閉鎖ルーフ・エラー更正に供
される。

両ビット位置がクリア（即ち２進のゼロを含む）ならば
、そのメモリ・モジュールの動作は正常である。

この２ビット位置の一方はアクセス・エラー・コードと
呼ばれ、また他方は閉鎖ループ・エラーと称される。

閉鎖ループ・エラーがセント（即ち２進の１を含む）さ
れていれば、該メモリ・モジュールからの読出しは（ａ
ｒｅａｄ ｆｒｏｍ ｔｈｅ ｍｅｍｏｒｙ ｍｏｄｕ
ｌｅ ）該メモリ１アレイにアクセスせず（即ちそれか
ら読出さない）に、該メモリ・モジュールに対して該メ
モリ・アレイをインターフエイスするレジスタに見出さ
れる如何なるデータをも単に戻すだけである。

従って、閉鎖ループ・エラーがセントされていれば、書
込みアクセスに続いた読出しアクセスは、該メモリ・ア
レイをアクセスすることなしに書込みデータを読出しと
して戻す。

アクセス・エラー・コードがセットされていると、全て
の読出し又は書込みアクセスは該レジスタから直接に読
出し又はそれへ直接に書込み、そしてそのレジスタは該
メモリ・アレイにアクセスすることなく、そのエラー・
コードを蓄積して該メモリ・モジュールに対して該メモ
リ・アレイをインタフエイスする。

ＥＣＣのソフトウエア・テスト法は、閉鎖ループ・エラ
ーとアクセス・エラー・コードが、メモリ・アレイをア
クセスする必要がないと云う能力を利用して開発された
ことが埋解されよう。

好適な具体例の説明 本発明の最初の使用のために選ばれたメモリ・モジュー
ルは、ＡＮ／ＵＹＫ−７ （Ｖ）Ｖコンピュータ・セッ
トの一部分として設計された。

このＡＮ／ＵＹＫ−７ （Ｖ）コンピュータ・セントは
米国の国防総省の現在の在庫に含まれている軍用・・−
ドウエアの標準装置である。

読者は、こ工に含まれている開示を充分に理解するため
に、とのＡＮ／ＵＹＫ−７（Ｖ）コンピュータ・セット
について知らなければならない。

ＡＮ／ＵＹＫ−７（Ｖ）コンピュータ・セット用の回路
図は、ＮＡＶＳＥＡＯ ９ ６ ７−ＬＰ−３ １ ９
−４ ０ ３ ０及びＮＡＶＳＥＡＯ ９ ６ ７ −
ＬＰ−３ １ ９ −４０４０と命名されている。

これらはＷａｓｈｉｎｇｔｏｎ， Ｄ． Ｃ ．のＮａ
ｖａｌ Ｓｅａ ＳｙｓｔｅｍｓＣ ｏ ｍｍ ａｎ
ｄから入手できる。

同一の供給源から、関係があり、入手できるものとして
、ＮＡＶＳＥＡ０９６７−ＬＰ−３１９−４０１０とＮ
ＡＶＳＥＡ０９６７−ＬＰ−３１９−４０２０があり、
それらは夫々ＡＮ／ＵＹＫ−７（Ｖ）コンピュータ・セ
ント用の技術説明書と部品リストである。

第１図は、本発明を用いたメモリ・モジュール、ＭＥＭ
ＯＲＹＩ １を含むコンピュータを示している。

中央処理装置、ＣＰＵ１０は、上に引用した文献により
教示される一連のソフトウエア・インストラクションの
実行によってプログラムされ得る。

ＣＰＵ１０は、ライン１２を介してメモリ・モジュール
ＭＥＭＯＲＹ１ １に対するインクフエイスとして示さ
れている。

実際には、ＭＥＭＯＲＹ１１へのインタフエイスは極め
て複雑であり、従って読者は更なる詳細に関してはＮＡ
ＶＳＥＡ０ ９６ ７−ＬＰ−３ １ ９−４ ０ ３
０を参照すべきである。

ＭＥＭＯＲＹＩ １は８ヶのりクエスタ・ポートを持っ
ているので、それは８ヶのりクエスタまで持ち得るが、
たった一つのりクエスタ（即ちＣＰＵ１０）Ｌか示され
ていない（ＮＡＶＳＥＡ０９ ６ ７−ＬＰ−３ １
９−４ ０ ３ ０参照）。

インタフエイス回路網、ＩＮＴＥＲＦＡＣＥ２０は、ラ
イン１２を介して直接にＣＰＵ１０とインタフエイスし
ており、ＭＥＭＯＲＹ１ １のためのプロトコールを処
理する。

ＭＥＭＯＲＹＡＲＲＡＹ２２は、モトローラ社のＭＣＭ
４１１６、ＭＯＳＴＥＫ ＭＫ４１１６又はナショナ
ル・セミコンダクタ社のＭＭ５２９０の如き２１４ビッ
トのモノリシツク装置を用いて構成された半導体ランダ
ム・アクセス・ストアである。

ＭＥＭＯＲＹＡＲＲＡＹ２２は７２ビット・ストアによ
る２１５〜２１７ワードとして構成されている。

ＡＮ／ＵＹＫ−７（Ｖ）コンピュータ・セットは、ハリ
テイを持たないベーシック３２ビント・フードを用いて
いるが、尤もＣＰＵＩＯは８ビント・バイト又は１６ビ
ット・ハーフ・ワードを用いてＭＥＭＯＲＹＩ １へ読
入れ、それから書き出すことも出来る（ＮＡＶＳＥＡＯ
９６７−ＬＰ３１９−４０３０参照）。

従ってＭＥＭＯＲＹＡＲＲＡＹ２２の各７２ビット・ワ
ードは、二つの３２ビット・データ・ワードと一つの８
ビット・エラー・コードとを与える。

各アクセス（即ち読出し又は書込み）は、ＭＥＭＯＲＹ
ＡＲＲＡＹ２２からの全７２ビット・ワードのアク
セスを行なわせる。

従って、ＭＥＭＯＲＹ ＡＲＲＡＹ２２と、データ・
レジスタＤＲＥＧ２７との間で読取及び書込データを移
送するライン３３及びライン３４は、各アクセスで全７
２ビットを移送する。

ＤＲＥＧ２７は読取又は書込動作の間、７２ビット・ワ
ード及びエラー・コレクション・ファンクション並びに
バンハアリング・データの所望の部分ルーテイング（
ｒｏｕｔｉｎｇ ）を与える。

例えば、ＭＥＭＯＲＹＩ １からの各読出しは、ＭＥＭ
ＯＲＹ ＡＲＲＡＹ２２をして全７２ビット・ワード
を取り出させ、そしてそれをライン３３を介してＤＲＥ
Ｇ２７に送らせる。

ＤＲＥＧ２７エラーは、必要に応じて８ビット・エラー
・コードを用いて６４ビット・データ・ワードを更正し
、リクエストされた所望の３２ビット・データをライン
２４を介してＩＮＴＥＲＦＡＣＥ２ ０へ移送する。

同様に書込みアクセスの間、ＤＲＥＧ２７は、ＩＮＴＥ
ＲＦＡＣＥ２０からライン３５を介して８、１６又は３
２ビットのデータ・ワードを受け取る。

ＭＥＭＯＲＹ ＡＲＲＡＹ２２は、適当なアドレス可
能な位置の内容を読取り、そして全７２ビットをＤＲＥ
Ｇ２γに移送する。

ＩＮＴＥＲＦＡＣＥ２０から受け取られた８、１６又は
３２ビット・データ・ワードは、ＭＥＭＯＲＹ ＡＲ
ＲＡＹ２２から受け取ったばかりの７２ビット・ワード
の適当な位置に挿入される。

新たな８ビント・エラー・コードが計算され、そして修
正された７２ビント・ワードがライン３４を介してＭＥ
ＭＯＲＹ ＡＲＲＡＹ２２に移送されて適当なアドレ
ス可能位置に蓄積される。

ＤＲＥＧ２７の更なる詳細は以下に説明されている。

手動モード変更回路網、ＭＯＤＥ３１は、ライン２７を
介して状態レジスタ、ＳＲＥＧ２１にモード変更コマン
ドを供給する。

ＳＲＥＧ２１は、ライン２５を介してアドレス信号を、
そしてライン２３を介して書込み信号をＩＮＴＥＲＦＡ
ＣＥ２０から受取る。

ＳＲＥＧ２ １は、ライン３２を介して状態レジスタ・
ビット位置の状態の表示をＩＮＴＥＲＦ’ＡＣＥ２０と
ＤＲＥＧ２７とに供給する。

ライン３６は、ＳＲＥＧ２１がソフトウエアの制御の下
にアクセスされつムあるか否かをＩＮＴＥＲＦＡＣＥ２
０とＤＲＥＧ２７とに表示する。

ＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８は、ラ
イン２９を介してＩＮＴＥＲＦＡＣＥ２０とタイミング
信号を交換して、ライン３０を介してＳＲＥＧ２１へそ
して又ライン３７を介してＤＲＥＧ２７ヘタイミング及
び制御信号を供給する。

第１図によれば通常動作の際中央制御装置１０からの情
報は、インタフェースを通って保持レジスク２７に達す
る。

情報ワードは、６４ビットから成り、かつ処理装置から
は３２ビットずつの２つのワードとして供給される。

レジスタ２７においてこれら２つのワードは合成され、
かつ８ビットの誤りチェック符号が計算され、かつ情報
ワードに加えられ、７２ビットのワード全長が生じる。

それからこのフードはメモリ２２に記憶される。

情報の読出しの際、メモリから７２ビットワードが読出
され、かつ６４の情報ビットから８ビットの誤りチェッ
ク符号が計算され、かつ元のワードに記憶された８つの
チェックビットと比較される。

これらチェックビットが一致すれば、このワードは、イ
ンターフェース２０を介して処理装置に戻される。

一致しなかった場合には、シンドロームワードが発生さ
れ、それによりどのビットに誤りがあるかがわかるので
、訂正を行うことができるか、または訂正不可能な２ビ
ット誤りが生じたことがわかる。

訂正が可能ならば、フードは訂正され、処理装置に戻さ
れるが、不可能な場合には、状態に応じて別の作業を始
めなげればならない。

本発明は、チェックビントを計算しかつ誤りチェックお
よび訂正動作を行う回路のチェックに関するものである
。

計算機のメモリ機能の一部は、状態レジスタ２１内に保
持された状態ワードによって制御される。

本発明によれば２つの特定のビットがこの状態レジスタ
にセットされ、これらのビットは、誤り回路を直接チェ
ックできるモードを設定する。

これらビットの一方２１８は、セットされている場合、
レジスタ２７がメモリ２２にアクセスしないようにする
。

メモリに書込もうとしても、レジスタ２７に書込まれる
だけであり、それからこのレジスタは、通常のようにチ
ェックビットを発生するが、これらチェックビットはレ
ジスタ内に保持されるだけであり、メモリには転送され
ない。

読出そうとしても、レジスタ２７の内容が返送されるだ
けである。

他方のビット２１９は、セントされている時、レジスタ
２７のチェックビット位置に直接ビットに書込むことが
できるようにし、それによりこのレジスタは、実際に誤
りが生じたかのように誤り訂正ルーチンを実行するよう
に強制される。

それ故にこれら２つの状態によれば、誤りチェックおよ
びチェックビット発生回路に推定された全系列のナエソ
クルーチンをプログラム制御により実行できるようにな
る。

個々のユニットについては後に詳細に説明するが、第７
図によりレジスタ２７について簡単に説明する。

データレジスタ２７は、６４ビット入力情報と８ビット
チェック符号を保持するラッチ６００、チェックビット
を発生しかつ比較する回路６０１，訂正回路６０２、お
よびチェックされ訂正されたデータビットを保持するラ
ンチ６０３を有する。

これら部品間の情報の転送は、ラツチェネーブル回路６
０４に制御されており、このラツチェネーブル回路は種
々の信号を発生し、ランチおよび訂正回路に対する情報
の入力を制御する。

このラソチェネーブル回路は第９図に示されている。

個々のゲート信号について述べれば、線６２０の信号は
ランチ６００のクリアを制御し、線６２１の信号は誤り
符号ランチを独立にクリア制御し、線６２２の信号はメ
モリから読取った到来データのランチを制御し、線６２
３の信号は、良好データランチから戻ったチェックされ
たデータのランチを制御する。

第９図から明らかなように、状態レジスタにおいてビッ
ト２がセットされていることを表わす線８２１の信号は
、これらすべての信号を禁止するので、ラッチは、メモ
リと通信できず、かつクリアされず、すでにここにある
情報を保持し続けるだけである。

状態レジスタにおいてもビット２１９がセットされてい
る時にだけ、線６２５に信号が生じることができ、かつ
この信号によれば、線３５を介して処理装置からラツチ
６００のチェック符号位置にデータを書込むことができ
る。

第２図は、ＩＮＴＥＲＦＡＣＥ２０のより詳細な図を与
えている。

ＤＲＩＶＥＲＳ ＡＮＤＲＥＣＥＩＶＥＲＳＩ ０５
は、ＣＰＵＩ Ｏからデータ信号及び制御信号を受け取
り、そしてデータ信号及び制御信号をライン１２を介し
てＣＰＵ１０へ移送し、そしてそのライン１２は引用さ
れた文献ではＣＰＵオペランド・メモリ゜パスとして記
述されている。

該引用文献はまた、ＤＲＩＶＥＲＳ ＡＮＤ ＲＥ
ＣＥＩＶＥＲＳ１０５の回路説明も与えている。

ＣＰＵＩ Ｏから受信された制御信号は、ライン１１３
を介してＰＲＩＯＲＩＴＹＩ ００に移送され、そして
それはライン１２を介して受け取られたりリクエストが
何時優先順位を与えられるかを決定する。

ライン１２を介して受け取られたデータは、ライン１１
０を介してマルチプレクサ、ＭＵＸ１０１に移送される
。

ＭＥＭＯＲＹＩ １は、各々がＤＲＩＶＥＲＳ ＡＮ
Ｄ ＲＥＣＥＩＶＥＲＳ１０５への別個のインタフエ
イスを有する８ヶまでのりクエスタとインタフエイスし
得るので、−−一〜′ ＭＵＸ１０１は必要である（ＮＡＶＳＥＡＯ９６７−Ｌ
Ｐ−３ １ ９−４ ０ ３ ０参照）。

ＰＲＩＯＲＩＴＹ１ ０ ０は、８ヶのりクエスタ・ポ
ートの何れか一つが何時ＭＥＭＯＲＹ１ １へのアクセ
スが許されるかを決定する。

ＰＲＩＯＲＩＴＹ１００は、８ヶのりクエスタ（その内
の一つだけが小されている）の内の一つからの選択され
たデータをライン１２６を介してＭＵＸＩ ０ １に知
らせる。

ＰＲＩＯＲＩＴＹＩ ００は、アクセス・リクエストが
いつ遂行されるべきかを、ライン２９ａを介してＴＩＭ
ＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８に知らせる。

ＭＵＸＩＯＩは、ライン１２６を介してＰＲＩＯＲＩＴ
ＹＩ ００によって指定された通り、８ヶのりクエスタ
の内の一つからデータを選択し（その内の一つだけがラ
イン１１０上にそのデータが移送された状態で示されて
いる）、ライン１２０を介してデマルチプレクサ、ＤＭ
ＵＸ１０２へ、そのデータを移送し、そしてライン３５
を介してＤＲＥＧ２７−＼移送する。

ＤＭＵＸ１０２は、ライン２９ｂを介して受け取られた
ＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８からの
コマンドに基づいて、そのデータをライン２３を介して
状態レジスタ、ＳＲＥＧ２１か又はライン１２２を介し
てアドレス・レジスタ，ＡＲＥＧ１０４へ送る。

ＤＭＵＸ１０２は、ライン１２０を介してＭＵＸ１０１
から受信されたアドレス・ワードをライン１２２を介し
てＡＲＥＧ１０４へ送るか、又はライン１２０を介して
ＭＵＸ１０１から受信された８、ｌ６又は３２ビットの
データ・ワードをライン２３を介してＳＲＥＧ２１に送
る。

この選択は、ライン２９ｂを介して受信されるＴＩＭＩ
ＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８からのコマンド
に応答して、ＤＭＵＸＩ ０２によって行なわれる。

ＡＲＥＧ１０４は、ライン１２２を介してＤＭＵＸ１０
２から受信されたアドレス・ワードを保持するレジスタ
である。

ＡＲＥＧ１０４は、図示されていない回路網を介してＭ
ＥＭＯＲＹ ＡＲＲＡＹ２２をアドレスするために通
常は用いられる。

ＡＲＥＧ１０４はまた、図示されている回路を介してＳ
ＲＥＧ２ １をアクセスするのにも用いられる。

ＡＲＥＧ１０４は、そのアドレス・フードを保持する。

好適な具体例に於ては、ＳＲＥＧ２１は、アドレス７７
７７７８のとき（ＭＥＭＯＲＹ１ １がメインテナンス
・モードにあるときのみ）アクセスされる。

従って、ＳＲＥＧ２１へのアクセスを選択するには、Ａ
ＲＥＧ１０４がビット位置２°〜２１４（即ち２°，２
１，２２，２３，・・・・・−・・・・・・・・・２ｌ
４）に二進の１を含ましめることを要求する。

これは７７７７７８のアドレスを与える。

（このアドレスは実際はＸ７７７７７８であり、そして
Ｘは状態レジスタへのアクセスを決定するのに用いられ
ないアドレス・ビット２１５〜２１７によって決定され
ることに留意されたい。

）この１５ビット位置（即ち２° ２１ ， ２２ ，
２３，・・・・・・・・・・・・・・・２１４）の内
容は、ライン１２５を介してＡＮＤゲート１０６へ移送
される。

全ての１５ビット位置が二進の１を含んでいるときにの
み（即ちＡＲＥＧ１０４がＸ７７７７７８のアドレス・
ワードを含んでいる）、ＡＮＤゲート１０６はライン１
０７を低にさせる。

ＡＲＥＧ１０４が他のアドレス・ワードを含んでいるな
らば、ライン１０７は高である。

ＡＮＤゲート１０８は、ライン２９ｃが高であり且つラ
イン１０７が低である場合にのみ、ライン２５を高にさ
せる。

ライン２９ｃはＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲ
ＯＬ２８から受信されたタイミング信号である。

上述の如く、ＤＭＵＸＩ Ｏ２は、８、１６又は３２ビ
ット・データ・ワードをライン２３を介してＳＲＥＧ２
１へ移送する。

ライン２３は四つのコンダクタを含み、それらは閉鎖ル
ープ・エラー更正のために重要なこれらのビット位置に
於てＳＲＥＧ２１へ移送される四つのビット位置の内容
を表示する。

この好適な具体例に於では、それらは２１６ ， ２１
７， ２１８，及び２１９である。

これらのビント位置の一つが二進のＯを含んでいれば、
ライン２３の四つのコンダクタの内の対応する一つは高
にある。

これらのビット位置の内の一つが二進の１を含んでいれ
ば、ライン２３の四つのコンダクタの対応する一つは低
にある。

ライン３２は、関係する状態レジスタ・ピット位置（即
ちビット２１６ ， ２１７ ， ２１８及び２１９）
の内容を読取り選択回路網、ＲＥＡＤ ＳＲＬＥＣＴＩＯＮＩ ０９に移送する。

ライン３６は、後に更に論議されるＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１ ０９に可能化信号を移送する。

ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１０９はまた、ライン
１１２を介してＡＲＥＧ１０４のビット位置２°の内容
をも受け取る。

ライン２４は、読取りアクセスのため、ＤＲＥＧ２７の
出力をＲＥＡＤＳＥＬＥＣＴＩＯＮＩ ０９へ移送する
。

ライン２９ｅは、ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１０
９に若干の必要なタイミング信号を与える。

ＤＲＩＶＥＲＳ ＡＮＤ ＲＥＣＥＩＶＥＲＳ１０
５は、ライン２９ｄを介してＴＩＭＩＮＧＡＮＤ Ｃ
ＯＮＴＲＯＬ２８から可能化信号を受げ取る。

ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１０９は、読取アクセ
ス・コマンドに応答してＣＰＵ１ ０に移送されるべき
３２ビット・データ・ワードを、ライン１１１を介して
ＤＲＩＶＥＲＳ ＡＮＤＲＥＣＥＩＶＥＲＳ１ ０５
へ供給する。

第３図は、手動千一ド変更回路、ＭＯＤＥ３１の回路図
である。

単極双投（ＳＰＤＴ）スイッチ２００は、オペレータが
それによってモード変更を投入する手段である。

ＳＰＤＴスイッチ２００は、幾分かのノイズ免除（ ｎ
ｏｉｓｅ ｉｍｍｕｎｉｔｙ ）を与える瞬間接触スイ
ッチである。

後述のように７リップ・フロツプが実際のスイッチ位置
を蓄積するので、瞬間接触スイッチの使用が許される。

メインテナンス・モードにスイッチされているとき、Ｓ
ＰＤＴスインチ２００は、ライン２２０を太地に瞬間的
に接続する。

ＮＯＲゲート２０９は、これを低として感知し、ＮＯＲ
ゲート２０９をしてライン２２２を高にさせる。

ライン２１９もまた高（即ち停止信号が存在しない）で
あると仮定すると、ＡＮＤゲート２１１はライン２２４
を高にさせる。

インバータ２１３は、この高を逆転してライン２７ａに
低を与える。

ＭＡ Ｉ ＮＴＥＮＡＮＣ Ｅモードはまた、ライン２
１６に於て自動手段を介しても投入され得る。

これは未だ実行されていないので開示されていない。

抵抗２０１，２０３及び２０５は、１０００オームの値
の”プルアソプ″抵抗である。

これらは様々なライン（即ちライン２２０，２１６及び
ライン２２４）への電源電流に用いられて、高ヘの遷移
の際に所望の立ちあがり時間を与える。

キャパシタ２０７は、高周波数スイソチング・トランジ
エントを遮断 （ ｄｅｃｏｕｐｌｅ ） する。

該ＳＴＯＰ信号は初期電力トランジエントの間、モード
変更を防止する。

ＮＯＲＭＡＬモードへの切換えは、ＳＰＤＴスイソチ２
００がＮＯＲＭＡＬ位置へ置かれることによって行なわ
れる。

その信号は同様な態様でＮＯＲゲート２１０、ＡＮＤゲ
ート２１２、及びインバータ２１４を介して伝播される
。

プルアンプ抵抗２０２，２０４及び２０６もまた１００
０オームである。

ＮＯＲＭＡＬモードへの切換は、インバータ２１４をし
てライン２７ｂに低を供給させる。

第４図は、状態レジスタ、ＳＲＥＧ２１の動作を示して
いる。

明瞭のため、たった４ビント位置だけ（即ち、ビット位
置２１６ ， ２１７ ， ２１８及び２１９）が示さ
れている。

ＳＲＥＧ２１の残余のピント位置は本発明に関係のない
機能を与える。

ライン２７ａ及びライン２７ｂは、ＭＯＤＥ３１から受
け取られたモード変更信号（即ち、ライン２７ａ一低一
ＭＡＩＮＴＥＮＡＮＣＥモード、ライン２７ｂ＝低一Ｎ
ＯＲＭＡＬモード）を移送する。

フリンプ・フロンプ、Ｆ／Ｆ３００は現在のモードを実
際に蓄積する（即ちＦ／Ｆ ３ ０ ０セン｝ｊＭＡ
ＩＮＴＥＮＡＮＣＥモード、Ｆ／Ｆ３００クリアーＮＯ
ＲＭＡＬモード）。

Ｆ／Ｆ３００がセントされていれば、セント出力、Ｓは
高である。

Ｆ／Ｆ３００がクリアされていれば、Ｓは低である。

Ｆ／Ｆ ３ ０ ０の出力は、インバータ３０１で逆転
されてゲート３０２に与えられている。

ゲート３０２の出力は、もしＦ／Ｆ ３ ０ ０がセッ
トであり（即ちＭＡＩＮＴＥＮＡＮＣＥモード）、且つ
ライン２５が高であれば（即ち、ＡＲＥＧ１０４が第２
図に示された如く Ｘ７７７７７８のアドレス・ワードを含んでいる）、高
である。

ゲート３０２の出力はインバータ３０３によって逆転さ
れて、ゲート３０４への一人力として与えられる。

ゲート３０２の出力はまた、ライン３６を介してＲＥＡ
Ｄ ＳＥＬＥＣＴＩＯＮＩ ０９及びＤＲＥＧ２７へも与え
られて、ＳＲＥＧ２１がアクセスされつ〜あるときに表
示を与える。

ＴＩＭＩＮＧ ＡＮＤＣＯＮＴＲＯＬ２８からのライ
ン３０が高になり、インバータ３０３で出力が低になる
と（即ちゲート３０２の出力が高である）、ゲート３０
４の出力は高となり、そしてそれは４ビント・ランチ、
４−ＢＩＴ ＬＡＴＣＨ３０５のクロソク入力、ＣＬ
Ｋに移送され、そしてその４ビット・ランチは型式５４
ＬＳｌ７４のモノリシツク装置である。

ライン２３（即ちライン２３ａ，２３ｂ，２３ｃ及び２
３ｄ）の四本のコンダクタの各々は、若しＤＭＵＸ１０
２から移送された対応ビント位置（即ち２１６ ， ２
１７ ， ２１８又は２１９）が二進のゼロであれば高
であり、そしてＤＭＵＸ１０２から移送された対応ビッ
ト位置が上述した如く二進の１であれば低である。

四つのＩＮＶＥＲＴＥＲＳ（即ち３０６，３０７，３０
８及び３０９）は、ライン２３の四本のコンダクタ上に
見出された信号を逆転して、ライン３１０，３１１，３
１２及び３１３を介して４−ＢＩＴ ＬＡＴＣＨ３０
５に反転信号を与える。

例えば、ＩＮＶＥＲＥＲ３０６は、ＤＭＵＸ１０２から
移送されたビント位置２１６が二進の１であれば、ライ
ン２３ａから低を受け取り、４−ＢＩＴ ＬＡＴＣＨ
３０５の入力Ａφに高を与える。

同様に、ＩＮＶＥＲＴＥＲ３０７は、ＤＭＵＸ１０２か
ら移送されたビット位置２１７が二進のゼロであれば、
ライン２３ｂを介して高を受け取り、４−ＢＩＴ Ｌ
ＡＴＣＨ３０５の入力Ａ１へ低を与える。

４−ＢＩＴ ＬＡＴＣＨの出力はＱφ，Ｑ１，Ｑ２及
びＱ３に於げる補数である。

即ち、４ＢＩＴ ＬＡＴＣＨ３０５の全てのピント位
置が二進のゼロを含んでいれば、Ｑφ，Ｑｌ，Ｑ２及び
Ｑ３は高である。

４−ＢＩＴ ＬＡＴＣＨ３０５の全てのビント位置が
二進の１を含んでいれば、Ｑφ，Ｑ１，Ｑ２及びＱ３は
低である。

４−ＢＩＴ ＬＡＴＣＨ３０５のビット位置の状態は
、ライン３０４ａが高になるときにのみ変更される。

ライン３０４ａが高になるとき、４−ＢＩＴ ＬＡＴ
ＣＨ３０５の四つのビット位置の状態は、ライン３１０
，３１１，３１２及び３１３によって決定される。

例えば、ライン３１０が高であり、ライン３０４ａが高
になると、ピント位置２１６は二進の１を含むようにさ
せられ、ライン３２ｂは低になる。

同様に、ライン３１１が低であり、ライン３０４ａが高
になると、ピント位置２１７は二進のゼロを含ませられ
、ライン３ ２ ｅ ４１．高になる。

ライン３２ｂ，３ ２ ｃ ｔ ３ ２ ｄ及び３２ｅ
は、夫々状態レジスタのビント位置２１６ ， ２１７
， ２１８及び２１９の補数出力を含む。

表Ａを参照されたい。状態レジスタの残余の２８ビット
位置（即ち２°〜２１５及び２２０〜２３１）の補数出
力はライン３２ａによって表わされている、しかし乍ら
、以後の論議の間、ピント位置２１８と２１９のみが本
発明に関係があるものとして論議されよう。

第５図は、ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１０９の詳
細を示す。

ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ１０９の機能は、適当
な源からの所望の３２ビット・データ・ワードを選択し
て、それをライン１１１を介してＩＮＴＥＲＦＡＣＥ２
０に移送することである。

ＡＮＤゲート、ＡＧＡＴＥ４０５は、ライン４１５を介
して状態レジスタ・マルチプレクサ、ＳＲＥＧ ＭＵ
Ｘ（図示せず）から受げ取った３２ビント・データ・ス
トリームを、ライン４１γを介して読取りマルチプレク
サ、ＲＭＵＸ ４０４から受げ取った３２ビント・デ
ータ・ス｝ ＩＪ−ムと結合する。

実際に関係があるのは後者である。

ＲＭＵＸ４０４は、ライン２４ａ及び２４ｂ上に到来す
る二つの３２ビット・ワードとして、ＤＲＥＧ２７（第
１図をも参照）の６４ピント出力を受げ取る。

ＲＭＵＸ４０４は、ライン４１９を介して受け取った選
択入力、ＳＥＬに基づいて、ライン４１７を介して移送
するために何れかの入力を選択する。

ライン４１９が低状態にあれば、ＲＭＵＸ４０４は、ラ
イン４１７を介して、ライン２４ａ上のデータをＡＧＡ
ＴＥ４０５に移送すべく選択する。

ライン４１９が高状態にあれば、ＲＭＵＸ４０４は、ラ
イン４１７を介して、ライン２４ｂ上のデータをＡＧＡ
ＴＥ２０５へ移送すべく選択する。

インバータ４０６は、ライン１１２（上記参照）を介し
てＡＲＥＧ１ ０４のビット位置２°の内容を受け取る
。

若し、ＡＲＥＧ１０４のビット位置２°がクリア（即ち
二進のゼロを含む）であれば、ライン１１２は高である
。

インバータ４０６は、ライン４１９を低にさせ、ＲＭＵ
Ｘ４０４をしてライン２４ａを選択せしめる。

ＡＲＥＧ１０４のピント位置が２°がセント（即ち二進
の１を含む）であれば、ライン１１２は低である。

インバータ４０６は、ライン４１９を高にさせ、ＲＭＵ
Ｘ４０４をしてライン２４ｂを選択せしめる。

ＲＭＵＸ４０４の可能化入力、ＥＮは、選択された入力
がライン４１７を介してＡＧＡＴＥ４０５に移送される
か否かを決定する。

例えば、ライン４１４が高であれば、ＲＭＵＸ４０４は
不能化されて、ＲＭＵＸ４０４をしてライン４１７の全
ての３２本のコンダクタを高にさせる。

しかし乍ら、ライン４１４が低であれば、ＲＭＵＸ４０
４は可能化されて、ＲＭＵＸ４０４をして選択されたラ
イン（即ちライン２４ａか又はライン２４ｂ）上に受信
されたデータを、ライン４１７を介してＡＧＡＴＥ４０
５へ移送せしめる。

ＲＭＵＸ４０４は型式５４ＬＳ１５８の如き８ヶの装置
である。

ＲＭＵＸ４０４は、ライン４１４が低のとき可能化され
る。

ライン４１４は、ライン４１３が高のとき、インバータ
４０３によって低にされる。

ライン４１２が低であるか、又はライン４１１とライン
２９ｅが低であるとき、ゲート４０２によってライン４
１３は高になされている。

ＤＲＥＧ２７からのデータが、かりにもＡＧＡＴＥ４０
５に可能化されるべき時はその時刻に於て、ライン２９
ｅはＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８に
よって低にさせられる。

ライン２９ｅは通常は高であるから、読取アクセス・サ
イクルの終りの間にのみ低になる。

ライン２９ｅは、斯くて、ＤＲＥＧ２７に於げるデータ
が変更させるか又は末だエスタブリッジされない時間の
間に、データの移送を可能化するのを防止する。

ライン４１１は、ライン３２ｄ又はライン３６が高であ
るとき、ゲート４０１によって低になされる。

従って、ＳＲＥＧ２１のビソト位置２１８がセントされ
ているか、又はＳＲＥＧ２１がアクセスされつつあると
き、ゲート４０１はライン４１１を低にさせる。

ライン４１０が高であるとき、ライン４１２はインバー
タ４０７によって低になされる。

ライン３２ｅが低であり、（即ちＳＲＥＧ２１のピント
位置２１９がセントされている。

）、且つライン３６が低（即ち、ＳＲＥＧ２１がアクセ
スされていない）であるとき、ライン４１０はゲート４
００によって高になされる。

第６図は、ＡＧＡＴＥ４０５に於ける回路を示している
。

これらのＡＮＤゲート５００〜５３１は、ライン４１５
及び４１７から受信された二つの３２ビット・データ・
ストリームを、単一の３２ビット・データ・ストリーム
に併合させ、そしてそれはライン１１１を介してＤＲＩ
ＶＥＲＳＡＮＤ ＲＥＣＥＩＶＥＲＳ１０５に移送さ
れる。

ＲＭＵＸ４０４とＳＲＥＧ ＭＵＸ（図示せず）とは
同時に両方が可能化され得ない。

従って、ライン４１５かライン４１７かの全ての３２本
のコンダクタは全て１でなげればならない。

第７図は、ＤＲＥＧ２７の動作を示している。

ＤＲＥＧ２ ７の主たる要素は、７２ビット・ランチ／
マルチプレクサ、ＬＡＴＣＨ／ＭＵＸ６ ００；ラツチ
可能化回路、ＬＡＴＣＨＥＮ６ ０４ ；エラー回路、
ＥＲＲＯＲ ＣＩＲＣＵＩＴ６０１；データ・コレク
タ、ＤＡＴＡ ＣＯＲＲＥ ＣＴＯＲ６０２；及び
６４ビット・ランチ、ＧＯＯＤＤＡＴＡ ＬＡＴＣＨ
６０３である。

正常な読取動作の間、全７２ピント・フードは、ライン
３３を介してＭＥＭＯＲＹ ＡＲＲＡＹ２２からＬＡ
ＴＣＨ／ＭＵＸ６００によって受け取られる。

この７２ビットは、ライン６１０を介して、ＤＡＴＡ
ＣＯＲＲＥＣＴＯＲ６０２へ送られる。

この更正された６４ビント・データ・フード（即ちエラ
ー・コードは除去されている）は、ライン６１１を介し
てＧＯＯＤ ＤＡＴＡ ＬＡＴＣＨに移送され、そ
してそこからそれはライン２４ａ及び２４ｂを介して、
二つの３２ビット・データ・ワードとしてＲＥＡＤ
ＳＥＬＥＣＴＩＯＮ１０９に移送される。

（第５図をも参照）。通常の読取動作の間、全７２ピン
ト・フードは、ライン３３を介してＭＥＭＯＲＹ Ａ
ＲＲＡＹ２２からＬＡＴＣＨ／ＭＵＸ６００によって受
け取られる。

該７２ビット・ワードは、前述の通りエラー更正されて
いる。

ＧＯＯＤ ＤＡＴＡ ＬＡＴＣＨ６０３の６４ビッ
ト内容は、しかる後ライン６１４を介してＬＡＴＣＨ／
ＭＵＸ６００に戻される。

この書込みデータは、ライン３５を介してＭＵＸＩＯＩ
から受け取られる。

この書込みデータは、ＬＡＴＣＨ／ＭＵＸ６００の内容
を変更して、その書込みデータが６４ビット・データ・
ワードに書かれるように用いられる。

ＥＲＲＯＲＣＩＲＣＵＩＴ６０１は、新たな８ビント・
エラー・コードを計算し、そしてそれをライン６１３を
介してＬＡＴＣＨ／ＭＵＸ６００に供給する。

この新たな７２ビント・ワードは、ライン３４を介して
ＭＥＭＯＲＹ ＡＲＲＡＹ２２に移送されて、適当な
アドレス可能な位置に書込まれる。

この６４データ・ビソトは、ライン３４ａを介してＧＯ
ＯＤ ＤＡＴＡ ＬＡＴＣＨ６０３から移送され、
そして８ビント・エラー・コードは、ライン３４ｂを介
してＬＡＴＣＨ／ＭＵＸ６００から直接に移送される。

ＬＡＴＣＨＥＮ６０４は、ＬＡＴＣＨ／ＭＵＸ６００に
対して、ライン６２０，６２１，６２２，６２３，６２
４及び６２５を介してその動作を制御する信号を供給す
る。

ＬＡＴＣＨＥＮ６０４は入力としてライン３２，３６及
び３Ｔを必要とする。

ライン３２は、ＳＲＥＧ２１のピント位置の状態を移送
する。

ライン３６は、ＳＲＥＧ２１がアクセスされつふあると
き（上記参照）高であり、それ以外の全てのときは低で
ある。

ライン３７は、ＴＩＭＩＮＧＡＮＤ ＣＯＮＴＲＯＬ
２８からの幾つかのタイミンク信号を移送する。

これらのタイミング信号は以下に述べられる。

ＥＲＲＯＲ ＣＩＲＣＵＩＴ６０１、ＤＡＴＡ Ｃ
ＯＲＲＥＣＴＯＲ６０２及びＧＯＯＤ ＤＡＴＡ
ＬＡＴＣＨ６０３は一般のショットキー（ ｓｃｈｏｔ
ｔｋｙ ）及びロー・パワー・ショントキー（ ｌｏｗ
− ｐｏｗｅｒ − ｓｃｈｔｔｋｙ ）装置を用い
て装備されており、それらについては詳細に説明しない
。

ＬＡＴＣＨ／ＭＵＸ６００は７２ピント位置を含んでい
る。

第８ａ図は６４データ・ピント位置の１つ（即ち、２°
，２１，２２，・・・・・・・・・・・・・・・又は２
６３）を示している。

第８ｂ図はエラー・コードにあてられた８ビント位置の
一つ（即ち、２６４，２６５ ， ２６６，・・・・・
・・・・・・・・・・又は２７１）を示している。

第８ａ図を参照すると、一つのデータ・ピントはＭＥＭ
ＯＲＹ ＡＲＲＡＹ２２からライン３３ｘ（即ちＸ番
目のピント位置）を介して、ＭＵＸ１０１からライン３
５ｘを介して、或いはＧＯＯＤＤＡＴＡ ＬＡＴＣＨ
６０３からライン６１４Ｘを介して入力を受け得ること
が判る。

ライン６１０ｘは、ＬＡＴＣＨ／ＭＵＸ６ ００のＸ番
目位置の出力である。

ライン６１０ｘ，インバータ７０１Ｘ、ライン７０６Ｘ
、及びゲート１０２Ｘヲ含ムこのフイードバンク・ルー
プは、このピント位置を定常状態にランチする。

ライン６２０はクリア入力である。

ライン６２０が高であるとき、このビント位置はランチ
する。

ライン６２０が低であるとき、このピント位置はランチ
しない（又はランチされたま〜に留まる）。

ライン６２２は、それが高のとき、ライン３３ｘ上のデ
ータ・ピントをしてゲー｝７０３ｘを介して該ランチ内
に可能化させる。

ライン６２３上の高はライン３５ｘ上のデータ・ビット
をしてゲー｝７０４ｘを介して該ランチに入らしめる。

ライン６２４上の高は、ライン６１４Ｘ上のデータ・ビ
ットをして該ランチに入らしめる。

第８ｂ図を参照すルト、ＬＡＴＣＨ／ＭＵＸ６００のｙ
番目のビットの動作が見られ、そしてそのｙ番目のビン
トは８ヶのエラー・コード・ビントの内の一つである。

ライン３３ｙはＭＥＭＯＲＹ ＡＲＲＡＹ２２からの
ｙ番目のピントを移送する。

ライン３５ｙ はＭＵＸ１０１から受け取られたライ
ン３５の最下位の８ビット位置に対応する一つ（即ち、
２°，２１，２２，・・・・・・・・・・・・・・・又
は２７）を移送する。

このことは、ライン３５０ビント位置２°〜２７がＬ
Ａ Ｔ Ｃ Ｈ／ＭＵＸ６００の対応するデータ・ビッ
ト位置に接続されるだけではなく（第８ａ図参照）、第
８ｂ図に示される如く、８ヶのエラーコード・ピント位
置にも接続されていることを意味する。

これらのランチ、クリア及び可能化機能は、ＧＯＯＤＤ
ＡＴＡ ＬＡＴＣＨ６０３からの入力（即ちライン６
１４）が不要であることを除けば第８ａ図に示されたも
のと同等である。

ゲート７５０ｙの出力はライン３４ｂｙとライン６１０
ｙとを介して移送される。

第９図は、ＬＡＴＣＨＥＮ６０４の回路網を示す。

６４個のデータ・ランチに対するクリア信号（即ちライ
ン６２０上の低信号）は、第９図から判るように、ライ
ン３７ｄ上の高、又はライン８２１上の高と、ライン３
７ ａ ，３ ７ ｂ又は３７ｃの何れか一つに於け
る低とによってもたらされる。

ライ” ３ ７ ａ ，３ ７ ｂ ，３ ７ ｃ及び
３７ｄは、ＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ
２８の出力であり、そしてそのＴ Ｉ ＭＩ ＮＧＡＮ
Ｄ ＣＯＮＴＲＯＬ２８は（低である）、ノーマルな
読取りモード、書込みモード・バースト読取りモードの
クリア化を可能にさせ（即ち、ＭＥＭＯＲＹ１ １の機
能は末だ利用できない）、書込データを可能化させる。

若し、ＳＲＥＧ２１のビン｝， ２１８ （第４図及び
表Ａをも参照）がセントされていれば、ライン８２１は
低であり、ライン３７ａ ，３７ｂ及び３７ｃ上のノー
マルなクリア可能化信号は６４箇のデータ・ランチをク
リアできない。

このことは、閉鎖ループ・エラー（即ちＳＲＥＧ２１の
ピント位置２１８）がセントされているときはいつもＬ
ＡＴＣＨ／ＭＵＸ６００のみの内容の読取り許す（即ち
ＬＡＴＣＨ／ＭＵＸ６００の内容を変更しない）ために
必要である。

同様に、ライン６２１は、それが低になるときはいつも
８箇のエラー・コード・データ・ランチをクリアする。

ノーマルな読取りに関して、このことは、ＴＩＭＩＮＧ
ＡＮＤ ＣＯＮＴＲＯＬ２８からのライン３７ｆ
上のタイミング信号が高になるときはいつも（即ちノー
マルな読取りの間）生ずる。

若し閉鎖ループ・エラーがセントされていれば、ライン
８２１は低であり、８箇のエラーコード・ランチは、読
取りアクセスの間クリアされ得ない。

ライン６２２はそれが高のとき、読取りアクセスの間、
ＭＥＭＯＲＹ ＡＲＲＡＹ２２から受信された読取り
データに対してＬＡＴＣＨ／ＭＵＸ６００の７２ピント
位置の全てをランチする。

閉鎖ループ・エラーがセントされているときはいつも、
ライン６２２は高になり得ない（常に低である）ことに
留意されたい。

これはＭＥＭＯＲＹＡＲＲＡＹ２２からの如何なるデー
タもＬＡＴＣＨ／ＭＵＸ６００にランチされないように
させる。

ライン６２３は、ＴＩＭＩＮＧ ＡＮＤ ＣＯＮＴＲＯＬ２８から受信された可能化書込データ（
低）ライン３７ｄに応答してＭＵＸ１０１から受信され
た書込データをＬＡＴＣＨ／ＭＵＸ６００にランチする
。

ライン６２４は、ライン６１４を介して受信されたＧＯ
ＯＤ ＤＡＴＡ ＬＡＴＣＨ６０３からのデータを
、それが高になるときにランチする。

閉鎖ループ・エラーがクリアであり且つライン３７ａ（
即ち読取りモード）、３７ｂ（即ち書込みモード）又は
３７ｃ（即ちバースト読取りモード）の内の一つがＴＩ
ＭＩＮＧ ＡＮＤＣＯＮＴＲＯＬ２８によって低ｋな
されているときはいつもこのことが通常は起る。

しかし乍ら、閉鎖ループ・エラーがセントされていると
き、ライン８２１は低であり、ライン３７ａ，３７ｂ及
び３７ｃの何れもライン６２４を高にさせることができ
ない。

若しＳＲＥＧ２１がアクセスされつつあり（即ち、ライ
ン３６が第４図に示される如く高である）、ライン３７
ｅが高になれば、ライン６２４もまた高になることがで
きる。

ライン３７ｅは、ＳＲＥＧ２１へのアクセスの間、ＧＯ
ＯＤ ＤＡＴＡ ＬＡＴＣＨ６０３の内容をＬＡＴ
ＣＨ／ＭＵＸ６００にランチすることを不可能にさせる
ために、ＴＩＭＩＮＧ ＡＮＤＣＯＮＴＲＯＬ２Ｂに
よって発生されたタイミング信号である。

ライン６２５が設げられて、ＭＵＸＩＯＩからのデータ
がライン３５を介して、ＬＡＴＣＨ／ＭＵＸ６００の８
箇のエラー・コード・ビット位置に受け取られるのを可
能にさせる。

これは、テストの目的でＣＰＵＩ Ｏが８箇のエラー・
コード・ピント位置にテスト・データを直接に書込むこ
とを許す。

ＳＲＥＧ２１のビット位置２１９がセントされ（即ちラ
イン３２ｅは低である）、且つＳＲＥＧ２１がアクセス
されていない（即ち、ライン３６は低である）ときはい
つも、ライン６２５は高になる（即ちライン３５からの
データをランチする）。

第１０図は，ＳＲＥＧ２１のビット位置の内の一つ（即
ち、２１６又は２１７）を二進の１にセントし、閉鎖ル
ープ・エラーの更正機能を許すのに必要なキー信号の相
対的なタイミングを示している。

ライン１２は、一つのアドレス・ワード及び一つの８、
ｌ６、又は３２ビント・データ・フードとして移送され
たＣＰＵ１ ０からのデータを含むライン１１３は、ア
クセス・リクエスト及び書込みコマンドの存在を示す。

ライン２９ａは、アドレス・ワード・サイクル、ＡＣＹ
ＣＬＥ及びデータ・ワード・サイクルＷＣＹＣＬＥのタ
イミングを示しており、ゲーテイング信号はライン２９
ｂを介してＤＭＵＸ１ ０２へＴＩＭＩＮＧ ＡＮＤ
ＣＯＮＴＲＯＬ２８によって供給され、該アドレス・ワ
ードをＡＲＥＧ１０４（即ちＧＡＴＥ Ａ）へゲート
し、該データ・ワードをＳＲＥＧ２ １（即ちＧＡＴＥ
Ｄ）へゲートする。

ＴＩＭＩＮＧＡＮＤ ＣＯＮＴＲＯＬ２８はＥＮＡＢ
ＬＥ Ａにライン２９ｃを介して移送して、アドレス
決定（即ちＡＲＥＧ１０４はＸ７７７７７８を含む）を
ライン２５に与えさせる。

ライン１２０，１２１及び１２２は、そのアドレス・フ
ードとデータ・ワードとを導通する。

優先回路１００はＭＵＸ１０１に、可能な８箇のインタ
フエイスの内の何れをライン１２６を介して選択するか
を知らせる。

第１１ａ図は、閉鎖ループ・エラーが書込アクセスを更
正し、ＬＡＴＣＨ／ＭＵＸ６００の６４データ・ビット
位置のみを修正し、ＬＡＴＣＨ／ＭＵＸ６００の書込デ
ータをそのま工に留めるのに必要なキー信号の相対的タ
イミングを示す。

この書込みアクセスは、ＳＲＥＧ２１のビント２１８及
び２１９がセントされていることを除いて通常通りに生
ずる。

これはライン３２ａ及びライン３２ｅを低にさせる。

ライン６２０はＬＡＴＣＨ／ＭＵＸ６００の６４データ
・ビット位置をクリアする。

ライン６２１は、８箇のエラー・コード・ビット位置が
クリアされていないことを示している。

ライン６２２は、ＭＥＭＯＲＹ ＡＲＲＡＹ２２から
の７２ピント・ワードがＬＡＴＣＨ／ＭＵＸ６００に可
能化されないことを示す。

ライン６２３は、ライン３５を介してＭＵＸ１０１から
受け取った３２ビントのみがＬＡＴＣＨ／ＭＵＸ６００
へ可能化されることを示す。

第１１ｂ図は、閉鎖ループ・エラーの読取りアクセスに
必要なキー信号の相対的タイミングを示しており、そし
てそのアクセスはＬ Ａ Ｔ Ｃ Ｈ／ＭＵＸ６００の
内容から単に読取るだけで、読取りアクセスの間にアド
レスされるところのＭＥＭＯＲＹ ＡＲＲＡＹ２２の
アドレス位置からデータを移送しない。

閉鎖ループ・エラーがセントされている（即ちライン３
２ｄが低である）ことに留意されたい。

ライン２９ａは、アドレス・サイクル（ＡＣＹＣＬＥ）
及び読取りサイクル（ＲＣＹＣＬＥ ）が開始されつ〜
あることを示す。

しかし乍ら、ライン６２０は高に留まる（即ち、ＬＡＴ
ＣＨ／ＭＵＸ６００の６４データ・ビット位置はクリア
されない）。

その上更に、ライン６２２は、６４データ・ピント位置
又は８箇のエラー・コード・ピント位置の何れかに於て
、ＭＥＭＯＲＹ ＡＲＲＡＹ２２から受信された何等
のデータもＬＡＴＣＨ／ＭＵＸ６００に可能化されない
ことを示している。

ライン６２４は、ＧＯＯＤ ＤＡＴＡ ＬＡＴＣＨ
６０３からＬＡＴＣＨ／ＭＵＸ６００へ何等のデータも
可能化されないことを示している。

上述の開示は、閉鎖ループ・エラー更正機能を与えてい
る本発明の好適な具体例を説明している。

状態レジスタＳＲＥＧ２１のピント位置２１８及び２１
９は、この特徴の動作を制御する。

ビット位置２１８がセントされていれば、読取り及び書
込みアクセスは、ＬＡＴＣＨ／ＭＵＸ６００に単に書込
み又はそれから単に読取るだけである。

ビット位置２１９がセントされていれば、ＬＡＴＣＨ／
ＭＵＸ６００の８箇のエラー・コード・ビット位置への
直接のアクセスがなされ得る。

これらの新規々能力を用いて、テスト・ソフトウエアが
発生され、そしてそれはＭＥＭＯＲＹ ＡＲＲＡＹ２
２ヘアクセスすることなしに、エラー更正回路（ＦＣＣ
）の適切な動作を直接にテストすることができる。

【図面の簡単な説明】

第１図は、メモリ・モジュール即ちその主たる構成部品
を持ったＭＥＭＯＲＹ１ １を含むコンピュータを示し
ている。 第２図は、インタフエイス論理の動作を示している。 第３図は、手動モード・チェンジの能力を与える回路網
を説明している。 第４図は、閉鎖ループ・エラー更正に供された状態レジ
スタ回路網を示している。 第５図は、読取選択回路網ＲＥＡＤ ＳＥＬＥＣＴＩ
ＯＮ１０９の動作を示している。 第６図は、アンド・ゲート回路網ＡＧＡＴＥ４０５の説
明を与えている。 第７図は、メモリ・モジュールのデータ・レジスタＤＲ
ＥＧ２７の全体の説明を与えている。 第８ａ図は、ビント位置２°〜２６３に於けるＬＡＴＣ
Ｉ｛／／ＭＵＸ６００の一つのピント位置を示している
。 第８ｂ図は、ビント位置２６４〜２７１に於けるＬＡＴ
ＣＨ／ＭＵＸ６００の一つのビット位置を示している。 第９図は、ＬＡＴＣＨ／ＭＵＸ６００可能化回路ＬＡＴ
ＣＨＥＮ６０４の図解を与えている。 第１０図は、状態レジスタＳＲＥＧ２１に対する書込ア
クセスの相対的タイミングを示す。 第１１ａ図は、閉鎖ループ・エラー・セントでの書込ア
クセスの相対的タイミングを示す。 第１ １ ｂ図は、閉鎖ループ・エラー・セントでの読
出しアクセスの相対的タイミングを示す。 符号の説明、１０：中央処理装置（ＣＰＵ）、１１：メ
モリ・モジュール、２０：インタフエイス回路網、２１
：状態レジスタ、２２：メモリ・アレイ、２７：データ
・レジスタ、２８：タイミング及び制御回路、３１：手
動モード変更回路網、１００：優先回路、１０１：マル
チプレクサ、１０２：デマルチプレクサ，１０４：アド
レス・レジスタ、１０５：駆動及び受信回路、１０９：
読取選択回路、２００：単極双投スインチ、３００：フ
リソプ・フロソプ，３０５：４ビット・ランチ、４０４
：読取りマルチプレクサ、４０５：アンド・ゲート、６
００：７２ビント・ラソチ／マルチプレクサ、６０１：
エラー回路、６０２：データ・コレクタ、６０３：
６４ビソト・ランチ、６０４：ランチ可能化回路。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１つの処理装置１０および少なくとも１
   つのメモリモジュール１１が設けられており、このメモ
   リモジュールは、半導体メモリアレイ２２とデータレジ
   スタ２７を有し、このデータレジスタは、データと誤り
   デジントを保持する保持レジスタ６００、およびメモリ
   アレイに書込むべきデータについて誤り符号デジットを
   発生しかつ読出されたデータの誤りを訂正する誤り訂正
   回路６０１ ，６０２を有する、プログラム制御可能な
   計算機において、 メモリモジュールが、さらにセント可能な装置３０５を
   有し、このセット可能な装置は、誤り訂正回路をチェッ
   クする保守モードの際にセント可能であり、それにより
   読み書き命令が、メモリアレイ２２をアドレス制御する
   ことなく、それぞれ保持レジスタ６００から読取りかつ
   ここに書込みを行い、この時同時に誤り訂正回路６０１
   ，６０２は、保持レジスタ６００の内容に従って訂正動
   作を行うことを特徴とする、プログラム制御可能な計算
   機。 ２ メモリモジュール１１が状態レジスタ２１を有し、
   またセット可能な装置３０５が、状態レジスタのデジツ
   ｝ ２１８ ， ２１９の少な《とも一方を保持する装
   置を有する、特許請求の範囲第１項記載の計算機。 ３ 手動操作可能な保守スイッチ装置（第３図）が設け
   られており、このスイッチ装置が、操作の際に保守モー
   ドを設定し、その際プログラムがエネーブルされ、デジ
   ットを状態レジスタ２１に書込む、特許請求の範囲第２
   項記載の計算機。 ４ セット可能な装置３０５が、状態レジスタ２１０２
   つのデジット位置２１８ ， ２１９を含み、カ・つ保
   守モードにおいて、第１のデジット２１８をセットした
   際に保持レジスタ６００のデータビット位置（第８ａ図
   ）にまたはここからデータを書込みまたは読出すことが
   でき、また第２のデジット２１９をセントした際に保持
   レジスタ６００の誤り符号位置（第８ｂ図）にまたはこ
   こからデータを書込みまたは読出すことができるように
   なっている、特許請求の範囲第２項または第３項記載の
   計算機。