JPH01297821A - アモルファス半導体薄膜上の金属電極のパターニング法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アモルファス半導体薄膜上の金属電極のパタ
ーニング法に関し、特に、この薄膜上に高融点金属層を
含むパターン化した金属電極を形成する方法に関する。

［従来の技術と発明が解決しようとする課題］従来、ア
モルファス半導体薄膜の全面に蒸着やスパッタリング等
の方法により金属膜を一旦作成した後、この金属膜をフ
ォトエツチングの技術で選択除去することにより、パタ
ーン化した金属電極を得る方法が採用されてきた。フォ
トエツチングは、フォトレジスト塗布、露光、現像、エ
ツチング及びフォトレジスト除去の各工程からなる。エ
ツチング工程では、通常、湿式エツチングやプラズマエ
ツチング等の方法が適用される。

さて、アモルファス半導体を用いた電子デバイスでは、
その耐熱性向上を目的としてアモルファス半導体薄膜上
にＣｒ、Ｎｉ、Ｍｏ等の高融点金属膜を形成し、これを
電極として用いることがある。ところが、この高融点金
属の製膜の際に、アモルファス半導体との界面に高融点
金属との相互拡散により、比較的抵抗率の低い導電層（
例えばアモルファスシリコンの場合にはシリサイドと思
われる導電層）が形成される。

この導電層は、前記の通常のエツチング工程で除去する
ことができない。したがって、高融点金属膜を従来のフ
ォトエツチング法によってパターニングしようとしても
、界面の導電層が電極間に残ってしまい、電極間の短絡
が生じるという不都合があった。

他のパターニング法としては、マスク蒸着法が周知であ
る。この方法は、電極を形成しない部分にマスクをかけ
て金属の製膜を行うものであり、製膜と同時にパターニ
ングが行われる。

したがって、フォトエツチング法の場合と違って不要の
導電層が形成されることはない。ところが、この方法で
は、マスク縁部における蒸着粒子のまわり込みによって
電極パターンの寸法に精度不良が発生することがあった
。また、マスクの高精度の位置決めが困難であるという
問題があった。したがって、マスク蒸着法は微細な電極
パターンの形成には不向きであって、この方法の適用は
電極間隔が１ｍｍを越える場合に限られていた。

本発明は、以上の点に鑑みてなされたものであって、ア
モルファス半導体薄膜上に高融点金属層を含むパターン
化した金属電極を形成する方法であって、電極間の短絡
発生防止と高精度のパターニングとがともに可能な方法
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る金属電極のパターニング法は、アモルファ
ス半導体薄膜上にパターン化した第１のフォトレジスト
膜を形成してアモルファス半導体薄膜の電極形成部分の
みを露出させ、この上に第１層が高融点金属からなる複
数層の金属膜を作成し、更にこの上にパターン化した第
２のフォトレジスート膜を形成して金属膜の電極形成部
分を除く部分のみを露出させた後、前記高融点金属から
なる第１層を除く金属膜をエツチングして選択除去し、
両フォトレジスト膜をリフトオフにより除去することに
よって第１のフォトレジスト膜上の高融点金属からなる
第１層金属膜を選択除去するものである。

［作　用］ 第１のフォトレジスト膜は、アモルファス半導体薄膜上
において通常の方法でパターニングされる。この際、ア
モルファス半導体薄膜のうち電極を形成しようとする部
分のみが露出する。

したがって、この上に第１層が高融点金属からなる複数
層の金属膜を作成すると、高融点金属からなる第１層が
第１のフォトレジスト膜上に製膜されるとともに、この
第１層はアモルファス半導体薄膜の電極形成部分に接触
するように形成される。第１層以外の金属層は、この第
１層の上に形成される。このようにして作成された複数
層からなる金属膜の上に、更にパターン化した第２のフ
ォトレジスト膜が形成される。

この際、金属膜のうち前記電極形成部分を除く部分のみ
が露出するように第２のフォトレジスト膜がパターン化
される。

この後、第１層を除く金属膜のうちの露出部分のみがエ
ツチングによって選択除去される。

最後に、両フォトレジスト膜がリフトオフによって除去
される。このリフトオフの際、アモルファス半導体薄膜
に接する第１のフォトレジスト膜の上に形成されていた
高融点金属からなる第１層金属膜は、第１のフォトレジ
スト膜とともに選択除去される。

以上の方法によって、アモルファス半導体薄膜上に高融
点金属層を含むパターン化した金属電極が形成される。

なお、本発明でいうアモルファス半導体とは、シリコン
（Ｓｉ）、ゲルマニウム（Ｇｅ）又はカルコゲン（Ｓ、
Ｓｅ、Ｔｅ）等のアモルファス半導体；又はこれらの合
金である５ｉ−Ｇｅ。

Ｇｅ−８ｅ、Ａｓ−８，Ｇｅ−Ａｓ−８ｅ、Ｔｅ−Ａｓ
−８Ｌ−Ｇｅ系等のアモルファス半導体を意味するもの
であるが、これらに限定されるものではない。

［実施例］ 次に、アモルファス半導体としてアモルファスシリコン
を用いた場合の実施例に基づいて本発明を説明するが、
以下の実施例によって本発明が限定されるものではない
。

第１図は、本発明の実施例に係るアモルファスシリコン
薄膜上の金属電極のパターニング法の工程を示す断面図
である。

同図（ａ）に示すように、ガラス基板（１０）上に形成
されたアモルファスシリコン薄膜（１２）の全面にフォ
トレジストを塗布して、第１のフォトレジスト膜（１４
）を形成する。フォトレジストは、例えば東京応化工業
株式会社製の０ＦＰＲ−８００ポジ型レジストを使用す
ることができる。このフォトレジストは、スピンコーテ
ィングにより膜厚的４μｍで塗布した後、乾燥器で９０
℃、１時間プリベークする。この後フォトマスクを用い
て露光及び現像を行って、同図（ｂ）に示すように第１
のフォトレジスト膜（１４）のパターン化を行う。この
際、アモルファスシリコン薄膜（１２）のうち電極形成
部分（１６）のみが露出する。更に、フォトレジスト膜
（１４）に対して、乾燥器で１３０°Ｃ１６０分間のポ
ストベークを施す。

次に、同図（Ｃ）に示すように、例えば電子ビーム蒸着
法により高融点金属であるＣｒと低融点金属であるＡｇ
とを同一チャンバー内で順次蒸着して、Ｃｒ層（１８）
とこの上のＡ４７層（２ｏ）との２層からなる金属膜を
作成する。蒸着条件は、例えば基板温度が１００℃であ
り、蒸着速度が両層（１８，２０）ともに３００人／分
である。

膜厚は、例えばＣｒ層（１８）か５００人であり、Ａｇ
層（２０）が１５０００．Ａである。以上の蒸着によっ
て、Ｃｒ層（１８）が第１のフォトレジスト膜（１４）
上に製膜されるとともに、この層はアモルファスシリコ
ン薄膜（１２）の電極形成部分く１６）に接触するよう
に形成される。Ａｇ層（２ｏ）は、Ｃｒ層（１８）の全
面を覆うように、Ｃｒ層（１８）の上に形成される。

以上のようにしてＣｒ層（１８）とＡｇ層（２ｏ）との
２層からなる金属膜を作成した後、同図（ｄ）に示すよ
うに、スピンコーティングによりＡｇ層（２０）の全面
に更に第１のフォトレジスト膜（１４）の場合と同様の
フォトレジストを塗布して、第２のフォトレジスト膜（
２２）を形成する。塗布厚は約１μｍが適当であり、乾
燥器で９０℃、１時間プリベークする。この後、第１の
フォトレジスト膜（１４）に対して用いたものを反転さ
せた他のフォトマスクを用いて第２のフォトレジスト膜
（２２）の露光及び現像を行い、同図（ｅ）に示すよう
にこのレジスト膜のパターン化を行う。この際、Ａｇ層
（２０）のうち電極形成部分を除く部分のみが露出する
。更に、このフォトレジスト膜（２２）に対して乾燥器
で１３０°Ｃ，３０分間のポストベークを施す。

以上の工程の後、まずＡｇのエツチング液すなわちＨＰ
Ｏ：　ＣＨ３ＣＯ０Ｈ：　ＨＮＯ３二Ｈ２０＝１６：２
：１：１の溶液を用いてＡｇ層（２０）の露出部分を選
択除去することにより、Ａ、Ｑ層（２０）をパターニン
グする。エツチング後の状態を同図（ｆ）に示す。Ｃｒ
が前記Ａｇエツチング液に溶解しないので、第１のフォ
トレジスト膜（１４）の上のＣｒ層（１８）は残ってい
る。

最後に、これを乾燥させた後、両フォトレジスト膜（１
４，２２）がリフトオフによって除去される。このリフ
トオフの際、第２のフォトレジスト膜（２２）の除去に
よって、先にパターン化されたＡｇ層（２０）が露出す
る。また、Ｃｒ層（１８）のうち第１のフォトレジスト
膜（１４）上の部分がこのレジスト膜とともに選択除去
され、Ｃｒ層（１８）がパターニングされる。リフトオ
フは、例えば同社製の剥離液−５０２を使用して実行す
ることができる。

以上の工程によって、同図（ｇ）に示すように、アモル
ファスシリコン薄膜（１２）上にＣｒ層（１８）とＡｇ
層（２０）との２層からなるパターン化した金属電極が
形成される。

アモルファスシリコン薄膜（１２）上に製膜する第１層
金属としては、前記のようにアモルファスシリコン電子
デバイスの耐熱性を向上させるために高融点金属が用い
られるが、Ｃｒの他にＮｉ、Ｍｏ、Ｔｉ、Ｖ、Ｗ、Ｐｔ
５Ｚｒ、Ｎｂ。

Ｔａ、Ｍｎ５Ｐｄ等を用いることができる。この層が薄
すぎる場合には、デバイスの熱劣化が生じやすい。また
、厚すぎる場合には、クラックが生じやすくなったり、
リフトオフが困難になってパターンの寸法精度低下を招
いたりする。

したがって、電極として使用する金属膜の第１層の膜厚
は、５０Ａ以上５０００Å以下であって、好ましくは１
００Å以上２０００Å以下である。

前記実施例では金属膜の第２層をＡｆｉ層としていたが
、ＡｆＩに代えて高融点金属を使用しても良いし、Ａｕ
、ＣｕＳＡｇ、Ｍｇ、５ｎｓＩ　ｎ、ＰｂＳＧｅ等の他
の金属を使用しても良い。また、金属膜は、第１層を高
融点金属層とする限り、層数が３以上であっても良い。

両フォトレジスト膜（１４，２２）に使用するレジ−１
１＝ ストは、ポジ型・ネガ型のいずれを使用しても良い。た
だし、第１のフォトレジスト膜（１４）が薄すぎる場合
には、リフトオフが困難になってパターン精度の低下を
生ずる。また、このレジスト膜（１４）が厚すぎる場合
には、膜厚むら、露光むら等が生じやすくなる。したが
って、第１のフォトレジスト膜（１４）の膜厚は、第１
層金属の膜厚の２倍以上５００倍以下が好ましく、５倍
以上１００倍以下が更に望ましい。

以上に説明した本発明のパターニング法によれば、金属
電極の間隔を１μｍまで小さくすることができる。なお
、１μｍ以上の電極間隔は、通常行われているフォトエ
ツチングの技術で達成可能な値である。１ｍｍを越える
電極間隔のパターニングは従来のマスク蒸着でも達成可
能であることを勘案すれば、本発明のパターニング法は
、電極間隔が１μｍ以上であり１ｍｍ以下である場合に
特に有効である。

［発明の効果］ 以上に説明したように本発明に係るアモルファス半導体
薄膜上の金属電極のパターニング法では、アモルファス
半導体薄膜上の高融点金属層以外の金属膜のパターン化
にはフォトエツチング技術を採用し、高融点金属層のパ
ターン化はリフトオフにより行っているため、電極間の
短絡発生の完全防止と高精度のパターニングとがともに
可能である。しかも、除去が困難な高融点金属層の不要
部分をリフトオフによって機械的に選択除去するため、
膜厚の大きい金属膜のパターン化を効率良〈実施するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の実施例に係るアモルファスシリコン
薄膜上の金属電極のパターニング法の工程を示す断面図
である。 符号の説明 １０・・・ガラス基板、 １２・・・アモルファスシリコン薄膜、１４・・・第１
のフォトレジスト膜、 ＝　１３− １６・・・電極形成部分、 １８・・・Ｃｒ層（高融点金属層）、 ２０・・・Ａ４７層（低融点金属層）、２２・・・第２
のフォトレジスト膜。 特許出願人　鐘淵化学工業株式会社 代理人　弁理士　蔦　　１）　璋　　子ほか１名

Claims (1)

【特許請求の範囲】
1. １、アモルファス半導体薄膜上にパターン化した第１の
   フォトレジスト膜を形成して前記アモルファス半導体薄
   膜の電極形成部分のみを露出させ、この上に第１層が高
   融点金属からなる複数層の金属膜を作成し、更にこの上
   にパターン化した第２のフォトレジスト膜を形成して前
   記金属膜の電極形成部分を除く部分のみを露出させた後
   、前記第１層を除く金属膜をエッチングして選択除去し
   、両フォトレジスト膜をリフトオフにより除去すること
   によって第１のフォトレジスト膜上の第１層金属膜を選
   択除去することを特徴とするアモルファス半導体薄膜上
   の金属電極のパターニング法。