JPH01296702A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH01296702A JPH01296702A JP63125734A JP12573488A JPH01296702A JP H01296702 A JPH01296702 A JP H01296702A JP 63125734 A JP63125734 A JP 63125734A JP 12573488 A JP12573488 A JP 12573488A JP H01296702 A JPH01296702 A JP H01296702A
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- JP
- Japan
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- impedance
- parallel
- output
- added
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000013459 approach Methods 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 6
- 125000005605 benzo group Chemical group 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体チップを搭載するパッケージに係り、
特に、高周波２高出力用トランジスタパツケージに好適
なチップ搭載用パッケージに係る。
特に、高周波２高出力用トランジスタパツケージに好適
なチップ搭載用パッケージに係る。
高出力半導体においては、高出力を得るために、チップ
サイズが大きくなり、必然的に寄生容量（特に入力容量
）が増加し、その結果入出力インピーダンスが極端に低
くなり、整合回路の設計を困難にするという問題があっ
た。この種の半導体パッケージを第９図に示す。（実開
昭６Ｏ−６１７４１）。
サイズが大きくなり、必然的に寄生容量（特に入力容量
）が増加し、その結果入出力インピーダンスが極端に低
くなり、整合回路の設計を困難にするという問題があっ
た。この種の半導体パッケージを第９図に示す。（実開
昭６Ｏ−６１７４１）。
従来、ＵＨＦ帯においては、パッケージの内部に整合回
路を設けることは、マイクロ波帯に比べ波長が畏いこと
から不適当と考えられがちだった。
路を設けることは、マイクロ波帯に比べ波長が畏いこと
から不適当と考えられがちだった。
このような理由から、高出力半導体の整合回路はパッケ
ージの外部に設けられるのが常道であった。
ージの外部に設けられるのが常道であった。
ところで、高出力半導体の入出力インピーダンスは、入
出力容量が増大するため数Ω程度の低い値になるのが常
である。この低インピーダンスを、基準インピーダンス
（たとえば５０Ω）に変換するインピーダンス変換は、
基準インピーダンスに近いインピーダンスを、基準イン
ピーダンスに変換する場合のインピーダンス変換に比べ
、非常な困難さを伴うという問題があった。
出力容量が増大するため数Ω程度の低い値になるのが常
である。この低インピーダンスを、基準インピーダンス
（たとえば５０Ω）に変換するインピーダンス変換は、
基準インピーダンスに近いインピーダンスを、基準イン
ピーダンスに変換する場合のインピーダンス変換に比べ
、非常な困難さを伴うという問題があった。
本発明の目的は、上記欠点をなくし簡単な構成で基準イ
ンピーダンス（ここでは５０Ω）に近い入出力インピー
ダンスをもつ半導体装置を提供することにある。
ンピーダンス（ここでは５０Ω）に近い入出力インピー
ダンスをもつ半導体装置を提供することにある。
上記目的は、入出力側端子に、並列インダクタンスもし
くは、並列容量を付加することにより達成される。
くは、並列容量を付加することにより達成される。
一般に、ＵＨＦＩＪ’における高出力トランジスタの入
出力インピーダンスは、第１０図のアドミタンスチャー
ト上に示すＡ点付近に存在する。このＡ点に並列インダ
クタンスを加えると、入力インピーダンスは図中の定コ
ンダクタンス円上を矢印Ｂの方向に動き、５０Ω近辺に
近づくことになる。
出力インピーダンスは、第１０図のアドミタンスチャー
ト上に示すＡ点付近に存在する。このＡ点に並列インダ
クタンスを加えると、入力インピーダンスは図中の定コ
ンダクタンス円上を矢印Ｂの方向に動き、５０Ω近辺に
近づくことになる。
又、並列容量を加えると、入力インピーダンスは、図中
の定コンダクタンス円上を矢印Ｃの方向に動き、５０Ω
近辺に近づくことになる。
の定コンダクタンス円上を矢印Ｃの方向に動き、５０Ω
近辺に近づくことになる。
以下、本発明の実施例を第１図から第８図に示す。本実
施例は、高出力ＧａＡｓＦＥＴに適用した場合である。
施例は、高出力ＧａＡｓＦＥＴに適用した場合である。
第１図は、本発明の一実施例の外観図であり、第２図か
ら、第８図は他の実施例の平面図である。
ら、第８図は他の実施例の平面図である。
まず、第１図を中心に説明する。１はチップ塔載用キャ
リア、２はＦＥＴ素子、３はドレイン側外部リード端子
、４は、ゲート側リード端子、５はドレイン側ボンディ
ングワイヤ、６はゲート側ボンディングワイヤ、７はソ
ース側ボンディングワイヤ、８はソース電極メタライズ
部であって１のキャリアの裏面へ接地されている。９，
１０゜１１は、それぞれ、本発明部分であり、９が並列
インダクタンス（ここでは、分布定数線路）、１０が９
の並列インダクタの一端短絡用コンデンサ、１１はゲー
トバイアス用端子である。
リア、２はＦＥＴ素子、３はドレイン側外部リード端子
、４は、ゲート側リード端子、５はドレイン側ボンディ
ングワイヤ、６はゲート側ボンディングワイヤ、７はソ
ース側ボンディングワイヤ、８はソース電極メタライズ
部であって１のキャリアの裏面へ接地されている。９，
１０゜１１は、それぞれ、本発明部分であり、９が並列
インダクタンス（ここでは、分布定数線路）、１０が９
の並列インダクタの一端短絡用コンデンサ、１１はゲー
トバイアス用端子である。
本実施例によれば、半導体パッケージに内蔵した並列イ
ンダクタンスが、素子の低入力インピーダンスを、基準
インピーダンスの５０Ω近辺に変換する作用をもつ、従
がって、外部整合回路で整合がとりやすいという効果を
もたらす。また、この並列インダクタンスの一端にゲー
トバイアス端子を設けることにより、ゲートにバイアス
をかけることもでき、従がって、外部回路にバイアス回
路を設ける必要がなくなり、外部回路設計を極めて容易
にする。
ンダクタンスが、素子の低入力インピーダンスを、基準
インピーダンスの５０Ω近辺に変換する作用をもつ、従
がって、外部整合回路で整合がとりやすいという効果を
もたらす。また、この並列インダクタンスの一端にゲー
トバイアス端子を設けることにより、ゲートにバイアス
をかけることもでき、従がって、外部回路にバイアス回
路を設ける必要がなくなり、外部回路設計を極めて容易
にする。
なお、本実施例（第１図）は並列インダクタンスを２本
設けであるが、必要によって、３本以上設けることも、
あるいは第２図に示すように１本にすることもできる。
設けであるが、必要によって、３本以上設けることも、
あるいは第２図に示すように１本にすることもできる。
また、第３図、第４図はバイアス端子を設けていない場
合の実施例で、第３図は並列インダクタンスが１本の場
合、第４図は２本の場合である。
合の実施例で、第３図は並列インダクタンスが１本の場
合、第４図は２本の場合である。
以上説明した実施例は、すべて、一端短絡型分 −布定
数素子を使用した並列インダクタンス９を設けた場合で
あった。一方、第５図に示すごとく、集中定数型のイン
ダクタンス９を設ける方法もある。なお、第５図の１２
は、インダクタンス９と容量１０とを接続するパッドで
ある。
数素子を使用した並列インダクタンス９を設けた場合で
あった。一方、第５図に示すごとく、集中定数型のイン
ダクタンス９を設ける方法もある。なお、第５図の１２
は、インダクタンス９と容量１０とを接続するパッドで
ある。
第６図から第８図は、整合用並列容量１３を設けた場合
の実施例である。第６図は、一端開放型分布定数線路よ
り成る容量１３を１本設けた場合の例であり、第７図は
、上記容量１３を２本設けた場合である。又、第８図は
集中定数型の容量を加えた場合の一例である。
の実施例である。第６図は、一端開放型分布定数線路よ
り成る容量１３を１本設けた場合の例であり、第７図は
、上記容量１３を２本設けた場合である。又、第８図は
集中定数型の容量を加えた場合の一例である。
本発明によれば、基準インピーダンス（５０Ω）に極め
て近い入出力インピータンスをもつ半導体パッケージを
供給できるので、外部整合回路が簡単になり、かつ、整
合がとりやすいという効果がある。又、ゲートバイアス
回路も内蔵しているため外部回路が簡単になり外部整合
回路が小形になる。
て近い入出力インピータンスをもつ半導体パッケージを
供給できるので、外部整合回路が簡単になり、かつ、整
合がとりやすいという効果がある。又、ゲートバイアス
回路も内蔵しているため外部回路が簡単になり外部整合
回路が小形になる。
第１図は本発明の一実施例の外観図、第２図〜第８図は
本発明の他の実施例の平面図、第９図は従来のパワー用
パッケージ、第１０図は本発明の詳細な説明用アドミタ
ンスチャート。 ９・・・並列インダクタンス、１０・・・並列インダク
タンス一端短絡用コンデンサ、１１・・・ゲートバイア
第 ｌ 凹 ｌ ・・す・ノプヤヤリア ？・・Ｆ２１票） ３−・・トし４ン爾１ノードτ略Ｊ ４・・・ゲートイ則す−ド罰番Ｊ ５・・・ドしインポンチ）〉グ°ワイヤ６・・プートヘ
ンデイン７Ｔイヤ ７・・・ソースベンゾインク°ワイヤ ８・・・ソースメクライス”苦ｐ ９・・・８４定１処イング′クタ
本発明の他の実施例の平面図、第９図は従来のパワー用
パッケージ、第１０図は本発明の詳細な説明用アドミタ
ンスチャート。 ９・・・並列インダクタンス、１０・・・並列インダク
タンス一端短絡用コンデンサ、１１・・・ゲートバイア
第 ｌ 凹 ｌ ・・す・ノプヤヤリア ？・・Ｆ２１票） ３−・・トし４ン爾１ノードτ略Ｊ ４・・・ゲートイ則す−ド罰番Ｊ ５・・・ドしインポンチ）〉グ°ワイヤ６・・プートヘ
ンデイン７Ｔイヤ ７・・・ソースベンゾインク°ワイヤ ８・・・ソースメクライス”苦ｐ ９・・・８４定１処イング′クタ
Claims (1)
- 【特許請求の範囲】 １、半導体装置を搭載するパッケージにおいて、入力パ
ッド、又は、入力端子に並列インダクタンス又は並列容
量を設けたことを特徴とする半導体パッケージ。 ２、上記並列インダクタンスの高周波的に接地された一
端に直流バイアス端子を設けたことを特徴とする請求項
第１項記載の半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125734A JPH01296702A (ja) | 1988-05-25 | 1988-05-25 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125734A JPH01296702A (ja) | 1988-05-25 | 1988-05-25 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296702A true JPH01296702A (ja) | 1989-11-30 |
Family
ID=14917469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125734A Pending JPH01296702A (ja) | 1988-05-25 | 1988-05-25 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103604959A (zh) * | 2013-12-10 | 2014-02-26 | 成都开谱电子科技有限公司 | 标准电感箱 |
| JP2014120582A (ja) * | 2012-12-14 | 2014-06-30 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
-
1988
- 1988-05-25 JP JP63125734A patent/JPH01296702A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014120582A (ja) * | 2012-12-14 | 2014-06-30 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
| CN103604959A (zh) * | 2013-12-10 | 2014-02-26 | 成都开谱电子科技有限公司 | 标准电感箱 |
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