JPH01287768A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH01287768A JPH01287768A JP11762288A JP11762288A JPH01287768A JP H01287768 A JPH01287768 A JP H01287768A JP 11762288 A JP11762288 A JP 11762288A JP 11762288 A JP11762288 A JP 11762288A JP H01287768 A JPH01287768 A JP H01287768A
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- JP
- Japan
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- processor
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- register
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
インクリープ動作可能なメモリを共有メモリとして持つ
マルチプロセッサシステムに関し、メモリアクセス効率
を低下させずハードウェア量の少ないプロセッサ内レジ
スタアクセスの実現を目的とし、 それぞれのプロセッサに、それぞれのプロセッサが記憶
装置のメモリ空間へのアクセスに用いるバスによりアク
セス可能でありレジスタ空間をプロセッサ毎にバンクに
割りつけたプロセッサ内レジスタを備え、該プロセッサ
内レジスタを通じてプロセッサ間通信を行うよう構成す
る。
マルチプロセッサシステムに関し、メモリアクセス効率
を低下させずハードウェア量の少ないプロセッサ内レジ
スタアクセスの実現を目的とし、 それぞれのプロセッサに、それぞれのプロセッサが記憶
装置のメモリ空間へのアクセスに用いるバスによりアク
セス可能でありレジスタ空間をプロセッサ毎にバンクに
割りつけたプロセッサ内レジスタを備え、該プロセッサ
内レジスタを通じてプロセッサ間通信を行うよう構成す
る。
本発明はマルチプロセッサシステムに係り、特にインク
リープ動作可能なメモリを共用メモリとして持つマルチ
プロセッサシステムに関する。
リープ動作可能なメモリを共用メモリとして持つマルチ
プロセッサシステムに関する。
インタリープ動作可能なメモリを共用メモリとして持つ
マルチプロセッサシステムにおいては、プロセッサ間通
信のためのプロセッサ内レジスタ空間へのアクセスも、
メモリ空間と同じ経路でアクセスされるのが一般である
。
マルチプロセッサシステムにおいては、プロセッサ間通
信のためのプロセッサ内レジスタ空間へのアクセスも、
メモリ空間と同じ経路でアクセスされるのが一般である
。
メモリ空間は、アクセス効率を高めるために複数のバン
クに分割して、インタリーフ動作を行わせている。
クに分割して、インタリーフ動作を行わせている。
プロセッサ内レジスタ空間も、第４図に示すように、メ
モリ空間と同じく複数のバンクに分割することにより、
アクセス効率を高めることができる。
モリ空間と同じく複数のバンクに分割することにより、
アクセス効率を高めることができる。
上記のようにプロセッサ内レジスタ空間も複数のバンク
に分割するときは、プロセッサには各バンクに対応した
アドレスラッチ等の制御回路が必要となる。しかも、プ
ロセッサ内のレジスタ空間へのアクセスは、メモリ空間
へのアクセスに比べてその回数が非常に少ない。このた
め、アクセス頻度の少ない空間のために多大なハードウ
ェア量を増すことは好ましくない。
に分割するときは、プロセッサには各バンクに対応した
アドレスラッチ等の制御回路が必要となる。しかも、プ
ロセッサ内のレジスタ空間へのアクセスは、メモリ空間
へのアクセスに比べてその回数が非常に少ない。このた
め、アクセス頻度の少ない空間のために多大なハードウ
ェア量を増すことは好ましくない。
プロセッサ内レジスタ空間を複数のバンクに分割しない
場合には、複数のバンクに分割したときのようにハード
ウェアは増えないが１例えばプロセッサＡが、プロセッ
サＢ内レジスタをアクセスしている間に、他のプロセッ
サがプロセッサＢ内レジスタをアクセスできないように
バスロックする必要がある。バスロックするということ
は、その間他のプロセンサによるメモリアクセスができ
ないということになり、メモリアクセスの効率を下げる
ことになる。
場合には、複数のバンクに分割したときのようにハード
ウェアは増えないが１例えばプロセッサＡが、プロセッ
サＢ内レジスタをアクセスしている間に、他のプロセッ
サがプロセッサＢ内レジスタをアクセスできないように
バスロックする必要がある。バスロックするということ
は、その間他のプロセンサによるメモリアクセスができ
ないということになり、メモリアクセスの効率を下げる
ことになる。
また、バスロックによるメモリアクセス効率の低下を避
けるため、第５図に示すように、プロセッサ内レジスタ
へのアクセスのために、メモリアクセスとは別のバスを
設けるようにした場合は、バスの制御回路等のハードウ
ェア量が増えるという問題点がある。
けるため、第５図に示すように、プロセッサ内レジスタ
へのアクセスのために、メモリアクセスとは別のバスを
設けるようにした場合は、バスの制御回路等のハードウ
ェア量が増えるという問題点がある。
本発明が解決しようとする課題は、このような従来の問
題点を解消したマルチプロセッサシステムを提供するこ
とにある。
題点を解消したマルチプロセッサシステムを提供するこ
とにある。
第１図は、本発明のマルチプロセッサシステムの原理ブ
ロック図を示す。
ロック図を示す。
図において、ＭＭは複数のプロセッサに共有の記憶装置
であり、インタリーフ動作が可能である。
であり、インタリーフ動作が可能である。
Ｐｉ、 Ｒ２，Ｒ３，−・−はマルチプロセッサシステ
ムを構成するプロセッサである。
ムを構成するプロセッサである。
Ｂはバスであり、各プロセッサが記憶装置財のメモリ空
間にアクセスに用いる。
間にアクセスに用いる。
Ｒ１，Ｒ２，Ｉ１３．−・はプロセッサ内レジスタであ
り、それぞれのプロセッサが記憶装置（ＭＭ）のメモリ
空間へのアクセスに用いるバスＢ によりアクセス可能
でありレジスタ空間をプロセッサ毎にバンクに割りつけ
られている。
り、それぞれのプロセッサが記憶装置（ＭＭ）のメモリ
空間へのアクセスに用いるバスＢ によりアクセス可能
でありレジスタ空間をプロセッサ毎にバンクに割りつけ
られている。
本発明の構成によれば、一つのプロセッサのプロセッサ
内しジスタは、第１図（ｂｌに示す割りっけ例のように
、バンク−つにしか割りつけられていないため、複数バ
ンクの場合よりハードウェア量が少ない。
内しジスタは、第１図（ｂｌに示す割りっけ例のように
、バンク−つにしか割りつけられていないため、複数バ
ンクの場合よりハードウェア量が少ない。
また、プロセッサ内レジスタは、バンク−っに割りつけ
られているため、例えばプロセッサＰＩがプロセッサＰ
２内レジスタをアクセスしているとき、他のプロセッサ
Ｐ３．・・・・・は同一バンクのアクセスはできないか
らプロセッサ内レジスタをアクセスすることはできず、
バスをロックする必要はない。バスをロックする必要が
ないから記憶装置アクセスの効率を下げることはない。
られているため、例えばプロセッサＰＩがプロセッサＰ
２内レジスタをアクセスしているとき、他のプロセッサ
Ｐ３．・・・・・は同一バンクのアクセスはできないか
らプロセッサ内レジスタをアクセスすることはできず、
バスをロックする必要はない。バスをロックする必要が
ないから記憶装置アクセスの効率を下げることはない。
さらに、記憶装置アクセス用とプロセッサ間通信用バス
を共用するため、プロセッサ内レジスタアクセス専用バ
スも必要としない。
を共用するため、プロセッサ内レジスタアクセス専用バ
スも必要としない。
以下第２図および第３図に示す実施例により、本発明を
さらに具体的に説明する。
さらに具体的に説明する。
第２図は、本発明の一実施例の構成を示す図である。
第２図（ａ）は接続構成を示し、（ｂｌはプロセッサ内
レジスタ空間のバンク割りっけを示す。
レジスタ空間のバンク割りっけを示す。
第２図に示すとおり、記憶装置のメモリ空間は四つのバ
ンク（バンク０．バンク１．バンク２゜バンク３）に分
割されている。
ンク（バンク０．バンク１．バンク２゜バンク３）に分
割されている。
プロセッサＡ、プロセッサＢ、プロセッサＣ。
プロセッサＤと記憶装置とは、アドレスバスおよびデー
タバスにより接続されている。
タバスにより接続されている。
プロセッサＡのプロセッサ内レジスタ（Ａ内しジスタ）
はバンクＯに、プロセッサＢ内レジスタはバンク１に、
プロセッサＣ内レジスタはバンク２に、プロセッサＤ内
レジスタはバンク３に割りつけられている。
はバンクＯに、プロセッサＢ内レジスタはバンク１に、
プロセッサＣ内レジスタはバンク２に、プロセッサＤ内
レジスタはバンク３に割りつけられている。
これにより、プロセッサＡがプロセッサＢ内レジスタを
アクセスしている間、プロセッサＣ，プロセッサＤはバ
ンク１の空間にあたるプロセッサＢ内レジスタをアクセ
スすることはできない。しかし、プロセッサＣ。プロセ
ッサＤは、この間バンク０．２．３にあたるメモリ空間
のアクセスは可能である。
アクセスしている間、プロセッサＣ，プロセッサＤはバ
ンク１の空間にあたるプロセッサＢ内レジスタをアクセ
スすることはできない。しかし、プロセッサＣ。プロセ
ッサＤは、この間バンク０．２．３にあたるメモリ空間
のアクセスは可能である。
第３図は、本発明の他の実施例の構成を示す図である。
第３図の実施例では、（ａ）に示すように、記憶装置の
メモリ空間は四つのバンク（バンク０．バンク１．バン
ク２．バンク３）に分割されており、プロセッサはＡ、
Ｂ、 Ｃ，Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｈと８台あり、
各プロセッサ内レジスタは、（ｂ）に示すように、バン
クに割りつけられている。
メモリ空間は四つのバンク（バンク０．バンク１．バン
ク２．バンク３）に分割されており、プロセッサはＡ、
Ｂ、 Ｃ，Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｈと８台あり、
各プロセッサ内レジスタは、（ｂ）に示すように、バン
クに割りつけられている。
即ち、プロセッサＡ内レジスタおよびプロセッサＥ内レ
ジスタはバンクＯに、プロセッサＢ内レジスタおよびプ
ロセッサＦ内レジスタはバンク１に、プロセッサＣ内レ
ジスタおよびプロセッサＧ内レジスタはバンク２に、プ
ロセッサＤ内レジスタおよびプロセッサＨ内レジスタは
バンク３にそれぞれ割りつけられている。
ジスタはバンクＯに、プロセッサＢ内レジスタおよびプ
ロセッサＦ内レジスタはバンク１に、プロセッサＣ内レ
ジスタおよびプロセッサＧ内レジスタはバンク２に、プ
ロセッサＤ内レジスタおよびプロセッサＨ内レジスタは
バンク３にそれぞれ割りつけられている。
以上説明のように本発明によれば、プロセッサ間通信用
のプロセッサ内レジスタに関連するハードウェア量を減
少でき、且つメモリアクセスの効率を高めることができ
、その実用上の効果は極めて大である。
のプロセッサ内レジスタに関連するハードウェア量を減
少でき、且つメモリアクセスの効率を高めることができ
、その実用上の効果は極めて大である。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の構成を示す図、第３図は本
発明の他の実施例の構成を示す図、第４図はプロセッサ
内レジスタ空間を複数のバンクに分割した従来例を示す
図、 第５図はプロセッサ内レジスタアクセス専用バスを設け
た例を示す図である。 図面において、 聞は記憶装置、 Ｂはバス、ＰＬ、 Ｒ２
，Ｒ３，・−はプロセッサ、Ｒ１，Ｒ２，Ｒ３，・・・
はプロセッサ内レジスタ、をそれぞれ示す。 （ｂ） 本発明の原理ブロック図 第１ｖ４ ｌｌ１１２図 ｍ ３ 図 プロセッサ内レジスタ空間を複数バンクに分割した従来
例を示す図第 ４ 図 プロセッサ内レジスタアドレス専用バスを設けた例を示
す図第 ５ 図
発明の他の実施例の構成を示す図、第４図はプロセッサ
内レジスタ空間を複数のバンクに分割した従来例を示す
図、 第５図はプロセッサ内レジスタアクセス専用バスを設け
た例を示す図である。 図面において、 聞は記憶装置、 Ｂはバス、ＰＬ、 Ｒ２
，Ｒ３，・−はプロセッサ、Ｒ１，Ｒ２，Ｒ３，・・・
はプロセッサ内レジスタ、をそれぞれ示す。 （ｂ） 本発明の原理ブロック図 第１ｖ４ ｌｌ１１２図 ｍ ３ 図 プロセッサ内レジスタ空間を複数バンクに分割した従来
例を示す図第 ４ 図 プロセッサ内レジスタアドレス専用バスを設けた例を示
す図第 ５ 図
Claims (1)
- 【特許請求の範囲】 インタリーフ動作可能な記憶装置（ＭＭ）を共有する複
数のプロセッサ（Ｐ１）、（Ｐ２）、（Ｐ３）、・・・
・・で構成され、 それぞれのプロセッサ（Ｐ１）、（Ｐ２）、（Ｐ３）、
・・・・・に、それぞれのプロセッサが記憶装置（ＭＭ
）のメモリ空間へのアクセスに用いるバス（Ｂ）により
アクセス可能でありレジスタ空間をプロセッサ毎にバン
クに割りつけたプロセッサ内レジスタ（Ｒ１）、（Ｒ２
）、（Ｒ３）、・・・・・を備え、 該プロセッサ内レジスタ（Ｒ１）、（Ｒ２）、（Ｒ３）
、・・・・・を通じてプロセッサ間通信を行うよう構成
したことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117622A JP2533162B2 (ja) | 1988-05-13 | 1988-05-13 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117622A JP2533162B2 (ja) | 1988-05-13 | 1988-05-13 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287768A true JPH01287768A (ja) | 1989-11-20 |
| JP2533162B2 JP2533162B2 (ja) | 1996-09-11 |
Family
ID=14716305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117622A Expired - Lifetime JP2533162B2 (ja) | 1988-05-13 | 1988-05-13 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533162B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509302A (ja) * | 1997-12-17 | 2002-03-26 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104247A (en) * | 1978-02-02 | 1979-08-16 | Toshiba Corp | Information processing system |
-
1988
- 1988-05-13 JP JP63117622A patent/JP2533162B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104247A (en) * | 1978-02-02 | 1979-08-16 | Toshiba Corp | Information processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002509302A (ja) * | 1997-12-17 | 2002-03-26 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
| JP2010102719A (ja) * | 1997-12-17 | 2010-05-06 | Src Computers Inc | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533162B2 (ja) | 1996-09-11 |
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