JPH0128540B2 - - Google Patents
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- JPH0128540B2 JPH0128540B2 JP55060419A JP6041980A JPH0128540B2 JP H0128540 B2 JPH0128540 B2 JP H0128540B2 JP 55060419 A JP55060419 A JP 55060419A JP 6041980 A JP6041980 A JP 6041980A JP H0128540 B2 JPH0128540 B2 JP H0128540B2
- Authority
- JP
- Japan
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- output
- circuit
- pattern
- slice
- period
- Prior art date
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- 238000005070 sampling Methods 0.000 claims description 29
- 238000007493 shaping process Methods 0.000 claims description 14
- 238000003708 edge detection Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/086—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold generated by feedback
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、デイジタル信号用波形整形回路のス
ライスレベルをデイジタル入力信号の入力レベル
に合わせて自動的に調整し、波形整形後のデユー
テイ比を常に希望する値に固定させるデイジタル
信号波形整形回路に関する。
ライスレベルをデイジタル入力信号の入力レベル
に合わせて自動的に調整し、波形整形後のデユー
テイ比を常に希望する値に固定させるデイジタル
信号波形整形回路に関する。
一般に、従来の自動スライスレベル調整機能付
デイジタル信号波形整形回路は第１図のような基
本構成になつている。
デイジタル信号波形整形回路は第１図のような基
本構成になつている。
第１図において、１はデイジタル入力信号と基
準電圧とを比較するコンパレータ、２はデータ間
に一定間隔の所定位置に挿入されているスライス
レベル調整用パターンを取り出す為のサンプリン
グパルス発生回路、３はコンパレータ１の出力と
サンプリングパルス発生回路２の出力との論理積
をとるアンド素子、４は入力デイジタル信号より
十分に高い周波数の基準クロツクf0を発生する基
準発振器、５はアンド素子３の出力と基準クロツ
クf0との論理積をとるアンド素子、６はアンド素
子５の出力パルスf0Gを計数するカウンタ、７は
カウンタ６の計数値を保持するラツチ回路、８は
ラツチ回路７の出力をＤ／Ａ変換してコンパレー
タのスライスレベル電圧VSを生ぜしめるＤ／Ａ
コンバータ、１００は入力デイジタル信号１０１
の入力端、１０２は波形整形された入力デイジタ
ル信号、１０３はカウンタ６のリセツトパルス、
１０４はラツチ回路７のラツチパルスである。
準電圧とを比較するコンパレータ、２はデータ間
に一定間隔の所定位置に挿入されているスライス
レベル調整用パターンを取り出す為のサンプリン
グパルス発生回路、３はコンパレータ１の出力と
サンプリングパルス発生回路２の出力との論理積
をとるアンド素子、４は入力デイジタル信号より
十分に高い周波数の基準クロツクf0を発生する基
準発振器、５はアンド素子３の出力と基準クロツ
クf0との論理積をとるアンド素子、６はアンド素
子５の出力パルスf0Gを計数するカウンタ、７は
カウンタ６の計数値を保持するラツチ回路、８は
ラツチ回路７の出力をＤ／Ａ変換してコンパレー
タのスライスレベル電圧VSを生ぜしめるＤ／Ａ
コンバータ、１００は入力デイジタル信号１０１
の入力端、１０２は波形整形された入力デイジタ
ル信号、１０３はカウンタ６のリセツトパルス、
１０４はラツチ回路７のラツチパルスである。
送信側ではデータ間に一定間隔、たとえば各デ
ータブロツクの直前などに一定コードのスライス
レベル調整用パターンを挿入しておき、受信側で
はスライスレベル調整用パターンが来る位置で、
スライスレベル調整用パターンをおうようなサン
プリングパルスが出力されるように、予めサンプ
リングパルス発生回路を調整しておく。
ータブロツクの直前などに一定コードのスライス
レベル調整用パターンを挿入しておき、受信側で
はスライスレベル調整用パターンが来る位置で、
スライスレベル調整用パターンをおうようなサン
プリングパルスが出力されるように、予めサンプ
リングパルス発生回路を調整しておく。
その結果、アンド素子３は波形整形されたスラ
イスレベル調整用パターンの“Ｈ”レベル期間の
み、“Ｈ”レベルを出力する。
イスレベル調整用パターンの“Ｈ”レベル期間の
み、“Ｈ”レベルを出力する。
アンド素子５はアンド素子３と基準クロツクf0
との論理積をとる回路であるので、波形整形され
たスライスレベル調整用パターンの“Ｈ”レベル
期間のみ、基準クロツクf0をカウンタ６に印加す
る。
との論理積をとる回路であるので、波形整形され
たスライスレベル調整用パターンの“Ｈ”レベル
期間のみ、基準クロツクf0をカウンタ６に印加す
る。
カウンタ６はアンド素子５の出力パルスf0Gを
計数する。ただし、計数寸前は必ずリセツトされ
るものとする。
計数する。ただし、計数寸前は必ずリセツトされ
るものとする。
ラツチ回路７はカウンタ６の計数値をラツチし
ておき、Ｄ／Ａコンバータ８はその値をＤ／Ａ変
換してスライスレベル電圧VSとしてコンパレー
タ１に加えられる。
ておき、Ｄ／Ａコンバータ８はその値をＤ／Ａ変
換してスライスレベル電圧VSとしてコンパレー
タ１に加えられる。
従つて、受信したデイジタル信号の入力レベル
が下がつてくると、波形整形した後の“Ｈ”レベ
ル期間が短かくなり、その結果、アンド素子５の
出力パルスf0G数が減少するので、カウンタ６の
計数値が減少し、Ｄ／Ａ変換されたスライスレベ
ル電圧VSが下がる。
が下がつてくると、波形整形した後の“Ｈ”レベ
ル期間が短かくなり、その結果、アンド素子５の
出力パルスf0G数が減少するので、カウンタ６の
計数値が減少し、Ｄ／Ａ変換されたスライスレベ
ル電圧VSが下がる。
それゆえ、波形整形後の“Ｈ”レベル期間が元
に戻る。つまり、デユーテイ比が一定に保たれ
る。
に戻る。つまり、デユーテイ比が一定に保たれ
る。
逆に、受信したデイジタル信号の入力レベルが
上がると、波形整形後の“Ｈ”レベル期間が長く
なるので、同様な仕組によりスライスレベル電圧
VSが上がり、デユーテイ比が一定に保たれると
いう方式である。
上がると、波形整形後の“Ｈ”レベル期間が長く
なるので、同様な仕組によりスライスレベル電圧
VSが上がり、デユーテイ比が一定に保たれると
いう方式である。
第２図に第１図の従来装置の各部波形を表わ
す。
す。
１０２１はスライスレベル調整用コード、１０
２２はデータを示す。
２２はデータを示す。
以上のように、従来は自動的にスライスレベル
電圧を調整しようとすると、必ずデータ間に一定
の間隔で一定パターンのスライスレベル調整用パ
ターンを挿入しなければならないという欠点と、
受信したデイジタル信号の入力レベルが非常に不
安定な場合、スライスレベル調整用パターンの挿
入されている間隔が長いと、波形整形後のデユー
テイ比がふらつくという不具合とを有していた。
電圧を調整しようとすると、必ずデータ間に一定
の間隔で一定パターンのスライスレベル調整用パ
ターンを挿入しなければならないという欠点と、
受信したデイジタル信号の入力レベルが非常に不
安定な場合、スライスレベル調整用パターンの挿
入されている間隔が長いと、波形整形後のデユー
テイ比がふらつくという不具合とを有していた。
本発明は、上述した点に鑑みそれに対処すべく
なされたもので、スライスレベル調整用に用いよ
うとするパターンの１ビツト目のコードと同じコ
ードを受信するごとにサンプリングパルスを発生
させて、サンプリングパルス期間内に受信したデ
ータパターンがスライスレベル調整用に用いよう
とするパターンと同一であれば、それをスライス
レベル調整用パターンとして利用することによ
り、従来のように送信側でスライスレベル調整用
パターンを一定期間毎にデータ間に挿入して送る
必要がなく、しかもスライスレベルが調整される
頻度が増すので、入力デイジタル信号のレベル変
化に対して、非常に早く追従するデイジタル信号
波形整形回路を提供することを目的とする。
なされたもので、スライスレベル調整用に用いよ
うとするパターンの１ビツト目のコードと同じコ
ードを受信するごとにサンプリングパルスを発生
させて、サンプリングパルス期間内に受信したデ
ータパターンがスライスレベル調整用に用いよう
とするパターンと同一であれば、それをスライス
レベル調整用パターンとして利用することによ
り、従来のように送信側でスライスレベル調整用
パターンを一定期間毎にデータ間に挿入して送る
必要がなく、しかもスライスレベルが調整される
頻度が増すので、入力デイジタル信号のレベル変
化に対して、非常に早く追従するデイジタル信号
波形整形回路を提供することを目的とする。
以下、本発明を図示の実施例について説明す
る。
る。
第３図が本発明の一実施例の略線図である。
９はサンプリングされている期間でコンパレー
タ１が“Ｈ”レベル出力期間のみ基準発振器４の
出力である基準クロツクf0を通過させるサンプリ
ングゲート回路、１０はサンプリングパルス期間
内のデータパターンがスライスレベル調整に用い
ようとしているパターンであるかを識別するパタ
ーン識別回路、１１は入力デイジタル信号１０２
の立上がり又は立下がりを検出してパルスを出力
するエツジ検出回路である。
タ１が“Ｈ”レベル出力期間のみ基準発振器４の
出力である基準クロツクf0を通過させるサンプリ
ングゲート回路、１０はサンプリングパルス期間
内のデータパターンがスライスレベル調整に用い
ようとしているパターンであるかを識別するパタ
ーン識別回路、１１は入力デイジタル信号１０２
の立上がり又は立下がりを検出してパルスを出力
するエツジ検出回路である。
次に、具体的な動作について記す。
受信した入力デイジタル信号１０１はコンパレ
ータ１によりスライスレベル電圧VSと比較され
て波形整形される。
ータ１によりスライスレベル電圧VSと比較され
て波形整形される。
エツジ検出回路１１によりスライスレベル調整
に用いようとするパターンの始まりを示すエツジ
が検出されると、サンプリングパルス発生回路２
からサンプリングパルスfSが出力される。
に用いようとするパターンの始まりを示すエツジ
が検出されると、サンプリングパルス発生回路２
からサンプリングパルスfSが出力される。
換言すると、スライスレベル調整に用いようと
するパターンの１ビツト目と同じバイナリコード
を受信するたびに、サンプリングパルスfSを発生
させるということである。
するパターンの１ビツト目と同じバイナリコード
を受信するたびに、サンプリングパルスfSを発生
させるということである。
一方、基準クロツクf0はサンプリングパルスfS
期間内で、しかも、波形整形された出力が“Ｈ”
レベル期間のみサンプリングゲート回路９を通過
し、カウンタ６で計数される。ただし、カウンタ
６は計数する前に、必ずリセツトされるものとす
る。
期間内で、しかも、波形整形された出力が“Ｈ”
レベル期間のみサンプリングゲート回路９を通過
し、カウンタ６で計数される。ただし、カウンタ
６は計数する前に、必ずリセツトされるものとす
る。
サンプリングパルス期間内のデータパターン
が、パターン識別回路１０によりスライスレベル
調整に用いようとするパターンであると判定され
た時のみ、カウンタ６の計数値はラツチ回路７に
保持される。
が、パターン識別回路１０によりスライスレベル
調整に用いようとするパターンであると判定され
た時のみ、カウンタ６の計数値はラツチ回路７に
保持される。
又、逆に用いようとしているパターンでなかつ
た場合には、ラツチ回路７はすでに保持している
計数値を引き続き保持する。
た場合には、ラツチ回路７はすでに保持している
計数値を引き続き保持する。
従つて、ラツチ回路７の保持値をＤ／Ａ変換し
て作られるスライスレベル電圧VSは、スライス
レベル調整用パターンと同じデータパターンを受
信するたびに、入力デイジタル信号１０１の入力
レベルに応じて調整されるので、波形整形後のデ
ユーテイ比は安定に保たれる。
て作られるスライスレベル電圧VSは、スライス
レベル調整用パターンと同じデータパターンを受
信するたびに、入力デイジタル信号１０１の入力
レベルに応じて調整されるので、波形整形後のデ
ユーテイ比は安定に保たれる。
第４図がその実施例の一部の詳細を表わしたブ
ロツク図である。
ロツク図である。
スライスレベル調整用のパターンとして“Ｌ→
Ｈ→Ｌ”のパターンを用いるものとする。
Ｈ→Ｌ”のパターンを用いるものとする。
２０は単安定マルチバイブレータ、２１，１０
０１，１００２，１００５，１１０３，１１０４
はアンド素子、１００３，１００４はRSフリツ
プフロツプ、１１０１，１１０２はＤフリツプフ
ロツプである。
０１，１００２，１００５，１１０３，１１０４
はアンド素子、１００３，１００４はRSフリツ
プフロツプ、１１０１，１１０２はＤフリツプフ
ロツプである。
第５図に第４図の実施例の各部波形を表わす。
まず、波形整形されたデイジタル信号１０２
は、エツジ検出回路１１とサンプリングゲート回
路９に加えられる。
は、エツジ検出回路１１とサンプリングゲート回
路９に加えられる。
エツジ検出回路１１はアンド素子１１０３，１
１０４及びＤフリツプフロツプ１１０１，１１０
２で構成されており、Ｄフリツプフロツプ１１０
１，１１０２とアンド素子１１０３により入力デ
イジタル信号１０２の立上がりが、又、Ｄフリツ
プフロツプ１１０１，１１０２とアンド素子１１
０４により立下がりが検出され、それぞれパルス
が出力される。
１０４及びＤフリツプフロツプ１１０１，１１０
２で構成されており、Ｄフリツプフロツプ１１０
１，１１０２とアンド素子１１０３により入力デ
イジタル信号１０２の立上がりが、又、Ｄフリツ
プフロツプ１１０１，１１０２とアンド素子１１
０４により立下がりが検出され、それぞれパルス
が出力される。
今、スライスレベル調整用パターンを“Ｌ→Ｈ
→Ｌ”の３ビツトパターンであると定めると、受
信したデイジタル信号がスライスレベル調整用パ
ターンの１ビツト目と同じになつた時、すなわ
ち、“Ｌ”レベルになつた時に、アンド素子１１
０４から出力されるパルスにより、単安定マルチ
バイブレータ２０をたたいて２〜３ビツト間のパ
ルス長のサンプリングパルスを出力させる。
→Ｌ”の３ビツトパターンであると定めると、受
信したデイジタル信号がスライスレベル調整用パ
ターンの１ビツト目と同じになつた時、すなわ
ち、“Ｌ”レベルになつた時に、アンド素子１１
０４から出力されるパルスにより、単安定マルチ
バイブレータ２０をたたいて２〜３ビツト間のパ
ルス長のサンプリングパルスを出力させる。
なお、アンド素子２１は単安定マルチバイブレ
ータ２０がサンプリングパルスfS出力中に、再ト
リガされるのを防ぐ為である。
ータ２０がサンプリングパルスfS出力中に、再ト
リガされるのを防ぐ為である。
サンプリングパルスfSが出力されると、その期
間内の波形整形された入力デイジタル信号１０２
の“Ｈ”レベル期間の基準クロツクf0がカウンタ
６に計数される。
間内の波形整形された入力デイジタル信号１０２
の“Ｈ”レベル期間の基準クロツクf0がカウンタ
６に計数される。
一方、パターン識別回路１０はアンド素子１０
０１，１００２，１００５及びRSフリツプフロ
ツプ１００３，１００４により構成されており、
アンド素子１００１とRSフリツプフロツプ１０
０３によりサンプリングパルスfS期間内で入力デ
イジタル信号１０２の立上がりがあつたかどうか
識別し、立上がりがあるとRSフリツプフロツプ
１００３の出力Q1は“Ｈ”となる。
０１，１００２，１００５及びRSフリツプフロ
ツプ１００３，１００４により構成されており、
アンド素子１００１とRSフリツプフロツプ１０
０３によりサンプリングパルスfS期間内で入力デ
イジタル信号１０２の立上がりがあつたかどうか
識別し、立上がりがあるとRSフリツプフロツプ
１００３の出力Q1は“Ｈ”となる。
又、アンド素子１００２とRSフリツプフロツ
プ１００４では立下がりが識別され、立下がりが
あつたらRSフリツプフロツプ１００４の出力Q2
は“Ｈ”となる。
プ１００４では立下がりが識別され、立下がりが
あつたらRSフリツプフロツプ１００４の出力Q2
は“Ｈ”となる。
従つて、サンプリングパルス期間内のデイジタ
ル信号が“Ｌ→Ｈ→Ｌ”のパターンであるときの
み、RSフリツプフロツプ１００３，１００４の
出力Q1，Q2が“Ｈ”レベルとなり、アンド素子
１００５からラツチパルス１０４が出力される。
ル信号が“Ｌ→Ｈ→Ｌ”のパターンであるときの
み、RSフリツプフロツプ１００３，１００４の
出力Q1，Q2が“Ｈ”レベルとなり、アンド素子
１００５からラツチパルス１０４が出力される。
ラツチパルス１０４が出力されると、カウンタ
６の計数値はラツチ回路７に保持され、Ｄ／Ａコ
ンバータ８によりＤ／Ａ変換されて、スライスレ
ベル電圧VSが再調整される。
６の計数値はラツチ回路７に保持され、Ｄ／Ａコ
ンバータ８によりＤ／Ａ変換されて、スライスレ
ベル電圧VSが再調整される。
以上のように、本発明のこのシステムは、専用
のスライスレベル調整用パターンをデータ間に挿
入せずに、スライスレベル調整に用いようとする
パターンのデータパターンを受信するごとに、ス
ライスレベル電圧VSが入力レベルに合わせて再
調整され、一定のデユーテイ比を自動的に保つと
いう方式である。
のスライスレベル調整用パターンをデータ間に挿
入せずに、スライスレベル調整に用いようとする
パターンのデータパターンを受信するごとに、ス
ライスレベル電圧VSが入力レベルに合わせて再
調整され、一定のデユーテイ比を自動的に保つと
いう方式である。
以上述べたように本発明によれば、波形整形回
路のスライスレベルを調整するために必要なスラ
イスレベル調整用パターンを、データ間に一定間
隔で挿入する必要がなく、さらにスライスレベル
調整に用いようとするパターンのデータパターン
を受信するたびに、スライスレベルが再調整さ
れ、波形整形後のデユーテイ比が一定に保たれる
ために、入力デイジタル信号の入力レベル変化に
対して素早く追従し、しかも簡単な回路により実
現できるという利点を有するものである。
路のスライスレベルを調整するために必要なスラ
イスレベル調整用パターンを、データ間に一定間
隔で挿入する必要がなく、さらにスライスレベル
調整に用いようとするパターンのデータパターン
を受信するたびに、スライスレベルが再調整さ
れ、波形整形後のデユーテイ比が一定に保たれる
ために、入力デイジタル信号の入力レベル変化に
対して素早く追従し、しかも簡単な回路により実
現できるという利点を有するものである。
第１図は従来装置の略線図、第２図はそのデイ
ジタル信号の構成と各部波形図、第３図は本発明
の一実施例のブロツク図、第４図はこの実施例の
一部を詳細に示した結線図、第５図はその各部波
形図である。 １……コンパレータ、２……サンプリング発生
回路で２０は単安定マルチバイブレータ、３，
５，２１，１００１，１００２，１００５，１１
０３，１１０４……アンド（論理積）素子、４…
…基準発振器、６……カウンタ、７……ラツチ回
路、８……Ｄ／Ａコンバータ、９……サンプリン
グゲート回路、１０……パターン識別回路、１１
……エツジ検出回路、１００……入力デイジタル
信号１０１の入力端、１０２……波形整形された
入力デイジタル信号、１０３……リセツトパル
ス、１０４……ラツチパルス、１００３，１００
４……RSフリツプフロツプ、１１０１，１１０
２……Ｄフリツプフロツプ。
ジタル信号の構成と各部波形図、第３図は本発明
の一実施例のブロツク図、第４図はこの実施例の
一部を詳細に示した結線図、第５図はその各部波
形図である。 １……コンパレータ、２……サンプリング発生
回路で２０は単安定マルチバイブレータ、３，
５，２１，１００１，１００２，１００５，１１
０３，１１０４……アンド（論理積）素子、４…
…基準発振器、６……カウンタ、７……ラツチ回
路、８……Ｄ／Ａコンバータ、９……サンプリン
グゲート回路、１０……パターン識別回路、１１
……エツジ検出回路、１００……入力デイジタル
信号１０１の入力端、１０２……波形整形された
入力デイジタル信号、１０３……リセツトパル
ス、１０４……ラツチパルス、１００３，１００
４……RSフリツプフロツプ、１１０１，１１０
２……Ｄフリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 波形整形すべき信号を設定されたスライスレ
ベルに従つてスライスするコンパレータと、 このコンパレータのスライス出力のサンプリン
グ期間を規定するサンプリングパルスを発生する
サンプリングパルス発生回路と、 このサンプリングパルス期間内で前記スライス
出力が所定レベルの時に、該スライス出力よりも
高周波数のクロツクを出力するクロツク発生回路
と、 このクロツクを計数して、前記スライス出力の
前記所定レベル期間を計数値として出力するカウ
ンタと、 前記サンプリングパルス期間内の前記スライス
出力が所定のパターンであることを識別するパタ
ーン識別回路と、 このパターン識別回路から識別出力がなされた
とき、前記カウンタの計数値を保持するラツチ回
路と、 このラツチ回路の出力をＤ／Ａ変換して、前記
コンパレータのスライスレベルとして設定する
Ｄ／Ａコンバータとを具備したことを特徴とする
波形整形回路。 ２ 前記サンプリングパルス発生回路は、前記コ
ンパレータのスライス出力のエツジを検出し、こ
のエツジ検出タイミングに応答してサンプリング
パルスを所定期間発生することを特徴とする特許
請求の範囲第１項記載の波形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041980A JPS56157124A (en) | 1980-05-07 | 1980-05-07 | Waveform shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041980A JPS56157124A (en) | 1980-05-07 | 1980-05-07 | Waveform shaping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56157124A JPS56157124A (en) | 1981-12-04 |
| JPH0128540B2 true JPH0128540B2 (ja) | 1989-06-02 |
Family
ID=13141656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041980A Granted JPS56157124A (en) | 1980-05-07 | 1980-05-07 | Waveform shaping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56157124A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2652697A1 (fr) * | 1989-10-03 | 1991-04-05 | Sgs Thomson Microelectronics | Extracteur de donnees numeriques dans un signal video. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560418A (en) * | 1978-10-31 | 1980-05-07 | Matsushita Electric Works Ltd | Shelf board support device |
-
1980
- 1980-05-07 JP JP6041980A patent/JPS56157124A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560418A (en) * | 1978-10-31 | 1980-05-07 | Matsushita Electric Works Ltd | Shelf board support device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56157124A (en) | 1981-12-04 |
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