JPH01276838A - 論理オア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信およびデータ伝送方式に利用す
る。特に、多種類の回線制御用信号の内、１種以上の制
御信号で回線管理を行う回線終端回路にに関する。

〔概要〕

本発明は、異種の多重化ビット列が割付けられたマルチ
フレームのフレーム間の論理オア演算を行う回路におい
て、 ２組の論理オア処理部を交互に使用して各ビット単位の
論理オア結果を得ることにより、フレーム数が増大して
もハード規模を同一規模に保つことができるようにした
ものである。

〔従来の技術〕

従来例では、第３図に示すように、第２図に示ｔＮマル
チフレームの１フレ一ム単位に対応した容量をもつ多重
処理用メモリ１１２ないしＩｎ２に先頭フレームからＮ
番目のフレームまでの有効ビット列を有するフレームが
順に取り入れられ、取り入れられたフレームが自己保持
回路１１０ないし１ｎＯの多重処理用メモリ１１２ない
し１ｎ２に次のマルチフレームまで保持され、ｎ個の自
己保持回路１１０ないし１ｎＯの出力がｎ人力１出力の
オアゲート７で論理オア演算されて論理オア出力が得ら
れる。

〔発明が解決しようとする問題点〕

このような従来例では、フレーム単位に多重されている
ビット列の管理を各々フレームごとに多重処理メモリを
配備して行っているので、マルチフレーム多重化ビット
列の増加にともない多重処理メモリ、セレクタ右よび論
理オアゲートの入力本数が比例的に増加し、ハード規模
の増大を招く欠点があった。

本発明はこのような欠点を除去するもので、マルチフレ
ーム多重化ビット列が増加してもハード規模の増大が生
じない論理オア回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、フレームごとに異種の多重化ビット列が割付
けられたマルチフレーム信号が到来する端子に接続され
、このフレーム信号のうち有効ビット列が割付けられた
フレームを選択する第一選択手段を備えた論理オア回路
において、上記第一選択手段に接続された二組の処理部
と、この処理部での処理結果を一フレームごとに切換え
て出力する切替手段とを備え、上記処理部のそれぞれは
、今回到来するフレーム信号の内容と前回到来したフレ
ーム信号の内容について対応するビットごとにオア論理
演算を行う演算手段と、この演算手段の演算結果を格納
する記憶手段と、一方の処理部の演算手段が演算を実行
中の期間内に、他方の処理部の記憶手段の記憶内容を上
記切替手段に与える第二選択手段とを備えたことを特徴
とする。

〔作用〕

更新情報を入力した側の論理オア処理部では、各ビット
ごとにフレーム間論理オア演算を行い、この結果を記憶
手段に格納する。この論理オア演算は更新情報と記憶手
段に格納されている前回に論理演算が行われた内容とで
行われる。他方の論理オア処理部で同様の処理が行われ
ている間に、記憶手段の記憶内容が出力される。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図はこの実施例の構成を示す回路図であり、第２図は各
フレームにＮ種の多重化ビット列Ａ、−Ａｌｌを順に定
義した場合のＮマルチフレームの構成を示す構成図であ
る。

この実施例は、第１図に示すように、２組の論理オア処
理部１および２と、入力端子３に接続されるアンド、ゲ
ート９と、アンドゲート９を制御するゲート制御信号を
入力するゲート制御端子４と、論理オア処理部１および
２の出力を切替えて出力端子６に出力する情報を選択す
るセレクタ１０と、セレクタ制御信号を入力するセレク
タ制御端子８１とを備え、ここで、論理オア処理部１は
、各ビット単位に論理オアをとるオアゲート１３と、多
重処理用メモリ１１と、更新情報の処理回路または論理
オア結果の保持回路を切替えるセレクタ１２とを有し、
論理オア処理部２はオアゲート２３と、多重処理用メモ
リ２１と、セレクタ２２とを有する。すなわち、この実
施例は、フレームごとに異種の多重化ビット列が割付け
られたマルチフレーム信号が到来する端子３に接続され
、このフレーム信号のうち有効ビット列が割付けられた
フレームを選択する第一選択手段であるアンドゲート９
と、上記第一選択手段に接続された二組の処理部１およ
び２と、この処理部での処理結果を一フレームごとに切
換えて出力する切替手段であるセレクタ１０とを備え、
上記処理部のそれぞれは、今回到来するフレーム信号の
内容と前回到来したフレームについてのこの手段で演算
された結果とを対応するビットごとにオア論理演算を行
う演算手段であるオアゲート１３または２３と、この演
算手段の演算結果を格納する記憶手段である多重処理用
メモリ１１または２１と、一方の処理部の演算手段が演
算を実行中の期間内に、他方の処理部の記憶手段の記憶
内容を上記切替手段に与える第二選択手段であるセレク
タ１２または２２とを備える 次に、この実施例の動作を説明する。

入力端子３から入力されるＮマルチフレームの各多重化
ビット列Ａ、〜ＡＮの内有効ビット列をゲート制御端子
４からのゲート制御信号によりアンドゲート９を通過さ
せ、論理オア処理部１に更新情報としてセレクタ１２で
選択入力し、論理オア処理部２は前マルチフレーム間の
論理オア結果を保持するよう、にセレクタ制御端子８１
からのセレクタ制御信号で切替える。更新情報を入力し
た論理オア処理部１は、各ビットごとにフレーム間論理
オアをオアゲート１３と多重処理メモリ１１による回路
で行い１．この論理オア結果を多重処理用メモリ１１に
保持し、この間に、論理オア処理部２は保持していた前
マルチフレーム間の論理オア結果をセレクタ１０の選択
により出力端子６から出力する。

Ｎマルチフレームごとに論理オア処理部１および２をセ
レクタ１２．２２および１０と制御端子８１からの制御
信号とにより交互に切替え、必要とするマルチフレーム
多重化ビット列での各ビット単位の論理オア出力を可能
にする。

〔発明の効果〕

本発明は、以上説明したように、マルチフレーム多重化
ビット列を２組の同一回路から成る論理オア処理部で異
種ビット列フレーム間の各ビット単位の論理オア結果を
得るので、回路設計を簡単化する効果があり、またハー
ド規模もマルチフレームが増加しても不変であるので、
ハードの縮退化および効率化を可能にする効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示す回路図。 第２図はマルチフレームの構成を示す構成図。 第３図は従来例の構成を示す回路図。 Ｌ２・・・論理オア処理部、３・・・入力端子、４・・
・ゲート制御端子、６・・・出力端子、７．１３．２３
・・・オアゲート、９・・・アンドゲート、１０．１２
．２２．１１１〜ｌｎｌ・・・セレクタ、１１．２１．
１１２〜１ｎ２・・・多重処理用メモリ、８１〜８ｎ・
・・セレクタ制御端子、１１０〜１ｎＯ・・・自己保持
回路。

Claims (1)

1. 【特許請求の範囲】 １、フレームごとに異種の多重化ビット列が割付けられ
   たマルチフレーム信号が到来する端子（３）に接続され
   、このフレーム信号のうち有効ビット列が割付けられた
   フレームを選択する第一選択手段（９）を備えた論理オ
   ア回路において、 上記第一選択手段に接続された二組の処理部（１、２）
   と、 この処理部での処理結果を一フレームごとに切換えて出
   力する切替手段（１０）と を備え、 上記処理部のそれぞれは、 今回到来するフレーム信号の内容と前回到来したフレー
   ム信号の内容について対応するビットごとにオア論理演
   算を行う演算手段（１３、２３）と、この演算手段の演
   算結果を格納する記憶手段（１１、２１）と、 一方の処理部の演算手段が演算を実行中の期間内に、他
   方の処理部の記憶手段の記憶内容を上記切替手段に与え
   る第二選択手段（１２、２２）とを備えたことを特徴と
   する論理オア回路。