JPH01273493A - デジタル色信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル色信号処理回路に係り、特に。

デジタルカラーテレビやデジタルＶＴＲにおいてバース
ト信号部を含むデジタル色信号の処理回路に関する。

〔従来の技術及び発明が解決しようとする課題〕例えば
デジタルカラーテレビでは、カラーテレビ信号から分離
したクロマ信号をバースト信号成分を含むデジタル色信
号に変換した後、所定の信号処理をして原色信号に復調
する構成となっている。

しかしながら、バースト信号は色信号から原色信号を復
調する際の色副搬送波の生成に用いられるから、何等か
の原因によってバースト信号の振幅が一定でない状態で
デジタル変換されると、正確な原色信号を安定して復調
し難（なるおそれがある。

しかも、バースト信号部分の後に本来の色信号部分が続
くので、バースト信号の振幅特性を改善する際にはその
色信号への影響を抑えて良好な原色信号の復調に支障を
きたさないような工夫が要請されている。

本発明はこのような状況の下になされたもので。

色信号に影響を与えることなく振幅の一定なバースト信
号の得られるデジタル色信号処理回路の提供を目的とす
る。

〔課題を解決するための手段〕

そのような目的を達成するために本発明の第１の構成は
、復調されかつバースト信号の４倍の周波数でサンプリ
ングされ、　　（Ｒ−Ｙ）、　　（Ｂ−Ｙ）、−（Ｒ−
Ｙ）、−（Ｂ−Ｙ）の順の繰り返し成分をデジタル変換
した色信号を入力し、その正負の符号を一方に揃えて第
１および第２の色信号（Ｂ−Ｙ）、　　（Ｒ−Ｙ）の繰
り返し信号を出力する符号整形手段を形成し、この符号
整形手段からの色信号を所定数保持する第１の遅延手段
を形成し、その符号整形手段からの第１の色信号を所定
数加算するとともに所定数で割算して上記第１の色信号
に関する第１の定数を演算する第１の演算手段と、その
符号整形手段からの第２の色信号を所定数加算するとと
もに所定数で割算して上記第２の色信号に関する第２の
定数を演算する第２の演算手段を形成し、それら第１お
よび第２の演算手段には第１および第２の定数を所定の
クロックで交互に選択してバースト信号として出力する
第１の選択手段が接続されている。

そして、上記第１の遅延手段からの第１および第２の色
信号を保持して上記第１もしくは第２の演算手段から第
１の選択手段までの時間を揃える第２の遅延手段を形成
し、これら第２の遅延手段と第１の選択手段に第２の選
択手段を接続し、この第２の選択手段からはバースト期
間中に上記第１の選択回路からのバースト信号を、それ
以外の期間中には上記第２の遅延手段からの出力を選択
するようになっている。

さらに１本発明の第２の構成として、上述した符号整形
手段、第１および第２の遅延手段、第１および第２の演
算手段に加えて、それら第１もしくは第２の演算手段か
らの定数が所定の基準値と異なるときに所定の係数を出
力するとともに上記サンプリング信号を制御する誤差信
号を出力する制御手段を設け、この制御手段にはその係
数を前記第２の遅延手段からの出力に乗算する乗算手段
を接続し、バースト期間中には所定の定数のバースト信
号を、それ以外の期間中には前記乗算手段からの出力を
選択する第３の選択手段をその乗算手段に接続してもよ
い。

〔作　用〕

このような手段を備えた第１の構成では、サンプリング
された繰り返し信号（Ｒ−Ｙ）、（Ｂ−Ｙ）、−（Ｒ−
Ｙ）、−（Ｂ−Ｙ）が符号整形手段で符号が揃えられて
第１および第２の色信号（Ｂ−Ｙ）、　　（Ｒ−Ｙ）の
繰り返し信号になり、第１の演算手段では第１の色信号
が複数加算されるとともに割算されて一定の定数が演算
され、第２の演算手段では第２の色信号が複数加算され
るとともに割算されて一定の定数が演算される。

そして、第１の選択手段にて所定のクロックでそれらが
交互に切り換え選択されてバースト信号となって第２の
遅延手段に出力され、第２の選択手段ではバースト期間
中にそのバースト信号を。

それ以外の期間中には第２の遅延手段からの第１および
第２の色信号を出力する。

また、第２の構成では、制御手段が第１もしくは第２の
演算手段からの定数が所定の基準値と異なるときに所定
の係数を乗算手段に出力し、この乗算手段ではその係数
を第２の遅延手段からの出力に乗算し、第３の選択回路
においてバースｌ−期間中には一定のバースト信号を、
それ以外の期間中にはその乗算手段からの出力を選択す
る。さらに、制御手段からは上記サンプリング信号を制
御する誤差信号が出力され、そのサンプリング信号の位
相制御に用いられる。

（実　施　例〕 以下本発明の実施例を図面を参照して説明する。

第１図は本発明の第１の構成を示すブロック図である。

入力端子工は選択回路３とインバータ５に接続され、イ
ンバータ５は加算回路７を介して選択回路３に接続され
ている。インバータ■と加算回路７は入力端子１からの
入力信号の正負の符号を反転して最下位ビットにｒｌＪ
を加えてそれを補数化する補数形成回路９となっている
。

選択回路３は入力端子１から直接人力された連続する２
個の信号に続いて加算回路７から入力された連続する２
個の信号を順次選択する機能を有している。

一般に、カラーテレビ信号から分離したクロマ信号は１
色副搬送波周波数ｆｓｃの４倍の周波数を有するクロッ
ク４ｆｓｃでサンプリングされ。

例えば８ビツトのデジタル信号に変換されるから。

入力端子１には順に（Ｒ−Ｙ）、　　（Ｂ−Ｙ）、−（
Ｒ−Ｙ）、−（Ｂ−Ｙ）　　・・・で各々表されるデジ
タル変換されたバースト信号成分と本来の色信号成分が
繰り返し入力される。

従って１選択回路３からは（Ｒ−Ｙ）、（Ｂ−Ｙ）・・
・の繰り返し信号が出力される。このように２選択回路
３．インバータ５および加算回路７は入力信号の正負の
符号を揃えて出力する符号整形回路１１を構成している
。

選択回路３はＤ型フリップ・フロップ回路（以下り型Ｆ
／Ｆとする）からなるラッチ回路１３を介して第１の遅
延回路１５と減算回路１７に接続されている。

第１の遅延回路１５は８（ｆｌｉｔのＤ型Ｆ／Ｆ　１９
を直列接続して形成され、上述した信号（Ｒ−Ｙ）と（
Ｂ−Ｙ）を順次８（１ｉＩシフトしながらラッチする機
能を有しており、第２の遅延回路２１および減算回路１
７に接続されている。

減算回路１７はラッチ回路１３の出力信号から第１の遅
延回路１５の出力信号を減算するもので。

ランチ回路１３から出力される実質的に第９番目の信号
から第１番目の信号を減算するものであり。

ランチ回路２３．２５に接続されている。

ランチ回路２３は周波数２ｆＳＣのクロックで動作して
信号（Ｂ−Ｙ）のみをラッチして出力するもので、加算
回路２７．リミック回路２９．ランチ回路３１が直列接
続され、ランチ回路３１は加算回路２７と乗算回路３３
に接続されている。

加算回路２７はランチ回路２３からの信号とラッチ回路
３１からの信号（Ｂ−Ｙ）を加算する機能を有している
。

乗算回路３３はラッチ回路３１からの加算結果に定数１
／４を乗算して信号（Ｂ−Ｙ）に関する一定値に近い定
数を生成する機能を有し、パーストゲートパルスによっ
て動作するラッチ回路３５を介して選択回路３７に接続
されている。

ランチ回路２５はラッチ回路２３の動作クロックと逆位
相のクロック２ｆｓｃで動作して信号（Ｒ−Ｙ）のみを
ラッチして出力するもので、加算回路３９．リミッタ回
路４１．ラッチ回路４３が直列接続され、ラッチ回路４
３は加算回路３９と乗算回路４５に接続されている。

加算回路３９はラッチ回路２５からラッチ回路４３から
の信号（Ｒ−Ｙ）を加算する機能を有している。

乗算回路４５はランチ回路４３からの加算結果に定数１
／４を乗算して信号（Ｒ−Ｙ）に関する一定値に近い定
数を生成する機能を有し、パーストゲートパルスによっ
て動作するラッチ回路４７を介して選択回路３７に接続
されている。

一般に、ＦＩＲ型のデジタルフィルタの構成は。

第２図のように加算素子と単位遅延素子の組合せで示さ
れるが、これを巡回型に変形して簡素化すると第３図の
ようになって遅延素子と減算素子。

加算素子の組合せで複数個の信号の加算を少ない加算動
作で実現できる。

本発明はこれを第４図のように信号（Ｂ−Ｙ）。

（Ｒ−Ｙ）の加算に応用したものである。このような構
成では、４個の信号（Ｂ−Ｙ）や４個の信号（Ｒ−Ｙ）
の加算が遅延素子としての第１の遅延回路１５．ラッチ
回路２３，２５，３１，４３゜減算回路１７．加算回路
２７．３９で簡単に実現される。

第１図に戻って１選択回路３７はラッチ回路３５．４７
を周波数２ｆｓｃのクロックで交互に選択し、ラッチ回
路３５．４７からの各々の定数を後述する選択回路５１
へ出力するものである。選択回路３７から出力される信
号は実質的にバースト信号と同じ周波数を有し、その振
幅は一定である。

第２の遅延回路２１は所定数のＤ型Ｆ／Ｆ　４９を直列
接続して形成され１選択回路３７を介して選択回路５１
へ出力されるバースト信号とタイミングを合わせる遅延
機能を有し９選択回路５１へ接続されている。

選択回路５１はパーストゲートパルスによって動作し、
バースト信号期間中は選択回路３７からのバースト信号
を出力し、それ以外には第２の遅延回路２１からの信号
を出力するものであり、ラッチ回路５３を介して選択回
路５５とインバータ５７に接続されている。

インバータ５７は加算回路５９を介して選択回路５５に
接続されており１選択回路５５はラッチ回路６１を介し
て出力端子６３に接続されている。

インバータ５７と加算回路５９は、補数形成回路９によ
って符号反転された信号（Ｒ−Ｙ）、信号（Ｂ−Ｙ）を
補数化して最下位ビットに「１」を加えて符号を元に戻
す補数形成回路６５を形成しており１選択回路５５はラ
ンチ回路５３から直接入力される信号と補数形成回路６
５からの信号を交互に各々２個ずつ連続して選択し、入
力端子１に加えられた信号（Ｒ−Ｙ）、　　（Ｂ−Ｙ）
、−（Ｒ−Ｙ）、−（Ｂ−Ｙ）　　・・・と同じ符号と
順序で出力するものである。

なお、上述した各ランチ回路２３，２５，３１゜３５．
４３，４７，５３．６１はＤ型Ｆ／Ｆで形成されており
、各ラッチ回路２３．２５，３１゜３５．４３．４７．
第１および第２の遅延回路１５．２１のＤ型Ｆ／Ｆ１９
，４９はりセントパルス入力端子６７に接続され、水平
同期信号に同期したリセットパルスによってリセットさ
れるようになっている。

次に、第１の構成おける動作を説明する。

クロマ信号を周波数４ｆｓｃのクロックでサンプリング
してデジタル変換された信号（Ｒ−Ｙ）。

（Ｂ−Ｙ）、　　−（Ｒ−Ｙ）、　　−（Ｂ−Ｙ）　　
・　・　・が入力端子１に入力されると、インバータ５
と加算回路７によって正負の符号が反転されるが２選択
回路３は入力端子１からの直接入力信号と補数形成回路
９からの信号を２個ずつ連続して交互に選択するから２
選択回路３から（Ｒ−Ｙ）、　　（Ｂ−Ｙ）　　・・・
の繰り返し信号がランチ回路１３にランチされる。

ランチされた信号（Ｒ−Ｙ）、　　（Ｂ−Ｙ）　　・・
・は、第１の遅延回路１５に順次シフトされてゆき、減
算回路１７で第９番目の信号から第１番目の信号が順次
減算され、ランチ回路２３．２５に加えられる。

これらラッチ回路２３．２５には互いに逆位相のクロッ
ク２ｆｓｃが入力されているから、ラッチ回路２３は（
Ｂ−Ｙ）信号のみを、ラッチ回路２５は（Ｒ−Ｙ）信号
のみをラッチして各々加算回路２７．３９に出力する。

加算回路２７ではラッチ回路３１からの出力が加算され
、ラッチ回路３１には加算結果が出力され１乗算回路３
３で定数１／４が乗算されて一定値に近い定数をランチ
回路３５に出力する。

すなわち、上述した構成において第１の遅延回路１５．
減算回路１７．加算回路２７．ランチ回路２３．３１お
よび乗算回路３３は４個の信号（Ｂ−Ｙ）を加算して信
号（Ｂ−Ｙ）に関する定数を演算する第１の演算手段６
９を構成している。

一方、加算回路３９ではラッチ回路４３からの出力が加
算され、ランチ回路４３には加算結果が出力され１乗算
回路４５で定数１／４が乗算されて一定値に近い値をラ
ンチ回路４７に出力する。

すなわち、第１の遅延回路１５．減算回路１７゜加算回
路３９．ランチ回路２５．４３および乗算回路４５は４
個の信号（Ｒ−Ｙ）を加算して信号（Ｒ−Ｙ）に関する
定数を演算する第２の演算手段７１を構成している。

選択回路３７ではランチ回路３５．４７を交互に選択し
、これらランチ回路３５．４７からの交互の出力がバー
スト信号として選択回路５１へ加えられる。選択回路５
１はパーストゲートパルスによってバースト信号期間中
では選択回路３７からのバースト信号を出力し、それ以
外の期間では第２の遅延回路２１からの信号（Ｒ−Ｙ）
、　　（Ｂ−Ｙ）　　・・・をう・ノチ回路５３へ出力
する。

ランチ回路５３からの信号は選択回路５５へ直接加えら
れるとともに、インバータ５７と加算回路５９で符号が
反転されるが２選択回路５５で連続する信号を２個ずつ
交互に選択して入力端子１への信号と同じ順序と符号の
信号（Ｒ−Ｙ）、　　（Ｂ−Ｙ）　、　−（Ｒ−Ｙ）　
、　−（Ｂ−Ｙ）・・・が出力される。

このように、第１の構成ではバースト信号期間中の信号
（Ｒ−Ｙ）、　　（Ｂ−Ｙ）　　・・・を各々個別に加
算・割算して定数を演算し、これらを切り換え選択して
一定振幅のバースト信号を生成し。

これをバースト期間中に出力する構成であるから。

バースト信号の振幅が一定となる。

第５図は本発明に係る第２の構成を示している。

図において、ラッチ回路３５．４７には制御回路７３が
接続されており、この制御回路７３は乗算回路７５とＰ
ＬＬ回路７７に接続されている。

乗算回路７５は選択回路７９に接続され、この選択回路
７９はラッチ回路５３に接続されており。

他の構成は第１図と同様である。

制御回路７３は、ランチ回路３５からの信号（Ｂ−Ｙ）
、　　（Ｒ−Ｙ）に関する演算値によって取り得るバー
スト係数を格納した第１のＲＯＭと。

所定の値例えば値「零」とラッチ回路４９からの信号（
Ｒ−Ｙ）に関する演算値との差すなわち位相差に応じた
誤差信号を格納した第２のＲＯＭを有して構成されてい
る。

そして、制御回路７３は、ラッチ回路３５からの値に応
じたバースト係数を第１のＲＯＭから乗算回路７５へ出
力するとともに、ラッチ回路４９からの値が「零」でな
い時にその位相差に応した誤差信号を第２のＲＯＭから
読み出してＰＬＬ回路７７へ出力する機能を有している
。

例えば、バースト定数をＸとし１　この定数Ｘとバース
ト信号の振幅が等しければ。

Ｘ２＝　（Ｂ−Ｙ）２　＋　（Ｒ−Ｙ）２であり、バー
スト係数をＫとすれば。

Ｋ＝　　ｘ２／　［（Ｂ−Ｙ）　２＋　（Ｒ−Ｙ）　２
）となるような値を第１のＲＯＭに格納しておく。

また、バースト信号の振幅が理想的な場合の位相ずれθ
は。

θ＝ｓ　ｉｎ−’　（（Ｒ−Ｙ）／ｘ３であり、ＰＬＬ
回路７７の電圧制御発振回路（図示せず）の電圧Ｖに対
する周波数ｆが ｆ＝ｆｇ＋ａ−Ｖ ならば、電圧制御発振回路の発振周波数を変化させるた
めにＰＬＬ回路７７に加える誤差信号Ａは。

Ａ＝ｓｔｎ　　（（ＲＹ））／Ｘ となるような値を第２のＲＯＭに格納しておく。

ＰＬＬ回路７７は従来公知の回路構成を有し。

制御回路７３からの誤差信号Ａによって出力クロックの
周波数を４ｆｓｃに位相ロック制御するものである。

乗算回路７５は第２の遅延回路２１からの信号（Ｒ−Ｙ
）、　　（Ｂ−Ｙ）　　・・・に対しバースト部にかか
わりなくバースト係数Ｋを乗算するもので。

選択回路７９は別に入力された一定のバースト信号をバ
ースト信号期間中に選択してバースト信号を出力するも
のである。

一般に、信号（Ｒ−Ｙ）の加算・乗算によって得られる
演算値は「零」なるが、サンプリング周波数の位相ずれ
があると演算値は「零」ならない。

この点、第２の構成では、バースト信号部の（Ｒ−Ｙ）
、（Ｂ−Ｙ）信号が所定の位相からずれていても２色信
号に影響を与えることなくバースト信号が一定の振幅に
なるし、動作クロックの周波数の位相補正制御が容易で
ある。

本発明において、符号整形回路やランチ回路。

選択回路の構成は任意であり、信号（Ｒ−Ｙ）。

（Ｂ　−Ｙ）　　・・・の加算手法も上述した例に限定
されない。

しかし、上述した加算手法は回路構成が簡単であるから
有用であるし、上述した構成を用いる場合にも信号（Ｒ
−Ｙ）、　　（Ｂ−Ｙ）の加算個数は４個に限定されな
いが、カラーテレビ信号中のバースト信号は８〜９サイ
クル挿入されているので。

４個程度の加算が最も好ましい。

〔発明の効果〕

以上説明したように本発明の第１の構成では。

第１の色信号（Ｂ−Ｙ）を複数加算・割算して演算した
定数と第２の色信号（Ｒ−Ｙ）を複数加算・割算し演算
した定数とを交互に選択してバースト信号を生成し、バ
ースト期間中にそのバースト信号を、それ以外の期間中
には第１および第２の色信号（Ｂ−Ｙ）、　　（Ｒ−Ｙ
）　　・・・を出力する構成としたから、デジタル色信
号に影響を与えることなく、一定振幅のバースト信号を
得ることが容易となる。

また、第２の構成では、演算した定数が所定の値と異な
るときには、バースト信号期間にかかわりなく所定の係
数を第１および第２の色信号（Ｂ−Ｙ）、　　（Ｒ−Ｙ
）　　・・・に乗算し、バースト信号期間中には一定の
バースト信号を、それ以外の期間中には乗算出力を出力
するとともに、演算値との誤差信号を出力可能に構成し
たから、バースト信号部分の信号が所定の位相からずれ
た場合にも、バースト信号を一定振幅にするとともに色
信号の変化を抑え、かつ動作クロックパルスの位相補正
も容易となる。

【図面の簡単な説明】

第１図は本発明に係るデジタル色信号処理回路の第１の
構成を示すブロック図、第２図〜第４図は本発明の信号
加算手法の概略を説明するためのデジタルフィルタを示
すブロック図、第５図は本発明の第２の構成を示すブロ
ック図である。 １・・・入力端子、３．５５・・・選択回路、５．５７
・・・インバータ、７．２７，３９．５９・・・加算回
路。 ９．６５・・・補数形成回路、１１・・・符号整形回路
。 １３．２３，２５，３１，３５，４３，４７，５３．６
１・・・ランチ回路、１５・・・第１の遅延手段（第１
の遅延回路）、１７・・・減算回路、２１・・・第２の
遅延手段（第２の遅延回路）、３３，４５．７５・・・
乗算回路、３７・・・第１の選択手段（選択回路）、５
１・・・第２の選択手段（選択回路）、６３・・・出力
端子、６９・・・第１の演算手段、７１・・・第２の演
算手段、７３・・・制御手段（制御回路）、７５・・・
乗算手段（乗算回路）、７７・・・ＰＬＬ回路、７９・
・・第３の選択回路（選択回路）。

Claims (2)

【特許請求の範囲】
1. （１）復調されかつバースト信号の４倍の周波数でサン
   プリングされ、（Ｒ−Ｙ）、（Ｂ−Ｙ）、−（Ｒ−Ｙ）
   、−（Ｂ−Ｙ）・・・の繰り返し成分をデジタル変換し
   た色信号を入力し、正負の符号を一方に揃えて第１およ
   び第２の色信号（Ｒ−Ｙ）、（Ｂ−Ｙ）の繰り返し信号
   にして出力する符号整形手段と、 この符号整形手段からの前記色信号を所定数保持する第
   １の遅延手段と、 前記第１の色信号（Ｂ−Ｙ）を所定数加算するとともに
   所定数で割算して前記第１の色信号（Ｂ−Ｙ）に関する
   第１の定数を演算する第１の演算手段と、 前記第２の色信号（Ｒ−Ｙ）を所定数加算するとともに
   所定数で割算して前記第２の色信号（Ｒ−Ｙ）に関する
   第２の定数を演算する第２の演算手段と、 前記第１および第２の定数を交互に選択してバースト信
   号として出力する第１の選択手段と、前記第１の遅延手
   段からの前記第１および第２の色信号（Ｒ−Ｙ）、（Ｂ
   −Ｙ）・・・を保持して前記第１もしくは第２の演算手
   段から前記第１の選択手段までの時間を揃える第２の遅
   延手段と、バースト期間中には前記第１の選択回路から
   の出力を、それ以外の期間中には前記第２の遅延手段か
   らの出力を選択する第２の選択手段と、とを具備してな
   ることを特徴とするデジタル色信号処理回路。
2. （２）復調されかつバースト信号の４倍の周波数でサン
   プリングされ、（Ｒ−Ｙ）、（Ｂ−Ｙ）、−（Ｒ−Ｙ）
   、−（Ｂ−Ｙ）・・・の繰り返し成分をデジタル変換し
   た色信号を入力し、正負の符号を一方に揃えて第１およ
   び第２の色信号（Ｒ−Ｙ）、（Ｂ−Ｙ）の繰り返し信号
   にして出力する符号整形手段と、 この符号整形手段からの前記色信号を所定数保持する第
   １の遅延手段と、 前記第１の色信号（Ｂ−Ｙ）を所定数加算するとともに
   所定数で割算して前記第１の色信号（Ｂ−Ｙ）に関する
   第１の定数を演算する第１の演算手段と、 前記第２の色信号（Ｒ−Ｙ）を所定数加算するとともに
   所定数で割算して前記第２の色信号（Ｒ−Ｙ）に関する
   第２の定数を演算する第２の演算手段と、 前記第１もしくは第２の演算手段からの定数が所定の基
   準値と異なるときに所定の係数を出力するとともに前記
   サンプリング信号を制御する誤差信号を出力する制御手
   段と、 前記第１の遅延手段からの前記第１および第２の色信号
   （Ｒ−Ｙ）、（Ｂ−Ｙ）・・・を保持して前記第１もし
   くは第２の演算手段から前記制御手段までの時間を揃え
   る第２の遅延手段と、前記制御手段からの前記係数を前
   記第２の遅延手段からの出力に乗算する乗算手段と、 バースト期間中には振幅が一定のバースト信号を、それ
   以外の期間中には前記乗算手段からの出力を選択する第
   ３の選択手段と、 とを具備してなることを特徴とするデジタル色信号処理
   回路。