JPH01264484A - テレビジョン信号受信装置 - Google Patents
テレビジョン信号受信装置Info
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- JPH01264484A JPH01264484A JP63092988A JP9298888A JPH01264484A JP H01264484 A JPH01264484 A JP H01264484A JP 63092988 A JP63092988 A JP 63092988A JP 9298888 A JP9298888 A JP 9298888A JP H01264484 A JPH01264484 A JP H01264484A
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- 238000009125 cardiac resynchronization therapy Methods 0.000 abstract description 28
- XBDRAUPLGHAFCU-UHFFFAOYSA-N 3-[6-amino-5-(6-ethoxynaphthalen-2-yl)pyridin-3-yl]-n-[2-(dimethylamino)ethyl]benzamide Chemical compound C1=CC2=CC(OCC)=CC=C2C=C1C(C(=NC=1)N)=CC=1C1=CC=CC(C(=O)NCCN(C)C)=C1 XBDRAUPLGHAFCU-UHFFFAOYSA-N 0.000 abstract 3
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 16
- ZAJPVQSJWGQONE-UHFFFAOYSA-N 2-amino-5-(diaminomethylideneamino)-2-(fluoromethyl)pentanoic acid Chemical compound NC(N)=NCCCC(N)(CF)C(O)=O ZAJPVQSJWGQONE-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の表示器により構成した画面に１つの画像
を表示するテレビジョン信号受信装置に関する。
を表示するテレビジョン信号受信装置に関する。
本発明においてはハイビジョン方式のＴＶ信号がＮＴＳ
Ｃ：方式のＴＶ信号に変換され、複数の表示器により構
成された画面上に表示される。
Ｃ：方式のＴＶ信号に変換され、複数の表示器により構
成された画面上に表示される。
我国における現在のテレビジョン放送の規格はＮＴＳＣ
方式とされている。これに対してより高品位の画像を得
るため、放送方式を変更し、ハイビジョン方式とするこ
とが提案されている。
方式とされている。これに対してより高品位の画像を得
るため、放送方式を変更し、ハイビジョン方式とするこ
とが提案されている。
ハイビジョン方式のＴＶ信号はＮＴＳＣ方式のＴＶ信号
とは異なるため、従来のＮＴＳＣ方式のＴＶ受像機でそ
のまま受信することはできない。
とは異なるため、従来のＮＴＳＣ方式のＴＶ受像機でそ
のまま受信することはできない。
そこでハイビジョン方式のＴＶ信号をＮＴＳＣ方式のＴ
Ｖ信号に変換し、ＮＴＳＣ方式のＴＶ受像機で受信する
ことが提案されている。
Ｖ信号に変換し、ＮＴＳＣ方式のＴＶ受像機で受信する
ことが提案されている。
しかしながら従来の斯かる提案はハイビジョン方式のＴ
Ｖ信号を１台のＮＴＳＣ方式のＴＶ受像機で受信するよ
うにするものであるため、結局ＮＴＳＣ方式における品
位の画像しか得ることができない欠点がある。従ってソ
ースはハイビジョン方式であるにも拘らず、そのメリッ
トが活かされず、高品位の画像を見ることができなかっ
た。
Ｖ信号を１台のＮＴＳＣ方式のＴＶ受像機で受信するよ
うにするものであるため、結局ＮＴＳＣ方式における品
位の画像しか得ることができない欠点がある。従ってソ
ースはハイビジョン方式であるにも拘らず、そのメリッ
トが活かされず、高品位の画像を見ることができなかっ
た。
そこで本発明はハイビジョン方式の画像をその高品位性
を保持しつつ、ＮＴＳＣ方式のＴＶ受像機（プロジェク
ションＴＶ等を含む）で表示できるようにするものであ
る。
を保持しつつ、ＮＴＳＣ方式のＴＶ受像機（プロジェク
ションＴＶ等を含む）で表示できるようにするものであ
る。
本発明のテレビジョン信号受信装置は、ハイビジョン方
式のＴＶ信号をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ
変換されたＴＶ信号を少なくとも１フィールド分記憶す
るメモリと、ハイビジョン方式のＴＶ信号の５本の水平
走査線をＮＴＳＣ方式のＴＶ信号の７本の水平走査線の
割合で変換する垂直フィルタとを備える。
式のＴＶ信号をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ
変換されたＴＶ信号を少なくとも１フィールド分記憶す
るメモリと、ハイビジョン方式のＴＶ信号の５本の水平
走査線をＮＴＳＣ方式のＴＶ信号の７本の水平走査線の
割合で変換する垂直フィルタとを備える。
例えばＮＴＳＣ方式のＣＲＴが横に４台、縦に３台、合
計１２台配列されて１つの画面が構成される。ハイビジ
ョン方式の５本の水平走査線から７本のＮＴＳＣ方式の
水平走査線を生成するようにして、水平走査線の数が増
加される。増加された水平走査線は垂直方向に３分割さ
れ、さらに走査方向に４分割され、各ＣＲＴに供給され
る。
計１２台配列されて１つの画面が構成される。ハイビジ
ョン方式の５本の水平走査線から７本のＮＴＳＣ方式の
水平走査線を生成するようにして、水平走査線の数が増
加される。増加された水平走査線は垂直方向に３分割さ
れ、さらに走査方向に４分割され、各ＣＲＴに供給され
る。
従ってハイビジョン方式の画像を、その高品位性を損な
うことなくＮＴＳＣ方式の表示器に表示することができ
る。
うことなくＮＴＳＣ方式の表示器に表示することができ
る。
第２図はＮＴＳＣ方式のＴＶ画面を模式的に表わしてい
る。この方式においては画面のアスペクト比が４対３に
設定されており、１フレームの水平走査線の数は５２５
本となっている。
る。この方式においては画面のアスペクト比が４対３に
設定されており、１フレームの水平走査線の数は５２５
本となっている。
第３図はハイビジョン方式のＴＶ画面を模式的に表わし
ている。この方式においては画面のアスペクト比が１６
対９．１フレームの水平走査線の数が１１２５本とされ
ている。
ている。この方式においては画面のアスペクト比が１６
対９．１フレームの水平走査線の数が１１２５本とされ
ている。
第４図は本発明における画面の構成を表わしている。本
発明においてはＮＴＳＣ方式の表示器としてのＣＲＴ（
液晶表示器等でもよい）１１乃至３４が水平方向に４台
、垂直方向に３台、合計１２台配列され、１つの画面が
構成される。各ＣＲＴはＮＴＳＣ方式に対応して４対３
のアスペクト比に設定されているので、各ＣＲＴをこの
ように配列すると、１２個のＣＲＴにより構成される画
面のアスペクト比が１６対９となり、ハイビジョン方式
のアスペクト比と一致した画面とすることができる。
発明においてはＮＴＳＣ方式の表示器としてのＣＲＴ（
液晶表示器等でもよい）１１乃至３４が水平方向に４台
、垂直方向に３台、合計１２台配列され、１つの画面が
構成される。各ＣＲＴはＮＴＳＣ方式に対応して４対３
のアスペクト比に設定されているので、各ＣＲＴをこの
ように配列すると、１２個のＣＲＴにより構成される画
面のアスペクト比が１６対９となり、ハイビジョン方式
のアスペクト比と一致した画面とすることができる。
しかしながら各ＣＲＴの水平走査線の数は５２５本であ
るから、この画面全体に１つの画像を表示するには１５
７５（＝５２５Ｘ３）本の水平走査線が必要になる。ハ
イビジョンの水平走査線の数は１１２５本であるから、
これを１５７５本に増加する必要がある６両者の最小公
倍数は７８７５であるから、ハイビジョン方式の５本の
水平走査線から７本のＮＴＳＣ方式の水平走査線を生成
するようにして、その数を増加すればよい。
るから、この画面全体に１つの画像を表示するには１５
７５（＝５２５Ｘ３）本の水平走査線が必要になる。ハ
イビジョンの水平走査線の数は１１２５本であるから、
これを１５７５本に増加する必要がある６両者の最小公
倍数は７８７５であるから、ハイビジョン方式の５本の
水平走査線から７本のＮＴＳＣ方式の水平走査線を生成
するようにして、その数を増加すればよい。
このようにして生成した１５７５本の水平走査線のうち
最初の５２５本を上段の４台のＣＲＴｌｌ乃至１４に供
給し、次の５２５本を中段のＣＲＴ２１乃至２４に、最
後の５２５本を下段のＣＲＴ３１乃至３４に各々供給す
れば５各ＣＲＴは通常のＮＴＳＣ方式の場合と同様に５
２５本の水平走査線で走査されることになる。
最初の５２５本を上段の４台のＣＲＴｌｌ乃至１４に供
給し、次の５２５本を中段のＣＲＴ２１乃至２４に、最
後の５２５本を下段のＣＲＴ３１乃至３４に各々供給す
れば５各ＣＲＴは通常のＮＴＳＣ方式の場合と同様に５
２５本の水平走査線で走査されることになる。
但し水平方向に４台のＣＲＴが配置されているので、水
平走査線は水平方向に４等分され、各ＣＲＴｎｌ乃至ｎ
４には元の長さの１７４の信号が順次供給される。
平走査線は水平方向に４等分され、各ＣＲＴｎｌ乃至ｎ
４には元の長さの１７４の信号が順次供給される。
このようにして１２台のＣＲＴにより１つの画像を表示
することができる。
することができる。
第１図は本発明のテレビジョン信号受信装置のブロック
図である。同図において１はハイビジョン方式のＴＶカ
メラであり、ハイビジョン方式のテレビジョン（Ｔ Ｖ
）信号を出力する。勿論ＴＶカメラ１はハイビジョン方
式のテレビジョンチューす、ＶＴＲ等に置き代えること
もできる。
図である。同図において１はハイビジョン方式のＴＶカ
メラであり、ハイビジョン方式のテレビジョン（Ｔ Ｖ
）信号を出力する。勿論ＴＶカメラ１はハイビジョン方
式のテレビジョンチューす、ＶＴＲ等に置き代えること
もできる。
２はＡ／Ｄ変換器であり、入力されたＴＶ信号をＡ／Ｄ
変換する。３はフレームメモリであり、Ａ／Ｄ変換され
たＴＶ信号を１フレ一ム分記憶する。４は垂直フィルタ
であり、水平走査線の数を変更する。５は上述したよう
に配列されたＮＴＳＣ方式のＣＲＴである。
変換する。３はフレームメモリであり、Ａ／Ｄ変換され
たＴＶ信号を１フレ一ム分記憶する。４は垂直フィルタ
であり、水平走査線の数を変更する。５は上述したよう
に配列されたＮＴＳＣ方式のＣＲＴである。
第５図は第１図に示した装置のより詳細なブロック図で
ある。Ａ／Ｄ変換器２は例えば４８．６Ｍ Ｈｚのクロ
ックで、入力されたハイビジョンＴＶ信号をＡ／Ｄ変換
し、８ビツトのディジタルデータにする。Ａ／Ｄ変換器
２の出力はラッチ回路Ｄ１、Ｄ２に入力されラッチされ
る。ラッチ回路Ｄｉ、Ｄ２は２４ 、３ Ｍ Ｈｚのク
ロックの負エツジと正エツジで各々動作される。
ある。Ａ／Ｄ変換器２は例えば４８．６Ｍ Ｈｚのクロ
ックで、入力されたハイビジョンＴＶ信号をＡ／Ｄ変換
し、８ビツトのディジタルデータにする。Ａ／Ｄ変換器
２の出力はラッチ回路Ｄ１、Ｄ２に入力されラッチされ
る。ラッチ回路Ｄｉ、Ｄ２は２４ 、３ Ｍ Ｈｚのク
ロックの負エツジと正エツジで各々動作される。
ラッチ回路Ｄ１の出力のうち、最初のフィールドの１／
３の水平走査線に対応するデータは、その上位４ビツト
がメモリＭＦＭＡＩごＵに、その下位４ビツトがメモリ
ＭＦＭＡＩＱＬに、各々記憶される。勿論これらを１つ
のメモリとして構成することは理論的に可能である。
３の水平走査線に対応するデータは、その上位４ビツト
がメモリＭＦＭＡＩごＵに、その下位４ビツトがメモリ
ＭＦＭＡＩＱＬに、各々記憶される。勿論これらを１つ
のメモリとして構成することは理論的に可能である。
同様にして次の１／３の水平走査線のデータがメモリＭ
ＦＭＡ２こＵ、２ＱＬに、最後の１／３のデータがメモ
リＭＦＭＡ３ごＵ、３ＱＬに、各々記憶される。これら
のメモリの書き込みクロックとして２４ 、３ Ｍ Ｈ
ｚの負エツジが用いられる。
ＦＭＡ２こＵ、２ＱＬに、最後の１／３のデータがメモ
リＭＦＭＡ３ごＵ、３ＱＬに、各々記憶される。これら
のメモリの書き込みクロックとして２４ 、３ Ｍ Ｈ
ｚの負エツジが用いられる。
一方ラッチ回路Ｄ２から出力される同一フィールドのデ
ータも同様に、メモリＭＦＭＡＩＱＵ、ＩＱＬ、２ＱＵ
、２ＱＬ、３ＱＵ、３ＱＬに記憶される。これらのメモ
リの書き込みクロックとしては、２４．３ＭＨｚの正エ
ツジが用いられる。
ータも同様に、メモリＭＦＭＡＩＱＵ、ＩＱＬ、２ＱＵ
、２ＱＬ、３ＱＵ、３ＱＬに記憶される。これらのメモ
リの書き込みクロックとしては、２４．３ＭＨｚの正エ
ツジが用いられる。
このようにしてこれらのメモリに１フィールド分のデー
タが記憶される。
タが記憶される。
但し後述するように、連続する７本の水平走査Ｉ！（Ｈ
）を演算処理することにより新たな１本の水平走査線を
生成するようにしているので、上段のメモリＭＦＭＡＩ
ＱＵ、ＩＱＬ、ＩＯＵ、ＩＯＬ、に書き込まれる最後の
３Ｈ分のデータは、中段のメモリＭＦＭＡ２ＱＵ、２Ｑ
Ｌ、２ＱＵ、２０Ｌ、にも同時に書き込まれる。中段の
メモリと下段のメモリとの間、及び下段のメモリと上段
のメモリとの間についても同様である。
）を演算処理することにより新たな１本の水平走査線を
生成するようにしているので、上段のメモリＭＦＭＡＩ
ＱＵ、ＩＱＬ、ＩＯＵ、ＩＯＬ、に書き込まれる最後の
３Ｈ分のデータは、中段のメモリＭＦＭＡ２ＱＵ、２Ｑ
Ｌ、２ＱＵ、２０Ｌ、にも同時に書き込まれる。中段の
メモリと下段のメモリとの間、及び下段のメモリと上段
のメモリとの間についても同様である。
以上と同様にして次の１フィールド分のデータが、メモ
リＭＦＭＢ １こＵ、ＩＱＬ、２０Ｕ、２ＱＬ、３０Ｕ
、３ｉ：ＳＬ、ＩＱＵ、ＩＱＬ、２ＱＵ、２ＱＬ、３Ｑ
Ｕ、３ＱＬに、各々書き込まれる。
リＭＦＭＢ １こＵ、ＩＱＬ、２０Ｕ、２ＱＬ、３０Ｕ
、３ｉ：ＳＬ、ＩＱＵ、ＩＱＬ、２ＱＵ、２ＱＬ、３Ｑ
Ｕ、３ＱＬに、各々書き込まれる。
このようにしてメモリＭＦＭＡＩＱＵ乃至ＭＦＭ Ｂ
３ Ｑ Ｌにより構成されるフレームメモリ３に１フレ
一ム分のデータが記憶される。
３ Ｑ Ｌにより構成されるフレームメモリ３に１フレ
一ム分のデータが記憶される。
一方のフィールドの上段のメモリＭＦＭＡＩ口Ｕ、１こ
ＬとＩＱＵ、ＩＱＬに書き込まれたデータは１１．３Ｍ
Ｈｚのクロックの負エツジと正エツジで読み出され、ラ
ッチ回路Ｄ３１とＤ４４にラッチされる。ラッチ回路０
３１とＤ４１にラッチされたデータは２２．７ＭＨｚの
クロックで動作するラッチ回路Ｄ５１に入力され、総合
される。
ＬとＩＱＵ、ＩＱＬに書き込まれたデータは１１．３Ｍ
Ｈｚのクロックの負エツジと正エツジで読み出され、ラ
ッチ回路Ｄ３１とＤ４４にラッチされる。ラッチ回路０
３１とＤ４１にラッチされたデータは２２．７ＭＨｚの
クロックで動作するラッチ回路Ｄ５１に入力され、総合
される。
ラッチ回路５１より出力されたデータが垂直フィルタ４
１に入力される。また他方のフィールドの上段のメモリ
ＭＦＭＢ １こＵ、１こＬ、ＩＱＵ、ＩＱＬに記憶され
ているデータも同様に垂直フィルタ４１に入力される。
１に入力される。また他方のフィールドの上段のメモリ
ＭＦＭＢ １こＵ、１こＬ、ＩＱＵ、ＩＱＬに記憶され
ているデータも同様に垂直フィルタ４１に入力される。
以下同様にして２つのフィールドの中段のメモリＭＦＭ
Ａ２″こＵ、２こＬ、２ＱＵ、２ＱＬ、ＭＦＭＢ２０Ｕ
、２ＣＩＬ、２ＱＵ、２ＱＬのデータが、ラッチ回路Ｄ
３２．４２．５２を介して垂直フィルタ４２に、また下
段のメモリＭＦＭＡ３ＯＵ−３ごＬ、３ＱＵ、３ＱＬ、
ＭＦＭＢ３こＵ、３こＬ、３ＱＵ、３ＱＬのデータが、
ラッチ回路Ｄ３３．４３．５３を介して垂直フィルタ４
３に、各々入力される。
Ａ２″こＵ、２こＬ、２ＱＵ、２ＱＬ、ＭＦＭＢ２０Ｕ
、２ＣＩＬ、２ＱＵ、２ＱＬのデータが、ラッチ回路Ｄ
３２．４２．５２を介して垂直フィルタ４２に、また下
段のメモリＭＦＭＡ３ＯＵ−３ごＬ、３ＱＵ、３ＱＬ、
ＭＦＭＢ３こＵ、３こＬ、３ＱＵ、３ＱＬのデータが、
ラッチ回路Ｄ３３．４３．５３を介して垂直フィルタ４
３に、各々入力される。
第６図は垂直フィルタ４１（４２，４３も同様）の構成
を表わしている。垂直フィルタ４１は入力信号をＩＨ遅
延する遅延手段としてのＩＨメモリＨ１乃至Ｈ７と、所
定の係数を乗算するＦＲＯＭ等よりなる係数回路に１乃
至に７と、加算回路Ａ１１乃至Ａ１６と、ラッチ回路Ｄ
６１乃至６７．７１乃至７７．８１．８２より構成され
ている。
を表わしている。垂直フィルタ４１は入力信号をＩＨ遅
延する遅延手段としてのＩＨメモリＨ１乃至Ｈ７と、所
定の係数を乗算するＦＲＯＭ等よりなる係数回路に１乃
至に７と、加算回路Ａ１１乃至Ａ１６と、ラッチ回路Ｄ
６１乃至６７．７１乃至７７．８１．８２より構成され
ている。
これらの回路は２２．６８ＭＨｚのクロックで駆動され
る。係数回路に１乃至に７は７Ｈサイクルで係数を変更
する。
る。係数回路に１乃至に７は７Ｈサイクルで係数を変更
する。
垂直フィルタにおいであるＩＨ区間に、あるＩＨメモリ
より出力される信号をＱｎ、次のＩＨ区間にそのメモリ
から出力される信号をＱｎやい垂直フィルタの出力をＰ
ｉとするとき、次式が成立する。
より出力される信号をＱｎ、次のＩＨ区間にそのメモリ
から出力される信号をＱｎやい垂直フィルタの出力をＰ
ｉとするとき、次式が成立する。
Ｐａ＝ｈ−ｚ □Ｑ−３”ｈ−、＋Ｑ−ｚ”ｈ−ｙＱ−
ｔ”ｈａＱｏ”ｈｔＱ１＋ｈ１４Ｑｚ”ｈｚｌＱｙＰ１
＝ｈ−１９Ｑ−ｚ ”ｈ−ｔｚ Ｑ−ｔ”ｈ−ｓ ＱＯ
＋ｈｚＱ１”ｈｇＱ２＋ｈｔｇＱ３”ｈｉ３Ｑ＊ｐ２＝
ｈ−２４Ｑ−ｚ”ｈ−１７’）−Ｌ”ｈ−ｘ。Ｑｏ”ｈ
−３０ｙ＝◆ｈ＊Ｑｚ÷ｈｉ工Ｑ３”ｈＬａＱ４Ｐ３
”ｈ−２２Ｑ−ｔ ”ｈ−１５Ｑｏ ”ｈ−ｓ Ｑｘ
”−ｔ Ｑｘ ”ｈｓＱｉ”ｈｚ３Ｑ＊”ｈｚｏ Ｑｓ
ｐ４＝ｈ−２６Ｑａ”ｈ−ｔ３Ｑ１”ｈ−ｓＱｉ”ｈｔ
Ｑ３”ｈｓＱ４÷ｈｔ ｓ Ｑｓ ”ｈｚ ｚ ＱｓＰ
ｓ”ｈ−１ｓＱｔ”ｈ−ｔ□Ｑ、＋ｈ−４Ｑ、÷ｈ、Ｑ
、＋ｈ、Ｉ、Ｑｓ＋ｈ１ｔＱ−＋ｈ−＊ＱｔＰｓ”ｈ−
ｚｆｆＱ工＋ｈ−ｔｓＱｚ”ｈ−５Ｑｉ”ｈ−ｚＱ４＋
ｈｓＱｉ＋ｈ１□Ｑｓ”ｈｔｓＱｔＰ７” （ＰＱ ）
”ｈ−２ｚ Ｑｔ ＋１１−Ｌ ４Ｑ３ ”ｈ−ｔ Ｑ
４ ”ｈａ Ｑｓ ”ｈｔ Ｑｓ ”ｈｚｏＱ７”ｈｚ
、Ｑａここでｈｎはフィルタのインパルスレスポンス
であり、ｈｎ＝ｈ−ｎである。
ｔ”ｈａＱｏ”ｈｔＱ１＋ｈ１４Ｑｚ”ｈｚｌＱｙＰ１
＝ｈ−１９Ｑ−ｚ ”ｈ−ｔｚ Ｑ−ｔ”ｈ−ｓ ＱＯ
＋ｈｚＱ１”ｈｇＱ２＋ｈｔｇＱ３”ｈｉ３Ｑ＊ｐ２＝
ｈ−２４Ｑ−ｚ”ｈ−１７’）−Ｌ”ｈ−ｘ。Ｑｏ”ｈ
−３０ｙ＝◆ｈ＊Ｑｚ÷ｈｉ工Ｑ３”ｈＬａＱ４Ｐ３
”ｈ−２２Ｑ−ｔ ”ｈ−１５Ｑｏ ”ｈ−ｓ Ｑｘ
”−ｔ Ｑｘ ”ｈｓＱｉ”ｈｚ３Ｑ＊”ｈｚｏ Ｑｓ
ｐ４＝ｈ−２６Ｑａ”ｈ−ｔ３Ｑ１”ｈ−ｓＱｉ”ｈｔ
Ｑ３”ｈｓＱ４÷ｈｔ ｓ Ｑｓ ”ｈｚ ｚ ＱｓＰ
ｓ”ｈ−１ｓＱｔ”ｈ−ｔ□Ｑ、＋ｈ−４Ｑ、÷ｈ、Ｑ
、＋ｈ、Ｉ、Ｑｓ＋ｈ１ｔＱ−＋ｈ−＊ＱｔＰｓ”ｈ−
ｚｆｆＱ工＋ｈ−ｔｓＱｚ”ｈ−５Ｑｉ”ｈ−ｚＱ４＋
ｈｓＱｉ＋ｈ１□Ｑｓ”ｈｔｓＱｔＰ７” （ＰＱ ）
”ｈ−２ｚ Ｑｔ ＋１１−Ｌ ４Ｑ３ ”ｈ−ｔ Ｑ
４ ”ｈａ Ｑｓ ”ｈｔ Ｑｓ ”ｈｚｏＱ７”ｈｚ
、Ｑａここでｈｎはフィルタのインパルスレスポンス
であり、ｈｎ＝ｈ−ｎである。
このようにして連続する７本の水平走査線の各々に所定
の係数を乗算したものを加算することにより新たな１本
の水平走査線が生成される。
の係数を乗算したものを加算することにより新たな１本
の水平走査線が生成される。
この処理が第７図に示すタイミングで実行される。すな
わぢ−各ＩＨメモリは、最初の２Ｈの区間データを順次
転送するが１次の１Ｈの区間においてはデータを転送せ
ず、次の３Ｈの区間データを転送し１次のＩＨの区間デ
ータ転送を停止する６但しこの問答係数回路の定数は各
Ｈ毎に変更され、また各Ｈ毎に出力が演算、生成される
。その結果５本の水平走査線から７本の割合で新たな水
平走査線が生成される。
わぢ−各ＩＨメモリは、最初の２Ｈの区間データを順次
転送するが１次の１Ｈの区間においてはデータを転送せ
ず、次の３Ｈの区間データを転送し１次のＩＨの区間デ
ータ転送を停止する６但しこの問答係数回路の定数は各
Ｈ毎に変更され、また各Ｈ毎に出力が演算、生成される
。その結果５本の水平走査線から７本の割合で新たな水
平走査線が生成される。
垂直フィルタ４１より出力されたＩＨ分のデータのうち
、最初の１／４は１ＨメモリＯＨＭＩＩに、以下法の１
／４のデータがメモリ○ＨＭ１２．３番目の１／４のデ
ータがメモリＯＨＭ １３ 、最後の１／４のデータが
ＯＨＭ１４に、各々２２゜７ Ｍ Ｈｚのクロックで書
き込まれる。各メモリに書き込まれたデータは５．６７
ＭＨｚのクロックで読み出され、各々Ｄ／Ａ変換器ＤＡ
ＩＩ乃至１４でＤ／Ａ変換され、水平方向に配列された
ＣＲＴ（モニタ）１１乃至１４に出力される。
、最初の１／４は１ＨメモリＯＨＭＩＩに、以下法の１
／４のデータがメモリ○ＨＭ１２．３番目の１／４のデ
ータがメモリＯＨＭ １３ 、最後の１／４のデータが
ＯＨＭ１４に、各々２２゜７ Ｍ Ｈｚのクロックで書
き込まれる。各メモリに書き込まれたデータは５．６７
ＭＨｚのクロックで読み出され、各々Ｄ／Ａ変換器ＤＡ
ＩＩ乃至１４でＤ／Ａ変換され、水平方向に配列された
ＣＲＴ（モニタ）１１乃至１４に出力される。
各メモリ○ＨＭＩＩ乃至１４はＩＨメモリを２個内蔵し
ており、一方に書き込んでいるとき他方から読み出す動
作が交互に実行される。
ており、一方に書き込んでいるとき他方から読み出す動
作が交互に実行される。
以下同様にして垂直フィルタ４２より出力されたデータ
がメモリＯＨＭ２１乃至２４、Ｄ／Ａ変換器ＤＡ２１乃
至２４を介して中段のＣＲＴ２１乃至２４に供給される
。また垂直フィルタ４３より出力されたデータがメモリ
ＯＨＭ３１乃至３４、Ｄ／Ａ変換器ＤＡ３１乃至３４を
介して下段のＣＲＴ３１乃至３４に供給される。このよ
うにして１２台のＣＲＴにより１つの画像が表示される
。
がメモリＯＨＭ２１乃至２４、Ｄ／Ａ変換器ＤＡ２１乃
至２４を介して中段のＣＲＴ２１乃至２４に供給される
。また垂直フィルタ４３より出力されたデータがメモリ
ＯＨＭ３１乃至３４、Ｄ／Ａ変換器ＤＡ３１乃至３４を
介して下段のＣＲＴ３１乃至３４に供給される。このよ
うにして１２台のＣＲＴにより１つの画像が表示される
。
第８図は本発明の第２の実施例のブロック図を表わして
いる。この実施例においては第１図における場合とは逆
に、フレームメモリ３が垂直フィルタ４の前段に配置さ
れている。その他の構成は第１図における場合と同様で
ある。
いる。この実施例においては第１図における場合とは逆
に、フレームメモリ３が垂直フィルタ４の前段に配置さ
れている。その他の構成は第１図における場合と同様で
ある。
第９図は第８図の装置のより詳細なブロック図を表わし
ている。Ａ／Ｄ変換器２の出力はラッチ回路Ｄ１、Ｄ２
を介して垂直フィルタ４５．４６に各々入力される。
ている。Ａ／Ｄ変換器２の出力はラッチ回路Ｄ１、Ｄ２
を介して垂直フィルタ４５．４６に各々入力される。
垂直フィルタ４５（４６）は第１０図に示すように、Ｉ
ＨメモリＨ１ｌ乃至Ｈ２Ｓ、係数回路に１１乃至に１７
″、Ｋ２１乃至２７、加算回路Ａ２１乃至Ａ２６、Ａ３
１乃至３６、ラッチ回路Ｄｌｌ乃至０１９、Ｄ２１乃１
Ｄ２９により構成されている。基本的構成は第６図にお
ける場合と同様であるが、この実施例においては同じタ
イミングで２Ｈ分のデータを出力する場合があるため、
各ＩＨメモリＨ１ｌ乃至１６より上方に図示した第１の
回路と、下方に示した第２の回路とが設けられている。
ＨメモリＨ１ｌ乃至Ｈ２Ｓ、係数回路に１１乃至に１７
″、Ｋ２１乃至２７、加算回路Ａ２１乃至Ａ２６、Ａ３
１乃至３６、ラッチ回路Ｄｌｌ乃至０１９、Ｄ２１乃１
Ｄ２９により構成されている。基本的構成は第６図にお
ける場合と同様であるが、この実施例においては同じタ
イミングで２Ｈ分のデータを出力する場合があるため、
各ＩＨメモリＨ１ｌ乃至１６より上方に図示した第１の
回路と、下方に示した第２の回路とが設けられている。
第１の回路（出力端子Ｘ）より５Ｈ分のデータが、また
第２の回路（出力端子Ｙ）より２Ｈ分のデータが、各々
出力される。
第２の回路（出力端子Ｙ）より２Ｈ分のデータが、各々
出力される。
垂直フィルタ４５の出力端子Ｘの出力は、２４゜３ Ｍ
Ｈｚのクロックの負エツジで読み出され、ＩＨメモリ
ＩＨＭＩご、２：１．４０，５０、にに。
Ｈｚのクロックの負エツジで読み出され、ＩＨメモリ
ＩＨＭＩご、２：１．４０，５０、にに。
出力端子Ｙの出力はＩＨメモリＩＨＭ３Ｑ、７こに、各
々書き込まれる。その書き込みタイミングは第１３図に
示すようになる。すなわち８力端子ＸよりＩＨＭＩＱに
データが書き込まれた後１次のＨでは出力端子ＸとＹか
ら同時にデータが読み出され、メモリＩＨＭ２ｉＱと３
ｉ：１に各々書き込まれる０次の２Ｈの区間では出力端
子Ｘから読み出されたデータがメモリＩＨＭ４ごと５０
に各々順次書き込まれる。さらに次のＨでは出力端子Ｘ
とＹから同時に読み出されたデータが、メモリＩＨＭに
と７Ｑに書き込まれる。
々書き込まれる。その書き込みタイミングは第１３図に
示すようになる。すなわち８力端子ＸよりＩＨＭＩＱに
データが書き込まれた後１次のＨでは出力端子ＸとＹか
ら同時にデータが読み出され、メモリＩＨＭ２ｉＱと３
ｉ：１に各々書き込まれる０次の２Ｈの区間では出力端
子Ｘから読み出されたデータがメモリＩＨＭ４ごと５０
に各々順次書き込まれる。さらに次のＨでは出力端子Ｘ
とＹから同時に読み出されたデータが、メモリＩＨＭに
と７Ｑに書き込まれる。
このようにして５本の水平走査線から７本の水平走査線
が生成される。
が生成される。
同様にして垂直フィルタ４６から読み出されたデータが
ＩＨ毎にＩＨメモリＩＱ乃至７Ｑに書き込まれる。
ＩＨ毎にＩＨメモリＩＱ乃至７Ｑに書き込まれる。
各ＩＨメモリ１ご乃至７０とＩＱ乃至７Ｑに書き込まれ
たデータは、４．８６ＭＨｚのクロックの負エツジと正
エツジで読み出され、メモリＭＦＭＡとＭＦＭＢに記憶
される。ＭＦＭＡには第１のフィールドのデータが、Ｍ
ＦＭＢには第２のフィールドのデータが、各々書き込ま
れる。
たデータは、４．８６ＭＨｚのクロックの負エツジと正
エツジで読み出され、メモリＭＦＭＡとＭＦＭＢに記憶
される。ＭＦＭＡには第１のフィールドのデータが、Ｍ
ＦＭＢには第２のフィールドのデータが、各々書き込ま
れる。
メモリＭＦＭＡ（ＭＦＭＢ）は第１１図に示すように、
３段のメモリＦＭＢ １１乃至ＦＭＢ３４により構成さ
れている。上段のメモリＦＭＢ１１乃至１４には１フイ
ールドのうちの最初の１／３の水平走査線分データが、
中段のメモリＦＭＢ ２１乃至２４には次の１／３の水
平走査線のデータが。
３段のメモリＦＭＢ １１乃至ＦＭＢ３４により構成さ
れている。上段のメモリＦＭＢ１１乃至１４には１フイ
ールドのうちの最初の１／３の水平走査線分データが、
中段のメモリＦＭＢ ２１乃至２４には次の１／３の水
平走査線のデータが。
下段のメモリＦＭＢ３１乃至３４には残りの１／３のデ
ータが、各々書き込まれる。またＩＨ分のデータは４分
割され、最初の１／４がＦＭＢｎｌ、次の１／４がＦＭ
Ｂｎ２．次の１／４がＦ Ｍ Ｂ ｎ３、最後の１／４
がＦ Ｍ Ｂ ｎ ４に、各々書き込まれる。
ータが、各々書き込まれる。またＩＨ分のデータは４分
割され、最初の１／４がＦＭＢｎｌ、次の１／４がＦＭ
Ｂｎ２．次の１／４がＦ Ｍ Ｂ ｎ３、最後の１／４
がＦ Ｍ Ｂ ｎ ４に、各々書き込まれる。
第１２図はＦＭＢｌ １（１２乃至３４も同様）のより
詳細なブロック図を示している。ＦＭＢｌｌは入力端子
Ｑより入力されるデータを記憶する７つのメモリＭ１乃
至Ｍ７と、入力端子０より入力されるデータを記憶する
７つのメモリＮ１乃至Ｎ７とにより構成される。書き込
みクロックは４゜８６ Ｍ Ｈｚ、読み出しクロックは
２．８３５ＭＨ２の正負エツジが各々用いられる。
詳細なブロック図を示している。ＦＭＢｌｌは入力端子
Ｑより入力されるデータを記憶する７つのメモリＭ１乃
至Ｍ７と、入力端子０より入力されるデータを記憶する
７つのメモリＮ１乃至Ｎ７とにより構成される。書き込
みクロックは４゜８６ Ｍ Ｈｚ、読み出しクロックは
２．８３５ＭＨ２の正負エツジが各々用いられる。
メモリＦＭＢ１１に記憶されたデータは２．８３５ＭＨ
ｚのクロックの負エツジと正エツジで読み出され、ラッ
チ回路Ｄ１１１とＤ１１２にラッチされる。ラッチ回路
Ｄ１１１とＤ１１２にラッチされたデータはさらに５．
６７ＭＨｚのクロックで動作するラッチ回路Ｄ１１３に
より総合ラッチされ、出力される。
ｚのクロックの負エツジと正エツジで読み出され、ラッ
チ回路Ｄ１１１とＤ１１２にラッチされる。ラッチ回路
Ｄ１１１とＤ１１２にラッチされたデータはさらに５．
６７ＭＨｚのクロックで動作するラッチ回路Ｄ１１３に
より総合ラッチされ、出力される。
同様にしてメモリＦＭＢ １２乃至３４に記憶されたデ
ータが、ラッチ回路Ｄ１２１乃至Ｄ３４３を介して出力
される。
ータが、ラッチ回路Ｄ１２１乃至Ｄ３４３を介して出力
される。
メモリＭＦＭＡとＭＦＭＢは、一方へデータを書き込み
中、他方からデータが読み出されるように動作する。メ
モリＭＦＭＡ及びＭＦＭＢを構成するメモυＦＭＢ １
１乃至３４より読み出されたデータは、１フイールド毎
に切り換えられるスイッチＳＷを介してＤ／Ａ変換器Ｄ
ＡＩＩ乃至３４に入力され、Ｄ／Ａ変換され、対応する
ＣＲＴｌｌ乃至３４に供給される。
中、他方からデータが読み出されるように動作する。メ
モリＭＦＭＡ及びＭＦＭＢを構成するメモυＦＭＢ １
１乃至３４より読み出されたデータは、１フイールド毎
に切り換えられるスイッチＳＷを介してＤ／Ａ変換器Ｄ
ＡＩＩ乃至３４に入力され、Ｄ／Ａ変換され、対応する
ＣＲＴｌｌ乃至３４に供給される。
以上の如く本発明によれば、合計１２台のＮＴＳＣ方式
のＣＲＴを横４台、縦３台に配列して１つの画面を形成
し、ハイビジョン方式の水平走査線を７１５倍に増加し
、各ＣＲＴに分割して供給するようにしたので、ＮＴＳ
Ｃ方式のＣＲＴを用いて高品位０画像を表示することが
可能になる。
のＣＲＴを横４台、縦３台に配列して１つの画面を形成
し、ハイビジョン方式の水平走査線を７１５倍に増加し
、各ＣＲＴに分割して供給するようにしたので、ＮＴＳ
Ｃ方式のＣＲＴを用いて高品位０画像を表示することが
可能になる。
第１図は本発明のテレビジョン信号受信装置のブロック
図、第２図はＮＴＳＣ方式の説明図、第３図はハイビジ
ョン方式の説明図、第４図は本発明の詳細な説明図、第
５図は第１図の装置のより詳細なブロック図、第６図は
第５図における垂直フィルタのブロック図、第７図は第
６図の装置のタイミングチャート、第８図は本発明の他
の実施例のブロック図、第９図は第８図の装置のより詳
細なブロック図、第１０図は第９図における垂直フィル
タのブロック図、第１１図は第９図におけるフレームメ
モリのブロック図、第１２図は第１１図のメモリのブロ
ック図、第１３図は第９図の装置のタイミングチャート
である。 １・・・ＴＶカメラ ２・・・Ａ／Ｄ変換器 ３・・・フレームメモリ ４・・・垂直フィルタ ５・・・ＣＲＴ 以上 特許出願人 パイオニア株式会社
図、第２図はＮＴＳＣ方式の説明図、第３図はハイビジ
ョン方式の説明図、第４図は本発明の詳細な説明図、第
５図は第１図の装置のより詳細なブロック図、第６図は
第５図における垂直フィルタのブロック図、第７図は第
６図の装置のタイミングチャート、第８図は本発明の他
の実施例のブロック図、第９図は第８図の装置のより詳
細なブロック図、第１０図は第９図における垂直フィル
タのブロック図、第１１図は第９図におけるフレームメ
モリのブロック図、第１２図は第１１図のメモリのブロ
ック図、第１３図は第９図の装置のタイミングチャート
である。 １・・・ＴＶカメラ ２・・・Ａ／Ｄ変換器 ３・・・フレームメモリ ４・・・垂直フィルタ ５・・・ＣＲＴ 以上 特許出願人 パイオニア株式会社
Claims (4)
- （１）ハイビジョン方式のＴＶ信号をＡ／Ｄ変換するＡ
／Ｄ変換器と、 Ａ／Ｄ変換されたＴＶ信号を少なくとも１フィールド分
記憶するメモリと、 ハイビジョン方式のＴＶ信号の５本の水平走査線をＮＴ
ＳＣ方式のＴＶ信号の７本の水平走査線の割合で変換す
る垂直フィルタとを備えるテレビジョン信号受信装置。 - （２）前記メモリは前記垂直フィルタの前段に配置され
ている請求項１記載のテレビジョン信号受信装置。 - （３）前記メモリは前記垂直フィルタの後段に配置され
ている請求項１記載のテレビジョン信号受信装置。 - （４）ＮＴＳＣ方式のＴＶ信号で駆動される複数の表示
器が、水平方向に４台、垂直方向に３台、合計１２台配
置されている請求項１、２又は３記載のテレビジョン信
号受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092988A JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
| CA000586161A CA1315393C (en) | 1988-04-15 | 1988-12-16 | Television signal receiving apparatus |
| US07/285,977 US4999710A (en) | 1988-04-15 | 1988-12-19 | Television signal receiving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092988A JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264484A true JPH01264484A (ja) | 1989-10-20 |
Family
ID=14069753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092988A Pending JPH01264484A (ja) | 1988-04-15 | 1988-04-15 | テレビジョン信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159450A (en) * | 1989-10-05 | 1992-10-27 | Pioneer Electronic Corporation | Noise reduction circuit and compatable plural-unit display |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165882A (ja) * | 1984-02-09 | 1985-08-29 | Toshiba Corp | 高精細度テレビジヨン装置 |
-
1988
- 1988-04-15 JP JP63092988A patent/JPH01264484A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165882A (ja) * | 1984-02-09 | 1985-08-29 | Toshiba Corp | 高精細度テレビジヨン装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159450A (en) * | 1989-10-05 | 1992-10-27 | Pioneer Electronic Corporation | Noise reduction circuit and compatable plural-unit display |
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