JPH01264311A - パワー出力回路 - Google Patents
パワー出力回路Info
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- JPH01264311A JPH01264311A JP63091476A JP9147688A JPH01264311A JP H01264311 A JPH01264311 A JP H01264311A JP 63091476 A JP63091476 A JP 63091476A JP 9147688 A JP9147688 A JP 9147688A JP H01264311 A JPH01264311 A JP H01264311A
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パワー出力回路に関し、例えばソースフォ
ロワ形態の出力ＭＯＳＦＥＴ （絶縁ゲート型電界効果
トランジスタ）を用いたものに利用して有効な技術に関
するものである。
ロワ形態の出力ＭＯＳＦＥＴ （絶縁ゲート型電界効果
トランジスタ）を用いたものに利用して有効な技術に関
するものである。
パワーＭＯＳＦＥＴを用いた出力回路の例として、例え
ば雑誌「電子技術Ｊ １９Ｂ７年１１月号、頁２２〜頁
２５がある。このパワーＭＯ５ＦＥＴは、ソースを接地
し、ドレインにモータ等の負荷を接続するものである。
ば雑誌「電子技術Ｊ １９Ｂ７年１１月号、頁２２〜頁
２５がある。このパワーＭＯ５ＦＥＴは、ソースを接地
し、ドレインにモータ等の負荷を接続するものである。
電子燃料噴射用のソレノイド等のように自動車搭載用の
パワー出力回路は、パワー出力素子を電源電圧側とし、
負荷を回路の接地電位側にするハイサイド駆動回路（ソ
ースフォロワ回路）とすることが望ましい。なぜなら、
負荷を電源電圧側に接続すると、衝突事故等により負荷
が接地されると、そこに過電流が流れて火災を引き起こ
す戊れがあるからである。
パワー出力回路は、パワー出力素子を電源電圧側とし、
負荷を回路の接地電位側にするハイサイド駆動回路（ソ
ースフォロワ回路）とすることが望ましい。なぜなら、
負荷を電源電圧側に接続すると、衝突事故等により負荷
が接地されると、そこに過電流が流れて火災を引き起こ
す戊れがあるからである。
上記のようなパワー出力回路においては、負荷短絡時等
には出力ＭＯＳＦＥＴの破壊防止のためにその検出信号
により高速にオフ状態に切り換える必要がある。これに
対して、通常動作状態ではＥＭＩ防止等のためにオフ状
態への切り換え時間を長くする必要がある。
には出力ＭＯＳＦＥＴの破壊防止のためにその検出信号
により高速にオフ状態に切り換える必要がある。これに
対して、通常動作状態ではＥＭＩ防止等のためにオフ状
態への切り換え時間を長くする必要がある。
このように、その動作形態に応じて出力ＭＯＳＦＥＴの
オフ時間の制御する回路として、第４図に示すような回
路が考えられる。この回路は、抵抗Ｒ１とＭＯＳＦＥＴ
Ｑ２及び抵抗Ｒ１”とＭＯＳ Ｆ ＥＴＱ ２°からな
るようなゲート電荷引き抜き回路を設けておいて、出力
ＭＯＳＦＥＴＱＩを高速にオフ状態にするときには、２
つのＭＯＳＦＥＴＱ２とＱ２’ をオン状態にする。ま
た、出力ＭＯＳＦＥＴＱＩを遅くオフ状態にするときに
は、ＭＯＳＦＥＴＱ２のみをオン状態にする。このよう
にすることによって、２通りのオフ時間を設定できる。
オフ時間の制御する回路として、第４図に示すような回
路が考えられる。この回路は、抵抗Ｒ１とＭＯＳＦＥＴ
Ｑ２及び抵抗Ｒ１”とＭＯＳ Ｆ ＥＴＱ ２°からな
るようなゲート電荷引き抜き回路を設けておいて、出力
ＭＯＳＦＥＴＱＩを高速にオフ状態にするときには、２
つのＭＯＳＦＥＴＱ２とＱ２’ をオン状態にする。ま
た、出力ＭＯＳＦＥＴＱＩを遅くオフ状態にするときに
は、ＭＯＳＦＥＴＱ２のみをオン状態にする。このよう
にすることによって、２通りのオフ時間を設定できる。
しかしながら、この構成では、オフ時間を多段階にわた
って制御する場合には、それに従い上記ＭＯＳＦＥＴＱ
２と抵抗Ｒ１のような直列回路が増加し、回路素子数が
増大してしまう。また、プロセスバラツキの影響を受け
て相対精度が悪くなるという問題を有する。
って制御する場合には、それに従い上記ＭＯＳＦＥＴＱ
２と抵抗Ｒ１のような直列回路が増加し、回路素子数が
増大してしまう。また、プロセスバラツキの影響を受け
て相対精度が悪くなるという問題を有する。
この発明の目的は、簡単な構成で相対精度よくオフ状態
への切り換え時間を可変にできるパワー出力回路を提供
することにある。
への切り換え時間を可変にできるパワー出力回路を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ソースフォロワ形態の出力ＭＯＳＦＥＴのゲ
ートと実質的な回路の接地電位点との間に、ＰＷＭ （
パルス幅変調）信号に従い間欠的に動作するＭＯＳＦＥ
Ｔ及び抵抗とからなるゲート電荷引き抜き回路を設ける
。
ートと実質的な回路の接地電位点との間に、ＰＷＭ （
パルス幅変調）信号に従い間欠的に動作するＭＯＳＦＥ
Ｔ及び抵抗とからなるゲート電荷引き抜き回路を設ける
。
上記した手段によれば、ＰＷＭによりゲート電荷の引き
抜きが間欠的に行われるため、そのパルス幅デユーティ
に従って相対精度よく出力ＭＯＳＦＥＴのオフ状態への
切り換え時間を可変にすることができる。
抜きが間欠的に行われるため、そのパルス幅デユーティ
に従って相対精度よく出力ＭＯＳＦＥＴのオフ状態への
切り換え時間を可変にすることができる。
第１図には、この発明に係るパワー出力回路の一実施例
の回路図が示されている。パワー出力回路は、同図に破
線で示すように半導体集積回路ＩＣにより構成される。
の回路図が示されている。パワー出力回路は、同図に破
線で示すように半導体集積回路ＩＣにより構成される。
それ故、同図の各回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。
この実施例のパワー出力回路は、例えば自動車用パワー
出力回路に向けられている。それ故、電源電圧Ｖｃｃは
、１２Ｖのような比較的高い電圧に設定される。そして
、後述するような入力信号ＩＮやパルス幅変調信号ＰＷ
Ｍは、５Ｖのような論理回路用の動作電圧により形成さ
れる。したがって、この実施例の半導体集積回路ＩＣは
、上記２つの電源電圧により動作するものである。
出力回路に向けられている。それ故、電源電圧Ｖｃｃは
、１２Ｖのような比較的高い電圧に設定される。そして
、後述するような入力信号ＩＮやパルス幅変調信号ＰＷ
Ｍは、５Ｖのような論理回路用の動作電圧により形成さ
れる。したがって、この実施例の半導体集積回路ＩＣは
、上記２つの電源電圧により動作するものである。
パワー出力ＭＯＳＦＥＴＱＩのドレインは、電源電圧Ｖ
ｃｃに結合される。上記出力ＭＯＳ Ｆ ＥＴＱｌのソ
ースは、外部端子ＯＵＴに結合され、特に制限されない
が、前記モータやソレノイド等のような誘導性の負荷り
が設けられる。それ故、パワー出力ＭＯＳ Ｆ ＥＴＱ
１は、ソースフォロワ出力ＭＯＳＦＥＴとして動作す
る。
ｃｃに結合される。上記出力ＭＯＳ Ｆ ＥＴＱｌのソ
ースは、外部端子ＯＵＴに結合され、特に制限されない
が、前記モータやソレノイド等のような誘導性の負荷り
が設けられる。それ故、パワー出力ＭＯＳ Ｆ ＥＴＱ
１は、ソースフォロワ出力ＭＯＳＦＥＴとして動作す
る。
上記パワーＭＯＳＦＥＴＱＩは、次のような駆動回路に
より駆動される。
より駆動される。
出力ＭＯ３ＦＢＴＱＩをオン状態にさせるめたに、特に
制限されないが、ＰチャンネルＭＯＳＦＥＴＱ３からな
るチャージアップ回路が設けられる。このＭＯＳＦＥＴ
Ｑ３の動作電圧は、昇圧回路ＢＳＴにより上記電源電圧
Ｖｃｃを昇圧した昇圧電圧Ｖｃｃ＋Ｖが用いられる。上
記昇圧回路ＢＳＴにより形成される昇圧電圧＋■はＭＯ
ＳＦＥＴＱ１の実質的なしいき値電圧以上に設定される
。これにより、ＭＯＳＦＥＴＱ３がオン状態となると、
出力ＭＯＳＦＥＴＱＩのゲートは上記昇圧電圧Ｖｃｃ＋
Ｖにチャージアップされるため、そのソースからはドレ
インに供給される電源電圧Ｖｃｃがそのまま出力される
。これによって、出力ＭＯＳＦＥＴＱＩがオン状態のと
きには、電圧損失の無い電源電圧ＶＣＣに等しいような
高い出力電圧を得ることができる。上記ＰチャンネルＭ
ＯＳＦＥＴＱ３のゲートには、それを確実にオフ状態に
させるために、上記５ｖ系の入力信号ＩＮを上記昇圧電
圧に対応したレベルに変換するレベル変換回路ＬＣを通
して入力信号ＩＮ’ が供給される。
制限されないが、ＰチャンネルＭＯＳＦＥＴＱ３からな
るチャージアップ回路が設けられる。このＭＯＳＦＥＴ
Ｑ３の動作電圧は、昇圧回路ＢＳＴにより上記電源電圧
Ｖｃｃを昇圧した昇圧電圧Ｖｃｃ＋Ｖが用いられる。上
記昇圧回路ＢＳＴにより形成される昇圧電圧＋■はＭＯ
ＳＦＥＴＱ１の実質的なしいき値電圧以上に設定される
。これにより、ＭＯＳＦＥＴＱ３がオン状態となると、
出力ＭＯＳＦＥＴＱＩのゲートは上記昇圧電圧Ｖｃｃ＋
Ｖにチャージアップされるため、そのソースからはドレ
インに供給される電源電圧Ｖｃｃがそのまま出力される
。これによって、出力ＭＯＳＦＥＴＱＩがオン状態のと
きには、電圧損失の無い電源電圧ＶＣＣに等しいような
高い出力電圧を得ることができる。上記ＰチャンネルＭ
ＯＳＦＥＴＱ３のゲートには、それを確実にオフ状態に
させるために、上記５ｖ系の入力信号ＩＮを上記昇圧電
圧に対応したレベルに変換するレベル変換回路ＬＣを通
して入力信号ＩＮ’ が供給される。
上記出力ＭＯＳＦＥＴＱＩのゲートと実質的な回路の接
地電位点との間には、次のゲート電荷引き抜き回路が設
けられる。抵抗Ｒ１とダイオードＤ１とＮチャンネルＭ
ＯＳＦＥＴＱ２が直列形態に接続される。そして、ＭＯ
５ＦＥＴＱ２のゲートには、後述するようなアンド（Ａ
ＮＤ）ゲート回路Ｇを通したＰＷＭ信号が供給される。
地電位点との間には、次のゲート電荷引き抜き回路が設
けられる。抵抗Ｒ１とダイオードＤ１とＮチャンネルＭ
ＯＳＦＥＴＱ２が直列形態に接続される。そして、ＭＯ
５ＦＥＴＱ２のゲートには、後述するようなアンド（Ａ
ＮＤ）ゲート回路Ｇを通したＰＷＭ信号が供給される。
上記ＭＯＳＦＥＴＱ２のソースは、接地してもよいが、
この実施例では上記ゲートに供給されるＰＷＭ信号がイ
ンバータ回路■ｖを通した反転されて供給される。この
構成において、上記ＰＷＭ信号がハイレベルのとき、上
記ＭＯＳＦＥＴＱＩのソースはインバータ回路ＩＶの出
力信号によりロウレベルになる。したがって、出力ＭＯ
ＳＦＥＴＱＩのゲート電荷の引き抜き経路は、抵抗Ｒ１
、ダイオードＤ１、ＭＯＳＦＥＴＱ２及びインバータ回
路ＴＶとなり、インバータ回路ＩＶの出力端子を実質的
な接地電位点として動作する。
この実施例では上記ゲートに供給されるＰＷＭ信号がイ
ンバータ回路■ｖを通した反転されて供給される。この
構成において、上記ＰＷＭ信号がハイレベルのとき、上
記ＭＯＳＦＥＴＱＩのソースはインバータ回路ＩＶの出
力信号によりロウレベルになる。したがって、出力ＭＯ
ＳＦＥＴＱＩのゲート電荷の引き抜き経路は、抵抗Ｒ１
、ダイオードＤ１、ＭＯＳＦＥＴＱ２及びインバータ回
路ＴＶとなり、インバータ回路ＩＶの出力端子を実質的
な接地電位点として動作する。
上記ダイオードＤＩは、ＭＯＳＦＥＴＱ２をオフ状態か
らオン状態にするとき、そのゲートとドレイン間の寄生
容量に蓄えれた電荷が、上記出力ＭＯＳＦＥＴＱＩのゲ
ート側に流れ込むのを防止するためのものである。
らオン状態にするとき、そのゲートとドレイン間の寄生
容量に蓄えれた電荷が、上記出力ＭＯＳＦＥＴＱＩのゲ
ート側に流れ込むのを防止するためのものである。
出力ＭＯＳＦＥＴＱＩの切り換えをｊテう入力信号ＩＮ
は、上記レベル変換回路ＬＣを通して上記Ｐチャンネル
ＭＯ５ＦＥＴＱ３を制御する。これにより、入力信号Ｉ
Ｎがハイレベルのとき、ＰチャンネルＭＯＳＦＥＴＱ３
をオフ状態にして、上記ゲート電荷引き抜き回路により
、出力ＭＯＳＦＥＴＱ１をオン状態からオフ状態とに切
り換える。
は、上記レベル変換回路ＬＣを通して上記Ｐチャンネル
ＭＯ５ＦＥＴＱ３を制御する。これにより、入力信号Ｉ
Ｎがハイレベルのとき、ＰチャンネルＭＯＳＦＥＴＱ３
をオフ状態にして、上記ゲート電荷引き抜き回路により
、出力ＭＯＳＦＥＴＱ１をオン状態からオフ状態とに切
り換える。
また、入力信号ＩＮがロウレベルのとき、後述するよう
に上記ゲート電荷引き抜き回路の動作を停止させるとと
とに、上記ＰチャンネルＭＯＳＦＥＴＱ３をオン状態に
して出力ＭＯＳＦＥＴＱＩをオフ状態からオン状態に切
り換える。
に上記ゲート電荷引き抜き回路の動作を停止させるとと
とに、上記ＰチャンネルＭＯＳＦＥＴＱ３をオン状態に
して出力ＭＯＳＦＥＴＱＩをオフ状態からオン状態に切
り換える。
アンドゲート回路Ｇは、上記入力信号ＩＮがハイレベル
（論理“１”）とき、出力ＭＯＳ Ｆ ＥＴＱｌのオフ
時間を制御するパルス幅変調信号ｐｗＭを有効として上
記ＭＯＳＦＥＴＱ２のゲート及びインバータ回路ＴＶを
通してソースに供給する。
（論理“１”）とき、出力ＭＯＳ Ｆ ＥＴＱｌのオフ
時間を制御するパルス幅変調信号ｐｗＭを有効として上
記ＭＯＳＦＥＴＱ２のゲート及びインバータ回路ＴＶを
通してソースに供給する。
すなわち、上記パルス幅変調信号ＰＷＭがハイレベルの
期間、上記のような電荷引き抜き回路が動作して、抵抗
Ｒ１と出力ＭＯＳＦＥＴＱＩのゲート容量に従った時定
数により間欠的に電荷の引き抜きを行うものである。な
お、厳密には上記時定数は、ダイオードＤＩのオン抵抗
及びλ（ＯＳＦＥＴＱ２のオン抵抗も関係するが、これ
らのオン抵抗に比べて抵抗Ｒ１の抵抗値は十分大きく設
定されている。
期間、上記のような電荷引き抜き回路が動作して、抵抗
Ｒ１と出力ＭＯＳＦＥＴＱＩのゲート容量に従った時定
数により間欠的に電荷の引き抜きを行うものである。な
お、厳密には上記時定数は、ダイオードＤＩのオン抵抗
及びλ（ＯＳＦＥＴＱ２のオン抵抗も関係するが、これ
らのオン抵抗に比べて抵抗Ｒ１の抵抗値は十分大きく設
定されている。
この実施例では、上記負荷りに対してダイオードＤ３と
ツェナーダイオードＺＤからなる電圧クランプ回路が設
けられている。このため、上記出力ＭＯＳＦＥＴＱＩを
高速にオフ状態に切り換えときの出力端子ＯＵＴの電位
は、−（ＶＤ３＋ｖＺＤ）な負極性の大きな電圧になる
。ここで、ＶＤ３は、ダイオードＤ３の順方向電圧であ
り、■ＺＤはツェナーダイオードＺＤのツェナー電圧で
ある。上記クランプ電圧を絶対値的に高く設定すること
により、誘導性の負荷りに蓄えられてエネルギーを短時
間で放出させることができる。
ツェナーダイオードＺＤからなる電圧クランプ回路が設
けられている。このため、上記出力ＭＯＳＦＥＴＱＩを
高速にオフ状態に切り換えときの出力端子ＯＵＴの電位
は、−（ＶＤ３＋ｖＺＤ）な負極性の大きな電圧になる
。ここで、ＶＤ３は、ダイオードＤ３の順方向電圧であ
り、■ＺＤはツェナーダイオードＺＤのツェナー電圧で
ある。上記クランプ電圧を絶対値的に高く設定すること
により、誘導性の負荷りに蓄えられてエネルギーを短時
間で放出させることができる。
上記パワー出力ＭＯＳＦＥＴＱＩは、特に制限されない
が、そのドレイン領域がＮ型基板とされる。それ故、ド
レイン電極は基板の裏面側に設けられる。パワー出力Ｍ
ＯＳＦＥＴＱＩを構成するＰ型のチャンネル領域は、基
板の表面にリング状に形成される。このＰ型のチャンネ
ル領域の表面に同様にリング状のＮ型のソース領域が形
成される。上記ソース領域とドレイン領域としての基板
との間に挟まれたチャンネル領域の表面には、ゲート絶
縁膜を介してゲート電極が形成される。上記ソース領域
とチャンネル領域とは共通接続されてソース電極とされ
る。
が、そのドレイン領域がＮ型基板とされる。それ故、ド
レイン電極は基板の裏面側に設けられる。パワー出力Ｍ
ＯＳＦＥＴＱＩを構成するＰ型のチャンネル領域は、基
板の表面にリング状に形成される。このＰ型のチャンネ
ル領域の表面に同様にリング状のＮ型のソース領域が形
成される。上記ソース領域とドレイン領域としての基板
との間に挟まれたチャンネル領域の表面には、ゲート絶
縁膜を介してゲート電極が形成される。上記ソース領域
とチャンネル領域とは共通接続されてソース電極とされ
る。
上記パワーＭＯＳＦＥＴＱＩの駆動回路としてＭＯＳＦ
ＥＴＱ２、Ｑ３、ダイオードＤ１、抵抗Ｒ１や、昇圧回
路ＢＳＴ及びレベル変換回路ＬＣ等の各回路素子は、上
記基板の表面側に形成されたＰ型の分離頭載内に形成さ
れる。すなわち、上記Ｐ型分離領域内にＮ型のコレクタ
領域を、そのコレクタ領域内にＰ型のベース領域を、そ
のベース領域内にＮ型のエミッタ領域を形成することに
よりトランジスタ（ダイオード）を得るものである。ま
た、ＮチャンネルＭＯＳＦＥＴは、上記Ｐ型骨ＨｅＨ域
に形成すればよく、ＰチャンネルＭＯＳＦＥＴは、Ｐ型
の分離領域にＮ型のウェル領域を形成してここに形成す
ればよい。
ＥＴＱ２、Ｑ３、ダイオードＤ１、抵抗Ｒ１や、昇圧回
路ＢＳＴ及びレベル変換回路ＬＣ等の各回路素子は、上
記基板の表面側に形成されたＰ型の分離頭載内に形成さ
れる。すなわち、上記Ｐ型分離領域内にＮ型のコレクタ
領域を、そのコレクタ領域内にＰ型のベース領域を、そ
のベース領域内にＮ型のエミッタ領域を形成することに
よりトランジスタ（ダイオード）を得るものである。ま
た、ＮチャンネルＭＯＳＦＥＴは、上記Ｐ型骨ＨｅＨ域
に形成すればよく、ＰチャンネルＭＯＳＦＥＴは、Ｐ型
の分離領域にＮ型のウェル領域を形成してここに形成す
ればよい。
上記引き抜き回路の動作を第２図及び第３図の動作波形
図を参照して次に説明する。
図を参照して次に説明する。
上記出力ＭＯＳＦＥＴＱＩを比較的高速にオン状態から
オフ状態に切り換えるとき、パルス幅変調信号ＰＷＭを
、第２図に示すようにパルス幅デユーティが５０％の信
号とする。この構成では、入力信号ＩＮがハイレベルの
とき、Ｐチャンネル領域 Ｓ Ｆ ＥＴＱ ３がオフ状
態になるとともに、ＮチャンネルＭＯＳＦＥＴＱ２が上
記ＰＷＭ信号がハイレベルのときオン状態になり、抵抗
Ｒ１とゲート容量とで決まる時定数により間欠的にディ
スチャージ動作を行う。これにより、ＭＯＳＦＥＴＱ１
のゲート電圧ＶＣは、比較的高速にハイレベルからロウ
レベルに変化するので、出力ＭＯＳＦＥＴＱＩを比較的
高速にオン状態からオフ状態に切り換えることができる
。
オフ状態に切り換えるとき、パルス幅変調信号ＰＷＭを
、第２図に示すようにパルス幅デユーティが５０％の信
号とする。この構成では、入力信号ＩＮがハイレベルの
とき、Ｐチャンネル領域 Ｓ Ｆ ＥＴＱ ３がオフ状
態になるとともに、ＮチャンネルＭＯＳＦＥＴＱ２が上
記ＰＷＭ信号がハイレベルのときオン状態になり、抵抗
Ｒ１とゲート容量とで決まる時定数により間欠的にディ
スチャージ動作を行う。これにより、ＭＯＳＦＥＴＱ１
のゲート電圧ＶＣは、比較的高速にハイレベルからロウ
レベルに変化するので、出力ＭＯＳＦＥＴＱＩを比較的
高速にオン状態からオフ状態に切り換えることができる
。
上記出力ＭＯＳＦＥＴＱＩを比較的低速でオン状態から
オフ状態に切り換えるとき、パルス幅変調信号ＰＷＭを
、第３図に示すようにパルス幅デユーティが２５％の信
号とする。言い換えるならば、パルス幅を同じくしてそ
の周期を２倍にすると、単位時間当たりの平均的なディ
スチャージ電荷量を前記第２図の場合の２倍にできるか
ら、約２倍のオン時間を得ることができる。
オフ状態に切り換えるとき、パルス幅変調信号ＰＷＭを
、第３図に示すようにパルス幅デユーティが２５％の信
号とする。言い換えるならば、パルス幅を同じくしてそ
の周期を２倍にすると、単位時間当たりの平均的なディ
スチャージ電荷量を前記第２図の場合の２倍にできるか
ら、約２倍のオン時間を得ることができる。
この実施例では、上記のようにパルス幅（パルス幅デユ
ーティ）に従って、その出力ＭＯＳＦＥＴＱＩのゲート
電圧■Ｇを変化させることができるものであるから相対
精度を高くできる。上記パルス幅変調信号により、オフ
時間を設定するものであるから、多段階のオフ時間を設
定することができるものである。
ーティ）に従って、その出力ＭＯＳＦＥＴＱＩのゲート
電圧■Ｇを変化させることができるものであるから相対
精度を高くできる。上記パルス幅変調信号により、オフ
時間を設定するものであるから、多段階のオフ時間を設
定することができるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ソースフォロワ形態の出力ＭＯＳ Ｆ ＥＴのゲ
ートと実質的な回路の接地電位点との間に、ＰＷＭ（パ
ルス幅変調）信号に従い間欠的に動作するＭＯＳＦＥＴ
及び抵抗とからなるゲート電荷引き抜き回踏を設けるこ
とにより、ゲート電荷の引き抜きがＰＷＭ信号により間
欠的に行われる。これにより、そのパルス幅デユーティ
に従って相対精度よく出力ＭＯＳ Ｆ ＥＴのオフ状態
への切り換え時間を可変にすることができるという効果
が得られる。
る。すなわち、 （１）ソースフォロワ形態の出力ＭＯＳ Ｆ ＥＴのゲ
ートと実質的な回路の接地電位点との間に、ＰＷＭ（パ
ルス幅変調）信号に従い間欠的に動作するＭＯＳＦＥＴ
及び抵抗とからなるゲート電荷引き抜き回踏を設けるこ
とにより、ゲート電荷の引き抜きがＰＷＭ信号により間
欠的に行われる。これにより、そのパルス幅デユーティ
に従って相対精度よく出力ＭＯＳ Ｆ ＥＴのオフ状態
への切り換え時間を可変にすることができるという効果
が得られる。
（２）上記ＰＷＭ信号を用いるものであるため、多段階
にわたるオフ時間の設定を簡単な回路により構成できる
という効果が得られる。
にわたるオフ時間の設定を簡単な回路により構成できる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、上記パルス幅変調信号は、基準パ
ルスを形成しておいて、それをプロゲラ・プルカウンタ
回路に入力して、上記第２図や第３図のようにパルス幅
が一定で周期が異なる信号を得ることができる。構成で
は、パルス幅デユーティの最大値は第２図のように５０
％となる。また、パルス幅変調信号は、三角波と制御電
圧とを電圧比較回路に入力して形成するものであっても
よい。この構成では、上記と異なり、周波数が一定でパ
ルス幅が変化するものとなり、パルス幅デユーティの最
大を１００％まで設定できる。すなわち、入力信号ＩＮ
に従ってＭＯＳＦＥＴＱ２をオン状態に維持させて出力
ＭＯＳＦＥＴＱＩを高速にオフ状態に切り換えることが
できる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、上記パルス幅変調信号は、基準パ
ルスを形成しておいて、それをプロゲラ・プルカウンタ
回路に入力して、上記第２図や第３図のようにパルス幅
が一定で周期が異なる信号を得ることができる。構成で
は、パルス幅デユーティの最大値は第２図のように５０
％となる。また、パルス幅変調信号は、三角波と制御電
圧とを電圧比較回路に入力して形成するものであっても
よい。この構成では、上記と異なり、周波数が一定でパ
ルス幅が変化するものとなり、パルス幅デユーティの最
大を１００％まで設定できる。すなわち、入力信号ＩＮ
に従ってＭＯＳＦＥＴＱ２をオン状態に維持させて出力
ＭＯＳＦＥＴＱＩを高速にオフ状態に切り換えることが
できる。
前記第１図の実施例回路は、モータやソレノイドといっ
たようなインダクタンス負荷を駆動するものの他、自動
車ヘッドランプ等の各種ランプ類を駆動する駆動回路等
のように従来のｉＪａ械的なスイッチ素子に置き換えら
れる電子式のパワースイッチ回路にも利用できる。
たようなインダクタンス負荷を駆動するものの他、自動
車ヘッドランプ等の各種ランプ類を駆動する駆動回路等
のように従来のｉＪａ械的なスイッチ素子に置き換えら
れる電子式のパワースイッチ回路にも利用できる。
この発明は、ソースフォロワ形態のパワー出力回路とし
て広く利用できる。
て広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を節部に説明すれば、下記の通りである
。すなわち、ソースフォロワ形態の出力ＭＯＳＦＥＴの
ゲートと実質的な回路の接地電位点との間に、ＰＷＭ信
号に従い間欠的に動作するＭＯＳＦＥＴ及び抵抗とから
なるゲート電荷引き抜き回路を設けることにより、ゲー
ト電荷の引き抜きがＰＷＭ信号により間欠的に行われる
。
て得られる効果を節部に説明すれば、下記の通りである
。すなわち、ソースフォロワ形態の出力ＭＯＳＦＥＴの
ゲートと実質的な回路の接地電位点との間に、ＰＷＭ信
号に従い間欠的に動作するＭＯＳＦＥＴ及び抵抗とから
なるゲート電荷引き抜き回路を設けることにより、ゲー
ト電荷の引き抜きがＰＷＭ信号により間欠的に行われる
。
これにより、そのパルス幅デユーティに従って相対精度
よく出力ＭＯＳ Ｆ ＥＴのオフ状態への切り換え時間
を可変にすることができる。
よく出力ＭＯＳ Ｆ ＥＴのオフ状態への切り換え時間
を可変にすることができる。
第１図は、この発明の一実施例を示すパワー出力回路の
回路図、 第２図は、その動作の一例を説明するための波形図、 第３図は、その動作の他の一例を説明するための波形図
、 第４図は、この発明に先立って検討されたパワー出力回
路の一例を示す回路図である。 ＩＣ・・半導体集積回路、Ｌ・・負荷（誘導性）、ＢＳ
Ｔ・・昇圧回路、ＩＶ・・インバータ回路、Ｇ・・アン
ドゲート回路、ＬＣ・・レベル変換回路 代理人弁理士 小川 勝馬 。 ゝ−１−１−６・′ 第 １ 図 第 ２ 図 第３図 第 ４ 図
回路図、 第２図は、その動作の一例を説明するための波形図、 第３図は、その動作の他の一例を説明するための波形図
、 第４図は、この発明に先立って検討されたパワー出力回
路の一例を示す回路図である。 ＩＣ・・半導体集積回路、Ｌ・・負荷（誘導性）、ＢＳ
Ｔ・・昇圧回路、ＩＶ・・インバータ回路、Ｇ・・アン
ドゲート回路、ＬＣ・・レベル変換回路 代理人弁理士 小川 勝馬 。 ゝ−１−１−６・′ 第 １ 図 第 ２ 図 第３図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ソースフォロワ形態の出力ＭＯＳＦＥＴと、上記出
力ＭＯＳＦＥＴのゲートと実質的な回路の接地電位点と
の間に設けられ、ＰＷＭ信号に従い間欠的に動作するＭ
ＯＳＦＥＴ及び抵抗とからなるゲート電荷引き抜き回路
とを含むことを特徴とするパワー出力回路。２、上記ソ
ースフォロワ出力ＭＯＳＦＥＴのゲートには、上記引き
抜き回路と相補的に動作して上記出力ＭＯＳＦＥＴをオ
ン状態にさせるチャージアップ回路が設けられるもので
あることを特徴とする特許請求の範囲第１項記載のパワ
ー出力回路。 ３、上記ゲート電荷引き抜き回路を構成するＭＯＳＦＥ
Ｔは、そのゲートにＰＷＭ信号が供給され、そのソース
にインバータ回路を通した上記ＰＷＭ信号が供給される
とともに、ドレインにはダイオードが挿入されるもので
あることを特徴とする特許請求の範囲第１又は第２項記
載のパワー出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091476A JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091476A JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264311A true JPH01264311A (ja) | 1989-10-20 |
Family
ID=14027450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091476A Pending JPH01264311A (ja) | 1988-04-15 | 1988-04-15 | パワー出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264311A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
| CN110165889A (zh) * | 2019-05-21 | 2019-08-23 | 珠海英搏尔电气股份有限公司 | 一种低压差稳压电路装置 |
-
1988
- 1988-04-15 JP JP63091476A patent/JPH01264311A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04271515A (ja) * | 1991-02-26 | 1992-09-28 | Nec Corp | ソリッドステートリレー |
| CN110165889A (zh) * | 2019-05-21 | 2019-08-23 | 珠海英搏尔电气股份有限公司 | 一种低压差稳压电路装置 |
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