JPH01263828A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH01263828A JPH01263828A JP63093195A JP9319588A JPH01263828A JP H01263828 A JPH01263828 A JP H01263828A JP 63093195 A JP63093195 A JP 63093195A JP 9319588 A JP9319588 A JP 9319588A JP H01263828 A JPH01263828 A JP H01263828A
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- 230000006870 function Effects 0.000 description 60
- 238000010586 diagram Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、演算処理装置に係り、特に算術演算およびビ
ット単位のブロック転送等の繰り返し演算の多い処理に
適した演算処理装置に関する。
ット単位のブロック転送等の繰り返し演算の多い処理に
適した演算処理装置に関する。
この種の技術について記載されている例としては、特開
昭５７−１０８９３２号、同５７−１３６２５４号、同
５８ ２１７０４７号の各公報がある。
昭５７−１０８９３２号、同５７−１３６２５４号、同
５８ ２１７０４７号の各公報がある。
一般的な演算処理装置において、ある特定の演算をプロ
グラムで実行する場合、演算実行結果の演算フラグの状
態をプログラムで判定し、後続・、）演算実行処理を決
定する必要がある。
グラムで実行する場合、演算実行結果の演算フラグの状
態をプログラムで判定し、後続・、）演算実行処理を決
定する必要がある。
たとえば、加算器を用いて０桁の乗算を行なう場合、２
ｎビツト長のレジスタを用いて、被乗数と乗数とをシフ
トさせながら加算を繰り返す。このとき、部分積で得ら
れる乗数の最下位ビットが“ｌ“であれば加算を行い、
“０″であれば加算を行わないという判断が必要となる
。
ｎビツト長のレジスタを用いて、被乗数と乗数とをシフ
トさせながら加算を繰り返す。このとき、部分積で得ら
れる乗数の最下位ビットが“ｌ“であれば加算を行い、
“０″であれば加算を行わないという判断が必要となる
。
ところが、上記判断をプログラムによるソフトウェアで
行なった場合、処理手順は第３図（ａ）に示すフロー図
の如く、繰り返し処理の増大によりプログラムの動的ス
テップが増大し、処理機能が低下し、高速な演算処理が
実現されないという問題があった。
行なった場合、処理手順は第３図（ａ）に示すフロー図
の如く、繰り返し処理の増大によりプログラムの動的ス
テップが増大し、処理機能が低下し、高速な演算処理が
実現されないという問題があった。
このような観点から、演算結果に基づく後続の処理をハ
ードウェアにより実行しようとした技術が上記各公報に
記載されている。
ードウェアにより実行しようとした技術が上記各公報に
記載されている。
このような従来技術における演算処理装置の概略を示し
たのが第５図である。
たのが第５図である。
同図において、６は演算器（加算器）、７ａおよび７ｂ
はそれぞれデータの転送を順次行なうシフト回路、８お
よび９はそれぞれ加算データの入力されるレジスタ、１
０はシフト回路７ｂにシフト出力された演算結果に基づ
き格納値の変化する演算フラグＸ、１１は演算結果が一
時的に格納されるレジスタである。
はそれぞれデータの転送を順次行なうシフト回路、８お
よび９はそれぞれ加算データの入力されるレジスタ、１
０はシフト回路７ｂにシフト出力された演算結果に基づ
き格納値の変化する演算フラグＸ、１１は演算結果が一
時的に格納されるレジスタである。
同図において、演算器６に入力されるファンクションコ
ードＳＦＣは３ピツトで構成されており、当該コードと
これに対応する実際の演算機能（Ｆｕｎｃｔｉｏｎ）と
の関係は、第２図（Ｃ）に示す通りとなっている。同図
において、論理モードＬＭが０のときが算術演算であり
、１のときが論理演算となっている。第５図では算術演
算（ＬＭ＝０）とした場合で説明する。第５図の回路構
成では、ＳＦＣの下位２ビツトが“０１”で固定されて
おり、上位１ビツトのみを変化させて３ビツトのファン
クションコードＳＦＣを生成して演算器６に与える構成
となっている。同図において上位１ピツトは制御信号Ｃ
により外部からの入力も選択可能な構成となっているが
、通常は演算フラグＸの格納値がそのまま入力される。
ードＳＦＣは３ピツトで構成されており、当該コードと
これに対応する実際の演算機能（Ｆｕｎｃｔｉｏｎ）と
の関係は、第２図（Ｃ）に示す通りとなっている。同図
において、論理モードＬＭが０のときが算術演算であり
、１のときが論理演算となっている。第５図では算術演
算（ＬＭ＝０）とした場合で説明する。第５図の回路構
成では、ＳＦＣの下位２ビツトが“０１”で固定されて
おり、上位１ビツトのみを変化させて３ビツトのファン
クションコードＳＦＣを生成して演算器６に与える構成
となっている。同図において上位１ピツトは制御信号Ｃ
により外部からの入力も選択可能な構成となっているが
、通常は演算フラグＸの格納値がそのまま入力される。
したがって、演算フラグＸの格納値が“０”である場合
には、５ＦＣ＝００１となり演算器６において加算処理
は行なわれず、レジスタ９からのディストネーション値
りのみがシフト回路７ａに出力される。これに対してＸ
＝１である場合には、５ＦＣ＝１０１となり、レジスタ
８のソース値Ｓおよびレジスタ９のディストネーション
値りが加算されて出力される。このように、ハードウェ
アに改良を加えてプログラムによる判断を介在させるこ
となく、演算フラグＸに基づいてＳＦＣの２の２乗ビッ
トの値を決定し、演算処理効率の向上を図っている。
には、５ＦＣ＝００１となり演算器６において加算処理
は行なわれず、レジスタ９からのディストネーション値
りのみがシフト回路７ａに出力される。これに対してＸ
＝１である場合には、５ＦＣ＝１０１となり、レジスタ
８のソース値Ｓおよびレジスタ９のディストネーション
値りが加算されて出力される。このように、ハードウェ
アに改良を加えてプログラムによる判断を介在させるこ
となく、演算フラグＸに基づいてＳＦＣの２の２乗ビッ
トの値を決定し、演算処理効率の向上を図っている。
ところが、最近の印刷装置あるいは表示装置におけるメ
モリはビットマツプ化されており、メモリに対する処理
もアドレス計算、座標計算等の算術演算に限定されず、
ビット転送、文字展開、図形処理等のビット演算にまで
多様化しており、これらの処理は繰り返し演算を多く必
要とし、しかも演算内容も特定されていない。
モリはビットマツプ化されており、メモリに対する処理
もアドレス計算、座標計算等の算術演算に限定されず、
ビット転送、文字展開、図形処理等のビット演算にまで
多様化しており、これらの処理は繰り返し演算を多く必
要とし、しかも演算内容も特定されていない。
にもかかわらず、上記技術による演算処理回路では、Ｓ
ＦＣの下位２ビツトが固定的に与えられているため、加
算を行なうか否かの限定的な機能しか選択できず、たと
えば演算器に対して、減算あるいはソースｍＤへの置き
換え、０値への置き換え等の指示を行なうことは不可能
であった。
ＦＣの下位２ビツトが固定的に与えられているため、加
算を行なうか否かの限定的な機能しか選択できず、たと
えば演算器に対して、減算あるいはソースｍＤへの置き
換え、０値への置き換え等の指示を行なうことは不可能
であった。
本発明は、上記課題に着目してなされたものであり、そ
の目的は、各種の機能に基づ（繰り返し演算を高速化し
、汎用性の高い演算処理技術を実現する〕とにある。
の目的は、各種の機能に基づ（繰り返し演算を高速化し
、汎用性の高い演算処理技術を実現する〕とにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において゛開示される発明のうち代表的なものの概
要を簡単に説明すれば、概ね次の通りである。
要を簡単に説明すれば、概ね次の通りである。
すなわち、ファンクションコードの入力によって所定の
演算を行なう演算器と、演算器の演算実行結果によって
格納値の変化する演算フラグと、少なくとも２以上のフ
ァンクションコードの格納されるファンクションコード
レジスタと、演算命令の格納される命令レジスタと、命
令レジスタからの命令に基づいて上記演算フラグの値を
入力するとともに該値に対応したファンクションコード
を選択的に演算器に対して出力する演算機能選択手段と
を備えた構成とするものである。
演算を行なう演算器と、演算器の演算実行結果によって
格納値の変化する演算フラグと、少なくとも２以上のフ
ァンクションコードの格納されるファンクションコード
レジスタと、演算命令の格納される命令レジスタと、命
令レジスタからの命令に基づいて上記演算フラグの値を
入力するとともに該値に対応したファンクションコード
を選択的に演算器に対して出力する演算機能選択手段と
を備えた構成とするものである。
上記によれば、まずファンクションコードレジスタに対
して複数のファンクションコードを格納しておく。次に
、演算フラグの値の入力にともない演算機能選択手段は
これに対応するファンクションコードをファンクション
コードレジスタより取り出して演算器に対して出力する
。
して複数のファンクションコードを格納しておく。次に
、演算フラグの値の入力にともない演算機能選択手段は
これに対応するファンクションコードをファンクション
コードレジスタより取り出して演算器に対して出力する
。
これによって、ファンクションが加算のみに限定されず
、減算、０値の出力、ソース値の出力等の演算器におけ
る各種演算機能を選択でき、汎用性の高い演算処理を実
現することができる。
、減算、０値の出力、ソース値の出力等の演算器におけ
る各種演算機能を選択でき、汎用性の高い演算処理を実
現することができる。
第１図は本発明の一実施例である演算処理装置を示すブ
ロック図、第２図（ａ）〜（Ｃ）はそれぞれ命令コード
の内容を示す説明図、第３図（ａ）、 （ｂ）は従来技
術との比較による本実施例の処理手順を示すフロー図、
第４図は本実施例の演算処理装置を画像処理に利用した
場合の説明図である。
ロック図、第２図（ａ）〜（Ｃ）はそれぞれ命令コード
の内容を示す説明図、第３図（ａ）、 （ｂ）は従来技
術との比較による本実施例の処理手順を示すフロー図、
第４図は本実施例の演算処理装置を画像処理に利用した
場合の説明図である。
第１図において、１は演算命令の格納される命令レジス
タ、２はファンクションコードの格納されるファンクシ
ョンコードレジスタ、３は演算機能選択手段としての演
算ファンクションセレクタ、４はフラグセレクタ、５は
演算フラグ、６は演算器をそれぞれ示している。なお、
同図において演算器６への入力および出力については図
示を省略しであるが、第５図に示したものと同様でよい
。
タ、２はファンクションコードの格納されるファンクシ
ョンコードレジスタ、３は演算機能選択手段としての演
算ファンクションセレクタ、４はフラグセレクタ、５は
演算フラグ、６は演算器をそれぞれ示している。なお、
同図において演算器６への入力および出力については図
示を省略しであるが、第５図に示したものと同様でよい
。
同図において、命令レジスタ１には演算器６に対してフ
ァンクションコードＳＦＣを直接的あるいは間接的に指
示する命令コードＦＭ、ＦＣ／ＦＧＳが格納されている
。すなわち、該命令レジスタ１は１ビツトのＦＭフィー
ルド（ＦＭ＝Ｏで！接命令）と、３ビツトのＦＣ／ＦＧ
Ｓフィールドとで構成されている。
ァンクションコードＳＦＣを直接的あるいは間接的に指
示する命令コードＦＭ、ＦＣ／ＦＧＳが格納されている
。すなわち、該命令レジスタ１は１ビツトのＦＭフィー
ルド（ＦＭ＝Ｏで！接命令）と、３ビツトのＦＣ／ＦＧ
Ｓフィールドとで構成されている。
ファンクションコードレジスタ２は、それぞれ３ビツト
構成のファンクションコードが格納されるＦＣＯとＰＣ
Ｉとの両フィールドからなる。ここでＦＣＯには後述の
フラグセレクタ４がら、出力ＦＣＣ＝ ０のときに演算
器６に与えられるべきファンクションコードが格納され
ており、ＦＣｌにはＦＣＣ＝ １のときに演算器６に与
えられるべきファンクションコードが格納されている。
構成のファンクションコードが格納されるＦＣＯとＰＣ
Ｉとの両フィールドからなる。ここでＦＣＯには後述の
フラグセレクタ４がら、出力ＦＣＣ＝ ０のときに演算
器６に与えられるべきファンクションコードが格納され
ており、ＦＣｌにはＦＣＣ＝ １のときに演算器６に与
えられるべきファンクションコードが格納されている。
本実施例においては、たとえば第２図（Ｃ）に示されて
いるように、ＦＣＯ＝０１０、すなわち加算を行なわず
にディストネーション値りをそのまま出力する命令が格
納されており、一方にはＦＣ１＝ｌＯ１、すなわちソー
ス値Ｓとディストネーション値りとを加算する命令が格
納されている。なおこれらの場合、演算器６に対して与
えられるロジックモードＬ Ｍは算術演算として“０”
が指定されているものとする。
いるように、ＦＣＯ＝０１０、すなわち加算を行なわず
にディストネーション値りをそのまま出力する命令が格
納されており、一方にはＦＣ１＝ｌＯ１、すなわちソー
ス値Ｓとディストネーション値りとを加算する命令が格
納されている。なおこれらの場合、演算器６に対して与
えられるロジックモードＬ Ｍは算術演算として“０”
が指定されているものとする。
なお、上記ファンクンヨンコードレジスタ２のＦＣＯお
よびＦＣＩの各内容は、命令レジスタ１からのＦＣ／Ｆ
ＧＳによって制御卸されるフラグセレクタ４からの出力
ＦＣＣに対応して格納される。
よびＦＣＩの各内容は、命令レジスタ１からのＦＣ／Ｆ
ＧＳによって制御卸されるフラグセレクタ４からの出力
ＦＣＣに対応して格納される。
フラグセレクタ４は、演算器６から出力される演算フラ
グ５の内の１つを選択する機能を有しており、かかる選
択はＦＣ／ＦＧＳによって制御されている。ここで、Ｆ
Ｃ／ＦＧＳと選択される演算フラグとの関係は第２図ら
）に示す通りとなっている。たとえば、ＦＣ／ＦＧＳ＝
０１０の場合には、演算フラグＸが選択され、この値が
ＦＣＣとして演算ファンクンヨンセレクタ３に出力され
る。
グ５の内の１つを選択する機能を有しており、かかる選
択はＦＣ／ＦＧＳによって制御されている。ここで、Ｆ
Ｃ／ＦＧＳと選択される演算フラグとの関係は第２図ら
）に示す通りとなっている。たとえば、ＦＣ／ＦＧＳ＝
０１０の場合には、演算フラグＸが選択され、この値が
ＦＣＣとして演算ファンクンヨンセレクタ３に出力され
る。
演算ファンクションセレクタ３ではこのＦＣＣと命令レ
ジスタ１からのＦＭ小出力によって演算器６への出力Ｓ
ＦＣが選択される。ここで、ＦＭとＦＣＣとの対応関係
は第２図（ａ）に示される通りであり、ＦＭ＝Ｏの場合
にはＦＣＣの入力に係わらず命令レジスタｌからのＦ
Ｃ／Ｆ Ｇ Ｓにより演算フラグ５の内のいずれかが直
接指定され、指定された演算フラグの値に基づく出力Ｓ
ＦＣがファンクンヨンコードレジスタ２より送出される
。
ジスタ１からのＦＭ小出力によって演算器６への出力Ｓ
ＦＣが選択される。ここで、ＦＭとＦＣＣとの対応関係
は第２図（ａ）に示される通りであり、ＦＭ＝Ｏの場合
にはＦＣＣの入力に係わらず命令レジスタｌからのＦ
Ｃ／Ｆ Ｇ Ｓにより演算フラグ５の内のいずれかが直
接指定され、指定された演算フラグの値に基づく出力Ｓ
ＦＣがファンクンヨンコードレジスタ２より送出される
。
一方、ＦＭ＝１の場合には、間接指定としてフラグセレ
クタ４からの出力ＦＣＣに対応した出力が選択される。
クタ４からの出力ＦＣＣに対応した出力が選択される。
すなわち、ＦＭ＝１でかつＦＣ／ＦＧＳ＝０１０である
場合、フラグセレクタ４により演算フラグＸが選択され
る。ここでＸ−０である場合にはＦＣＣ＝０が演算ファ
ンクションセレクタ３に対して入力される。ここで演算
ファンクションセレクタ３は第２図（ａ）により、ファ
ンクションコードレジスタ２のＦＣＯ＝００１を選択し
、これをファンクションコード５ＦＣ＝００１（Ｄ）と
して演算器６に対して出力する。
場合、フラグセレクタ４により演算フラグＸが選択され
る。ここでＸ−０である場合にはＦＣＣ＝０が演算ファ
ンクションセレクタ３に対して入力される。ここで演算
ファンクションセレクタ３は第２図（ａ）により、ファ
ンクションコードレジスタ２のＦＣＯ＝００１を選択し
、これをファンクションコード５ＦＣ＝００１（Ｄ）と
して演算器６に対して出力する。
演算器６は当該ＳＦＣの入力に基づいて、ソース値Ｓと
の加算を行なうことなくディストネーション値りをその
まま出力値Ｆとする。
の加算を行なうことなくディストネーション値りをその
まま出力値Ｆとする。
また、ＦＭ＝１でかつＦＣＣ＝１となった場合には、Ｆ
Ｃ１＝１０１が５ＦＣ＝１０１ （Ｓ＋Ｄ）として演
算器６に出力され、演算器６ではこれに基づいて当該フ
ァンクションであるソース値Ｓとディストネーション値
りとの加算を行い、この結果を出力Ｆとする。
Ｃ１＝１０１が５ＦＣ＝１０１ （Ｓ＋Ｄ）として演
算器６に出力され、演算器６ではこれに基づいて当該フ
ァンクションであるソース値Ｓとディストネーション値
りとの加算を行い、この結果を出力Ｆとする。
上記演算処理手順をフロー図に示したものが第３図（ｂ
）である。すなわち、演算処理が開始されると、まず演
算フラグ５を確定するフラグ確定演算が実行される（ス
テップ３０１）。
）である。すなわち、演算処理が開始されると、まず演
算フラグ５を確定するフラグ確定演算が実行される（ス
テップ３０１）。
次に、前処理として、上記ステップ３０１で確定された
演算フラグに基づいて、ファンクションコードレジスタ
２のＦＣＯおよびＦＣＩの両フィールドに任意のファン
クションコードＳＦＣを格納する（ステップ３０２）。
演算フラグに基づいて、ファンクションコードレジスタ
２のＦＣＯおよびＦＣＩの両フィールドに任意のファン
クションコードＳＦＣを格納する（ステップ３０２）。
次に、間接演算として命令レジスタｌよりＦＭ＝１．Ｆ
Ｃ／ＦＧＳ＝０１０が演算ファンクションセレクタ３に
対して与えられ、ＦＣＣ＝Ｘフラグが選択される。この
Ｘの値に基づいて、ＳＦＣとしてＦＣＯ又はＰＣＩの格
納値が演算器６に対して出力され、このＳＦＣのファン
クションに対応した演算処理（上記例ではＤ又はＳ十Ｄ
）が実行される（ステップ３０３）。続いて、ループ判
定が行なわれ（ステップ３０４）、上記間接演算をルー
プが終了するまで繰り返される。
Ｃ／ＦＧＳ＝０１０が演算ファンクションセレクタ３に
対して与えられ、ＦＣＣ＝Ｘフラグが選択される。この
Ｘの値に基づいて、ＳＦＣとしてＦＣＯ又はＰＣＩの格
納値が演算器６に対して出力され、このＳＦＣのファン
クションに対応した演算処理（上記例ではＤ又はＳ十Ｄ
）が実行される（ステップ３０３）。続いて、ループ判
定が行なわれ（ステップ３０４）、上記間接演算をルー
プが終了するまで繰り返される。
以上の説明をビットマツプメモリ上のビット転送に適用
したものが第４図である。第４図ではＣＲＴの画面上に
おいて、背景画素としてのＤ領域上に、ｒ ７１． Ｊ
を示す文字パターンの存在するＳｌ域の画素を転送する
場合を示しており、ＣＲＴ上の表示としてＤ領域の画素
を優先させるか（先（多光）、転送されるＳ領域の画素
を優先させるか（後侵先）、あるいは重複した画素を混
合色とするかを選択するものとする。
したものが第４図である。第４図ではＣＲＴの画面上に
おいて、背景画素としてのＤ領域上に、ｒ ７１． Ｊ
を示す文字パターンの存在するＳｌ域の画素を転送する
場合を示しており、ＣＲＴ上の表示としてＤ領域の画素
を優先させるか（先（多光）、転送されるＳ領域の画素
を優先させるか（後侵先）、あるいは重複した画素を混
合色とするかを選択するものとする。
このようなビット転送に際しては、まずＤ領域上の画素
の有無を判定し、この判定結果に基づいて論理演算を行
なう必要がある。この場合、上記優先処理に際しては、
Ｚフラグの結果によって論理演算のファンクションが決
定される。ここではまず、先優光表示か後優先表示かあ
るいは混合表示かが選択されて、ファンクションコード
レジスタ２に対して各ファンクションに対応した３ビツ
トのコードが格納される。たとえば、後優先表示の場合
にはＦＣＯ二１００ （Ｓ）、ＦＣ１＝１００（Ｓ）、
先優光表示の場合にはＦＣＯ＝０１０（Ｄ）、ＦＣ１＝
１００ （Ｓ） 、混合表示の場合にはＦＣＯ＝１０１
（Ｓ ＥＸＯＲＤ）、ＦＣ１＝１００ （Ｓ）
がそれぞれ格納される。上記の状態において、命令レジ
スタからはＦＭ＝１でかつＦＣ／ＦＧＳ＝ １１０が出
力され、フラグセレクタ４からは２フラグの値がＦＣＣ
として演算ファンクションセレクタ３に対して出力され
る。演算ファンクションセレクタ３では、ＦＣＣの値に
よりＦＣＯかＰＣＩに格納されたいずれかのファンクシ
ョンコードをＳＦＣとして演算器６に出力し、第４図に
示されるようなＣＲＴ上の文字表示を実現する。なお、
このとき演算器６に対して与えられる論理モードはＬＭ
＝１、すなわち論理演算モードとなっているものとする
。
の有無を判定し、この判定結果に基づいて論理演算を行
なう必要がある。この場合、上記優先処理に際しては、
Ｚフラグの結果によって論理演算のファンクションが決
定される。ここではまず、先優光表示か後優先表示かあ
るいは混合表示かが選択されて、ファンクションコード
レジスタ２に対して各ファンクションに対応した３ビツ
トのコードが格納される。たとえば、後優先表示の場合
にはＦＣＯ二１００ （Ｓ）、ＦＣ１＝１００（Ｓ）、
先優光表示の場合にはＦＣＯ＝０１０（Ｄ）、ＦＣ１＝
１００ （Ｓ） 、混合表示の場合にはＦＣＯ＝１０１
（Ｓ ＥＸＯＲＤ）、ＦＣ１＝１００ （Ｓ）
がそれぞれ格納される。上記の状態において、命令レジ
スタからはＦＭ＝１でかつＦＣ／ＦＧＳ＝ １１０が出
力され、フラグセレクタ４からは２フラグの値がＦＣＣ
として演算ファンクションセレクタ３に対して出力され
る。演算ファンクションセレクタ３では、ＦＣＣの値に
よりＦＣＯかＰＣＩに格納されたいずれかのファンクシ
ョンコードをＳＦＣとして演算器６に出力し、第４図に
示されるようなＣＲＴ上の文字表示を実現する。なお、
このとき演算器６に対して与えられる論理モードはＬＭ
＝１、すなわち論理演算モードとなっているものとする
。
このように、本実施例によれば演算フラグの値によって
直ちにＦＣＯ又はＰＣＩに格納されたファンクションモ
ードが選択されて演算器６に対して出力される。このた
め、プログラム等のソフトウェアによって演算フラグの
状態を判断することなくファンクションモードを決定す
ることができる。このた約特に繰り返し演算の高速化を
実現することができる。
直ちにＦＣＯ又はＰＣＩに格納されたファンクションモ
ードが選択されて演算器６に対して出力される。このた
め、プログラム等のソフトウェアによって演算フラグの
状態を判断することなくファンクションモードを決定す
ることができる。このた約特に繰り返し演算の高速化を
実現することができる。
また上記のように、ファンクションコードレジスタ２に
対して複数のファンクションコードを登録しておき、フ
ラグセレクタ４により演算フラグ５の格納値を選択的に
出力することにより、各演算フラグ５に対応した各種の
ファンクションを選択することが可能となり、加算処理
のみに限定されることなく、汎用性の高い各種の演算処
理を実現することができる。
対して複数のファンクションコードを登録しておき、フ
ラグセレクタ４により演算フラグ５の格納値を選択的に
出力することにより、各演算フラグ５に対応した各種の
ファンクションを選択することが可能となり、加算処理
のみに限定されることなく、汎用性の高い各種の演算処
理を実現することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ファンクションコードレジスタ２としては、
ＦＣＯおよびＰＣＩの一対のフィールドのみを有してい
る場合について説明したが、さらに複数のファンクショ
ンコードが格納可能なものとしてもよい。
ＦＣＯおよびＰＣＩの一対のフィールドのみを有してい
る場合について説明したが、さらに複数のファンクショ
ンコードが格納可能なものとしてもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、本発明によればファンクションコードレジス
タに格納された複数のファンクションコードを演算フラ
グ値の入力にともない選択的に演算器に対して出力する
ことにより、各種機能による汎用性が高くかつ高速な演
算処理を実現することができる。
タに格納された複数のファンクションコードを演算フラ
グ値の入力にともない選択的に演算器に対して出力する
ことにより、各種機能による汎用性が高くかつ高速な演
算処理を実現することができる。
第１図は本発明の一実施例である演算処理装置を示すブ
ロック図、 第２図（ａ）〜（Ｃ）は実施例における命令コードの内
容を示す説明図、 第３図（ａ）、 （ｂ）は従来技術との比較による実施
例の処理手順を示すフロー図、 第４図は実施例の演算処理装菅を画像処理に利用した場
合の説明図、 第５図は従来技術における演算処理装置を示すブロック
図である。 ■・・・命令レジスタ、２・・・ファンクションコード
レジスタ、３・・・演算ファンクションセレクタ（演算
機能選択手段）、４・・・フラグセレクタ、５・・・演
算フラグ、６・・・演算器、７ａ、７ｂ・・・シフト回
路、８．９・・・レジスタ、１０・・・演算フラグ、１
１・・・レジスタ。 代理人 弁理士 筒 井 大 和 第３図 （ａ） （ｂ）
ロック図、 第２図（ａ）〜（Ｃ）は実施例における命令コードの内
容を示す説明図、 第３図（ａ）、 （ｂ）は従来技術との比較による実施
例の処理手順を示すフロー図、 第４図は実施例の演算処理装菅を画像処理に利用した場
合の説明図、 第５図は従来技術における演算処理装置を示すブロック
図である。 ■・・・命令レジスタ、２・・・ファンクションコード
レジスタ、３・・・演算ファンクションセレクタ（演算
機能選択手段）、４・・・フラグセレクタ、５・・・演
算フラグ、６・・・演算器、７ａ、７ｂ・・・シフト回
路、８．９・・・レジスタ、１０・・・演算フラグ、１
１・・・レジスタ。 代理人 弁理士 筒 井 大 和 第３図 （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、ファンクションコードの入力によって演算を行なう
演算器と、演算器の演算実行結果によって格納値の変化
する演算フラグと、少なくとも２以上のファンクション
コードの格納されるファンクションコードレジスタと、
演算命令の格納される命令レジスタと、命令レジスタか
らの命令に基づいて上記演算フラグの値を入力するとと
もに該値に対応したファンクションコードを選択的に演
算器に対して出力する演算機能選択手段とを備えた演算
処理装置。 ２、２以上の演算フラグを備え、該演算フラグからの出
力を選択的に上記演算機能選択手段に対して出力するフ
ラグセレクタを備えていることを特徴とする請求項１記
載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093195A JPH0776912B2 (ja) | 1988-04-15 | 1988-04-15 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093195A JPH0776912B2 (ja) | 1988-04-15 | 1988-04-15 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01263828A true JPH01263828A (ja) | 1989-10-20 |
| JPH0776912B2 JPH0776912B2 (ja) | 1995-08-16 |
Family
ID=14075798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093195A Expired - Fee Related JPH0776912B2 (ja) | 1988-04-15 | 1988-04-15 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776912B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116334A (ja) * | 1984-07-03 | 1986-01-24 | Mitsubishi Electric Corp | デ−タ処理装置 |
-
1988
- 1988-04-15 JP JP63093195A patent/JPH0776912B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116334A (ja) * | 1984-07-03 | 1986-01-24 | Mitsubishi Electric Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0776912B2 (ja) | 1995-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |