JPH01260698A - Ｒｏｍ制御処理装置 - Google Patents
Ｒｏｍ制御処理装置Info
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- JPH01260698A JPH01260698A JP63086985A JP8698588A JPH01260698A JP H01260698 A JPH01260698 A JP H01260698A JP 63086985 A JP63086985 A JP 63086985A JP 8698588 A JP8698588 A JP 8698588A JP H01260698 A JPH01260698 A JP H01260698A
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- 238000012545 processing Methods 0.000 claims abstract description 26
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- 238000012546 transfer Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭ （読出し専用記１意素子）内に蓄積さ
れたプログラムおよび／またはデータ（以下、プログラ
ム等と称する）によって制御されるＲＯＭ制御処理装置
に関し、特にＲＯＭ内のプログラム等の障害検出および
更新を行うＲＯＭ制御処理装置に関する。
れたプログラムおよび／またはデータ（以下、プログラ
ム等と称する）によって制御されるＲＯＭ制御処理装置
に関し、特にＲＯＭ内のプログラム等の障害検出および
更新を行うＲＯＭ制御処理装置に関する。
従来、この種のＲＯＭ制御処理装置では、一般に１ワー
ド８ビツト構成の汎用ＲＯＭが使用されているので、Ｒ
ＯＭ内のプログラム等の障害を検出するために１ワ一ド
単位にパリティビットを付加することはできず、ＲＯＭ
の最終の数ワードから数十ワードを利用してＣＲＣ（Ｃ
ｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃ、ｙ Ｃｈｅｃｋ）コ
ード、チエ’７クサムコード等の誤り検出コードを付加
し診断プログラム等を用いてＲＯＭ内のプログラム等の
ＣＲＣチエツクやチエツクサム検査を行うことにより、
ＲＯＭ内のプログラム等の信頼性を確保していた。
ド８ビツト構成の汎用ＲＯＭが使用されているので、Ｒ
ＯＭ内のプログラム等の障害を検出するために１ワ一ド
単位にパリティビットを付加することはできず、ＲＯＭ
の最終の数ワードから数十ワードを利用してＣＲＣ（Ｃ
ｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃ、ｙ Ｃｈｅｃｋ）コ
ード、チエ’７クサムコード等の誤り検出コードを付加
し診断プログラム等を用いてＲＯＭ内のプログラム等の
ＣＲＣチエツクやチエツクサム検査を行うことにより、
ＲＯＭ内のプログラム等の信頼性を確保していた。
また、ＲＯＭ内のプログラム等の変更は、関連する全て
のＲＯＭを交換することによって行われていた。
のＲＯＭを交換することによって行われていた。
上述した従来のＲＯＭ制御処理装置では、パリティチエ
ツク方式によるＲＯＭ内のプログラム等の障害チエツク
を実施することができないので、ＣＲＣ方式、チエツク
サム検査等により診断プログラム等を用いてＲＯＭ内の
プログラム等の障害を検出しており、ＲＯＭ内のプログ
ラム等の障害チエツクが常時行われるわけではないため
、現実にＲＯＭ内のプログラム等に障害が発生した時点
ではＲＯＭ内のプログラム等の障害を検出することがで
きす、プログラムの暴走等の二次的な現象によってしか
ＲＯＭ内のプログラム等の障害を検出することができな
いという欠点がある。
ツク方式によるＲＯＭ内のプログラム等の障害チエツク
を実施することができないので、ＣＲＣ方式、チエツク
サム検査等により診断プログラム等を用いてＲＯＭ内の
プログラム等の障害を検出しており、ＲＯＭ内のプログ
ラム等の障害チエツクが常時行われるわけではないため
、現実にＲＯＭ内のプログラム等に障害が発生した時点
ではＲＯＭ内のプログラム等の障害を検出することがで
きす、プログラムの暴走等の二次的な現象によってしか
ＲＯＭ内のプログラム等の障害を検出することができな
いという欠点がある。
また、ＲＯＭ内のプログラム等は書ぎ換えることができ
ないので、多数のＲＯＭを含んで構成されたＲＯＭ制御
処理装置では、ＲＯＭ内のプログラム等の変更が必要に
なった時点で変更部分に関連する全てのＲＯＭを交換し
なければならないという欠点がある。
ないので、多数のＲＯＭを含んで構成されたＲＯＭ制御
処理装置では、ＲＯＭ内のプログラム等の変更が必要に
なった時点で変更部分に関連する全てのＲＯＭを交換し
なければならないという欠点がある。
本発明の目的は、上述の点に鑑み、ＲＯＭ内のプログラ
ム等をＲＡＭ （読出し書込み可能記憶素子）上に複写
し変更用ＲＯＭの変更情報に基づいて変更して実動作プ
ログラムを編集するごとにより、現実にプログラム等に
障害が発生した時点でプログラム等の障害を検出して即
座に障害処理ルーチンを起動することかできるとともに
、プログラム等の変更が必要になったときに変更部分に
関連する全てのＲＯＭを交換する必要のない高信頼性か
つ高柔軟性を有するＲＯＭ制御処理装置を提供すること
にある。
ム等をＲＡＭ （読出し書込み可能記憶素子）上に複写
し変更用ＲＯＭの変更情報に基づいて変更して実動作プ
ログラムを編集するごとにより、現実にプログラム等に
障害が発生した時点でプログラム等の障害を検出して即
座に障害処理ルーチンを起動することかできるとともに
、プログラム等の変更が必要になったときに変更部分に
関連する全てのＲＯＭを交換する必要のない高信頼性か
つ高柔軟性を有するＲＯＭ制御処理装置を提供すること
にある。
本発明のＲＯＭ制御処理装置は、ＲＯＭ内に蓄積された
プログラム等によって制御されるＲＯＭ制御処理装置に
おいて、プログラム等を蓄積する１つ以上のＲＯＭと、
このＲＯＭ内のプログラム等に対する変更情幸浸を蓄積
する変更用ＲＯＭと、前記ＲＯＭ内のプログラム等を蓄
積するのに十分な容量を持つＲＡ Ｍと、このＲＡＭに
書き込まれるプログラム等に対するパリティ生成および
前記ＲＡＭから読み出されるプログラム等のパリティ検
出を行うパリティ生成／検出回路と、前記ＲＡＭに対す
る読み／書き制御を強制的に読出し専用とする読み／書
き制御回路と、前記ＲＯＭ内のプロクラム等を前記パリ
ティ生成／検出回路によりパリティビットを付加しなが
ら前記ＲＡ Ｍに複写し前記変更用ＲＯＭ内の変更情報
に基づいて変更して実動作プログラム等を編集するとと
もに前記読み／書き制御回路により前記ＲＡＭを強制的
に読出し専用として前記ＲＡ Ｍ−ｔ：に編集された実
動作プログラム等に対する書込み禁止保護を行う初期設
定ブロクラムを格納するＲＯＭ−ＩＰＬ、とを有する。
プログラム等によって制御されるＲＯＭ制御処理装置に
おいて、プログラム等を蓄積する１つ以上のＲＯＭと、
このＲＯＭ内のプログラム等に対する変更情幸浸を蓄積
する変更用ＲＯＭと、前記ＲＯＭ内のプログラム等を蓄
積するのに十分な容量を持つＲＡ Ｍと、このＲＡＭに
書き込まれるプログラム等に対するパリティ生成および
前記ＲＡＭから読み出されるプログラム等のパリティ検
出を行うパリティ生成／検出回路と、前記ＲＡＭに対す
る読み／書き制御を強制的に読出し専用とする読み／書
き制御回路と、前記ＲＯＭ内のプロクラム等を前記パリ
ティ生成／検出回路によりパリティビットを付加しなが
ら前記ＲＡ Ｍに複写し前記変更用ＲＯＭ内の変更情報
に基づいて変更して実動作プログラム等を編集するとと
もに前記読み／書き制御回路により前記ＲＡＭを強制的
に読出し専用として前記ＲＡ Ｍ−ｔ：に編集された実
動作プログラム等に対する書込み禁止保護を行う初期設
定ブロクラムを格納するＲＯＭ−ＩＰＬ、とを有する。
本発明のＲＯＭ制御処理装置では、１つ以上のＲＯＭが
プログラム等を蓄積し、変更用ＲＯＭがＲＯＭ内のプロ
グラム等に対する変更情報を蓄積し、ＲＡＭがＲＯＭ内
のプログラム等を蓄積するのに十分な容量を持ち、パリ
ティ生成／検出回路がＲＡＭに書き込まれるプロゲラｌ
、等に対するパリティ生成およびＲＡＭから読み出され
るプログラム等のパリティ検出を行い、読み／書き制御
回路がＲＡＭに対する読み／書き制御を強制的に読出し
専用とし、ＲＯＭ−ＩＰＬに格納された初期設定プログ
ラムがＲＯＭ内のプログラム等をパリティ生成／検出回
路によりパリティビットをイ」加しながらＲＡＭに複写
し変更用ＲＯＭ内の変更情報に栽づいて変更して実動作
プログラム等を編集するとともに読み／書き制御回路に
よりＲＡＭを強制的に読出し専用としてＲＡＭ上に編集
された実動作プログラム等に対する書込み禁止保護を行
〔実施例〕 次に、本発明について図面を参照して詳細に説明する。
プログラム等を蓄積し、変更用ＲＯＭがＲＯＭ内のプロ
グラム等に対する変更情報を蓄積し、ＲＡＭがＲＯＭ内
のプログラム等を蓄積するのに十分な容量を持ち、パリ
ティ生成／検出回路がＲＡＭに書き込まれるプロゲラｌ
、等に対するパリティ生成およびＲＡＭから読み出され
るプログラム等のパリティ検出を行い、読み／書き制御
回路がＲＡＭに対する読み／書き制御を強制的に読出し
専用とし、ＲＯＭ−ＩＰＬに格納された初期設定プログ
ラムがＲＯＭ内のプログラム等をパリティ生成／検出回
路によりパリティビットをイ」加しながらＲＡＭに複写
し変更用ＲＯＭ内の変更情報に栽づいて変更して実動作
プログラム等を編集するとともに読み／書き制御回路に
よりＲＡＭを強制的に読出し専用としてＲＡＭ上に編集
された実動作プログラム等に対する書込み禁止保護を行
〔実施例〕 次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例のＲＯＭ制御処理装置の構
成を示す回路ブロック図である。本実施例のＲＯＭ制御
処理装置は、初期設定検出回路１０と、ＣＰＵ（中央処
理装置）２０と、ＲＯＭ−ＩＰＬ （ＲＯＭ −Ｉｎ１
ｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄｅｒ ） ３
０と、２つのＲＡＭ−Ａ４０およびＲＡＭ−８４１と、
複数のＲＯＭ −Ａ５０．・・・、ＲＯＭ−２５９と、
変更用ＲＯＭ６０と、読み／書き制御回路７０と、パリ
ティ生成／検出回路８０と、変更用ＲＯＭ実装検出回路
９０と、入出力制御回路１００とを含んで構成されてい
る。
成を示す回路ブロック図である。本実施例のＲＯＭ制御
処理装置は、初期設定検出回路１０と、ＣＰＵ（中央処
理装置）２０と、ＲＯＭ−ＩＰＬ （ＲＯＭ −Ｉｎ１
ｔｉａｌ Ｐｒｏｇｒａｍ Ｌｏａｄｅｒ ） ３
０と、２つのＲＡＭ−Ａ４０およびＲＡＭ−８４１と、
複数のＲＯＭ −Ａ５０．・・・、ＲＯＭ−２５９と、
変更用ＲＯＭ６０と、読み／書き制御回路７０と、パリ
ティ生成／検出回路８０と、変更用ＲＯＭ実装検出回路
９０と、入出力制御回路１００とを含んで構成されてい
る。
ＲＯＭ−ＩＰＬ３０は、ＲＯＭ−Ａ３０． ・・、Ｒ
ＯＭ−２５９内のプログラム等をパリティ生成／検出回
路８０によりパリティヒツトを生成して付加しながらＲ
ＡＭ−Ａ４０に複写しく以下、メモリコピーと称する）
、メモリコピーしたＲＡｌｖｌ−Ａ４０上のプログラム
等を変更用ＲＯＭ６（ｌ内の変更情報に基ついて変更し
て実動作プログラム等を編集するとともに、読め／書き
制刊１回路７０によりＲＡ Ｍ−Ａ４０を強制的に読出
し専用としてＲＡＩｖｌ−Ａ４０上に編集された実動作
プログラム等に対する書込め禁止保護を行う初期設定プ
ログラムを格納している読出し専用記憶素子である。
ＯＭ−２５９内のプログラム等をパリティ生成／検出回
路８０によりパリティヒツトを生成して付加しながらＲ
ＡＭ−Ａ４０に複写しく以下、メモリコピーと称する）
、メモリコピーしたＲＡｌｖｌ−Ａ４０上のプログラム
等を変更用ＲＯＭ６（ｌ内の変更情報に基ついて変更し
て実動作プログラム等を編集するとともに、読め／書き
制刊１回路７０によりＲＡ Ｍ−Ａ４０を強制的に読出
し専用としてＲＡＩｖｌ−Ａ４０上に編集された実動作
プログラム等に対する書込め禁止保護を行う初期設定プ
ログラムを格納している読出し専用記憶素子である。
ＲＡＭ−Ａ４０は、ＲＯＭ−Ａ３０．・・・、ＲＯＭ−
２５９内のプログラム等を蓄積するのに十分な容量を持
つ１ワード９ヒツトの構成を有する読出し書込み可能記
憶素子である。
２５９内のプログラム等を蓄積するのに十分な容量を持
つ１ワード９ヒツトの構成を有する読出し書込み可能記
憶素子である。
ＲＯＭ−Ａ３０．・・、ＲＯＭ−Ｚ５９ば、１ワード８
ビットの構成を有する読出し専用記１．ａ素子であり、
本実施例のＲＯＭ制御処理装置を制？ｉｌするプログラ
ム等（障害処理ルーチンを含む）を格納している。
ビットの構成を有する読出し専用記１．ａ素子であり、
本実施例のＲＯＭ制御処理装置を制？ｉｌするプログラ
ム等（障害処理ルーチンを含む）を格納している。
第２図は、本実施例のＲＯＭ制御処理装置におけるメモ
リ割付６ノを示す図（メモリマツプ）である。本実施例
のＲＯＭ制御処理装置では、使用するメモリのエリア（
ＣＰＵ２０のアドレス空間）を１６個のバンクに分割し
、０バンクをＲＯＭ−１ｒ−’Ｌ３０のＲＯＭ−ＩＰＬ
エリア、１〜７ハンクをＲＡＭ−Ａ４０およびＲＡｌｖ
ｌ−Ｂ４１のＲＡＭエリア、８〜１１バンクをＲＯＭ
−Ａ５０．・・・、ＲＯＭ−２５９のＲＯＭエリア、１
２および１３バンクを未使用エリア、ならびに１４およ
び１５バンクを変更用ＲＯＭ６０の変更用ＲＯＭエリア
としている。なお、ＲＡＭ−Ａ４０は１〜４バンクに、
ＲＡＭ−８４１は５〜７ハンクにそれぞれ対応している
。
リ割付６ノを示す図（メモリマツプ）である。本実施例
のＲＯＭ制御処理装置では、使用するメモリのエリア（
ＣＰＵ２０のアドレス空間）を１６個のバンクに分割し
、０バンクをＲＯＭ−１ｒ−’Ｌ３０のＲＯＭ−ＩＰＬ
エリア、１〜７ハンクをＲＡＭ−Ａ４０およびＲＡｌｖ
ｌ−Ｂ４１のＲＡＭエリア、８〜１１バンクをＲＯＭ
−Ａ５０．・・・、ＲＯＭ−２５９のＲＯＭエリア、１
２および１３バンクを未使用エリア、ならびに１４およ
び１５バンクを変更用ＲＯＭ６０の変更用ＲＯＭエリア
としている。なお、ＲＡＭ−Ａ４０は１〜４バンクに、
ＲＡＭ−８４１は５〜７ハンクにそれぞれ対応している
。
第３図は、変更用ＲＯＭエリア（変更用ＲＯＭ６０）の
データ構成を示す図である。変更用ＲＯＭコニリアは、
ＲＯＭ−Ａ３０． ・・・、ＲＯＭ−Ｚ５９のフ。
データ構成を示す図である。変更用ＲＯＭコニリアは、
ＲＯＭ−Ａ３０． ・・・、ＲＯＭ−Ｚ５９のフ。
ログラム等の変更部分のアドレス、ＲＯＭ−Ａ３０゜・
・、ＲＯＭ−２５９のプログラム等に対する変更データ
のアドレス等が蓄積されるアドレスエリアと、変更デー
タが蓄積される転送元データエリアとに大きく分けられ
る。ここでは、ｍ（正整数）ワード目以降が転送元デー
タエリアであり、（３ｎ＋３）ワード目までがアドレス
エリアであるとする。
・、ＲＯＭ−２５９のプログラム等に対する変更データ
のアドレス等が蓄積されるアドレスエリアと、変更デー
タが蓄積される転送元データエリアとに大きく分けられ
る。ここでは、ｍ（正整数）ワード目以降が転送元デー
タエリアであり、（３ｎ＋３）ワード目までがアドレス
エリアであるとする。
ただし、ｎは（３ｎ＋３）＜ｒｎを満足する正整数であ
る。
る。
アドレスエリアのＯワード目には、プログラム等の変更
部分の数と一致するブロック数ｎが格納されている。ま
た、アドレスエリアの１ワード目以降は、３ワ一ド分ず
つを１ブロツクとしでおり、各ブロックの１ワード目に
は転送元アドレスが、２ワード目には転送先アドレスが
、３ワード目には転送ワード数がそれぞれ格納されてい
る。転送元アドレスは変更データが格納された転送元デ
ータエリアのアドレスを、転送先アドレスはＲＡＭ−Ａ
４０へのメモリコピー後のＲＯｌｖｌ−Ａ５０． ・・
・。
部分の数と一致するブロック数ｎが格納されている。ま
た、アドレスエリアの１ワード目以降は、３ワ一ド分ず
つを１ブロツクとしでおり、各ブロックの１ワード目に
は転送元アドレスが、２ワード目には転送先アドレスが
、３ワード目には転送ワード数がそれぞれ格納されてい
る。転送元アドレスは変更データが格納された転送元デ
ータエリアのアドレスを、転送先アドレスはＲＡＭ−Ａ
４０へのメモリコピー後のＲＯｌｖｌ−Ａ５０． ・・
・。
ＲＯＭ−２５９のプログラム等における変更部分のアド
レス（変更データが移送されるＲＡＩＶＩＡ４０のアド
レス）を、転送ワード数は変更データのワード数（ＲＡ
Ｍ−Ａ４０に転送ずべきワード数）をそれぞれ示してい
る。
レス（変更データが移送されるＲＡＩＶＩＡ４０のアド
レス）を、転送ワード数は変更データのワード数（ＲＡ
Ｍ−Ａ４０に転送ずべきワード数）をそれぞれ示してい
る。
次に、このように構成された本実施例のＲＯＭ制御処理
装置の動作について説明する。
装置の動作について説明する。
電源投入またはリセット等により初期設定検出回路１０
が動作し、ＣＰＵ２０に対して初期設定要求を行う。
が動作し、ＣＰＵ２０に対して初期設定要求を行う。
初期設定検出回路１０から初期設定要求を受けたＣＰＵ
２０は、ＲＯＭ−ＩＰＬ３０内に格納された初期設定プ
ログラムによって、第４図に示すように、ＲＯＭ−Ａ３
０． ・・・、ＲＯＭ−２５９（ＲＯＭエリア）内の
プログラム等をデータバスを介して読め出し、ＲＡＭ−
Ａ４０ （ＲＡＭエリアの１〜４バンク）にワード単位
に格納する。この際、パリティ生成／検出回路８０によ
りデータバス上のプログラム等のパリティヒツトの値を
求めてワード単位にパリティ生成を行い、ＲＡＭ−Ａ４
０の対応するワードの９ヒント目にパリティピッＩ・を
書き込みながらＲＡＭ−Ａ４０に対して順次メモリコピ
ーが行われる。この結果、ＲＯＩｖｌ−Ａ５０．・・・
、 ＲＯｈ／ｌ−Ｚ５９（ＲＯＭエリア）のプログラ
ム等がＲＡＭ−Ａ４０（ＲＡＭエリアの１〜４バンク）
に転送される。
２０は、ＲＯＭ−ＩＰＬ３０内に格納された初期設定プ
ログラムによって、第４図に示すように、ＲＯＭ−Ａ３
０． ・・・、ＲＯＭ−２５９（ＲＯＭエリア）内の
プログラム等をデータバスを介して読め出し、ＲＡＭ−
Ａ４０ （ＲＡＭエリアの１〜４バンク）にワード単位
に格納する。この際、パリティ生成／検出回路８０によ
りデータバス上のプログラム等のパリティヒツトの値を
求めてワード単位にパリティ生成を行い、ＲＡＭ−Ａ４
０の対応するワードの９ヒント目にパリティピッＩ・を
書き込みながらＲＡＭ−Ａ４０に対して順次メモリコピ
ーが行われる。この結果、ＲＯＩｖｌ−Ａ５０．・・・
、 ＲＯｈ／ｌ−Ｚ５９（ＲＯＭエリア）のプログラ
ム等がＲＡＭ−Ａ４０（ＲＡＭエリアの１〜４バンク）
に転送される。
ＲＯＭ−Ａ３０． ・・・、ＲＯＭ−２５９のプログ
ラム等のＲＡＭ−Ａ４０への転送完了後、ＣＰＵ２０は
、初１す］設定ブ１：１グラムによりＣＲＣチエツクが
正常であるか否かを判定し、ＣＲＣチエツクが正常であ
れば、入出力制御回路１００を介して変更用ＲＯＭ実装
検出回路９０により変更用ＲＯＭ２Ｏの実装の有無を検
出する。変更用ＲＯＭ６０が実装されていたならば、Ｃ
ＰＵ２０は、データバスを介してこれを検知し、変更用
ＲＯＭ６０（変更用ＲＯＭエリア）の変更情報に基づい
てＲＡＭ−Ａ４０上のプログラム等を変更して実動作プ
ログラム等を編集する。
ラム等のＲＡＭ−Ａ４０への転送完了後、ＣＰＵ２０は
、初１す］設定ブ１：１グラムによりＣＲＣチエツクが
正常であるか否かを判定し、ＣＲＣチエツクが正常であ
れば、入出力制御回路１００を介して変更用ＲＯＭ実装
検出回路９０により変更用ＲＯＭ２Ｏの実装の有無を検
出する。変更用ＲＯＭ６０が実装されていたならば、Ｃ
ＰＵ２０は、データバスを介してこれを検知し、変更用
ＲＯＭ６０（変更用ＲＯＭエリア）の変更情報に基づい
てＲＡＭ−Ａ４０上のプログラム等を変更して実動作プ
ログラム等を編集する。
例えば、変更用ＲＯＭ６０の変更情報が第５図に示すよ
うになっているとすると、ＣＰＵ２０は、まず変更用Ｒ
ＯＭ２Ｏの１ワード目の転送元アドレスで示される変更
用ＲＯＭ６０のアドレス“１００″から３ワード目に蓄
積されている転送ワード数“２”分の変更データ“１２
３４”および“５６７８”を１ワード目の転送元アドレ
スで示されるＲＡＭ−Ａ４０のアドレス“４”および“
５゛に転送して書き込む。このような操作をＯワード目
のブロック数“２”が示す回数だけ繰り返すことにより
、変更処理が終了する。
うになっているとすると、ＣＰＵ２０は、まず変更用Ｒ
ＯＭ２Ｏの１ワード目の転送元アドレスで示される変更
用ＲＯＭ６０のアドレス“１００″から３ワード目に蓄
積されている転送ワード数“２”分の変更データ“１２
３４”および“５６７８”を１ワード目の転送元アドレ
スで示されるＲＡＭ−Ａ４０のアドレス“４”および“
５゛に転送して書き込む。このような操作をＯワード目
のブロック数“２”が示す回数だけ繰り返すことにより
、変更処理が終了する。
このように本実施例では、書き換えることができないＲ
ＯＭ−Ａ３０．・・・、ＲＯＭ−２５９内のプロダラム
等も一旦ＲＡＭ−Ａ４０にメモリコピーすることによっ
て変更が可能となる。
ＯＭ−Ａ３０．・・・、ＲＯＭ−２５９内のプロダラム
等も一旦ＲＡＭ−Ａ４０にメモリコピーすることによっ
て変更が可能となる。
この後、ＣＰＵ２０は、入出力制御回路１００を介して
読み／書き制御回路７０によりＲＡＭ−Ａ４０の読み／
書き制御を強制的に読出し専用としてＲＡＭ−Ａ４０上
の実動作プログラムに対して書込み保護を行い、また入
出力制御回路１００を介してパリティ生成／検出回路８
０を検出モードに切り換える。
読み／書き制御回路７０によりＲＡＭ−Ａ４０の読み／
書き制御を強制的に読出し専用としてＲＡＭ−Ａ４０上
の実動作プログラムに対して書込み保護を行い、また入
出力制御回路１００を介してパリティ生成／検出回路８
０を検出モードに切り換える。
そして、ＲＡＭ−Ａ４０上の実動作プログラムに制御を
移す。
移す。
したがって、以後、通常時は、ＣＰＵ２０はＲＡＭ−Ａ
４０内の実動作プログラムにより動作する。
４０内の実動作プログラムにより動作する。
この際、パリティ生成／検出回路８０は、ＲＡ’Ｍ−Ａ
４０からデータバスに読み出される実動作プログラム等
のパリティを常時チエツクしており、パリティエラーを
検出するとＣＰＵ２０に対して割込みを発生させる。こ
のため、実動作プログラムの一部でなる障害処理ルーチ
ンに制御が移り、障害処理が行われる。
４０からデータバスに読み出される実動作プログラム等
のパリティを常時チエツクしており、パリティエラーを
検出するとＣＰＵ２０に対して割込みを発生させる。こ
のため、実動作プログラムの一部でなる障害処理ルーチ
ンに制御が移り、障害処理が行われる。
なお、上記実施例では、パリティ生成／検出回路８０を
設けたが、パリティ生成／検出回路８０の代わりに誤り
訂正回路を設りるようにしてもよい。
設けたが、パリティ生成／検出回路８０の代わりに誤り
訂正回路を設りるようにしてもよい。
以上説明したように本発明は、ＲＯＭ内のプログラム等
にパリティヒントを付加したうえでＲＡＭ１に複写し変
更用ＲＯＭ内の変更情報に基づいて変更して実動作プロ
グラムを編集するようにしたことにより、プログ弓ム等
の障害時に即座に障害処理ルーチンを起動することがで
き、障害の波及を有効に阻止できるためにＲＯＭ制御処
理装置を高信頼性のものとすることができるという効果
がある。
にパリティヒントを付加したうえでＲＡＭ１に複写し変
更用ＲＯＭ内の変更情報に基づいて変更して実動作プロ
グラムを編集するようにしたことにより、プログ弓ム等
の障害時に即座に障害処理ルーチンを起動することがで
き、障害の波及を有効に阻止できるためにＲＯＭ制御処
理装置を高信頼性のものとすることができるという効果
がある。
また、複数のＲＯＭ内のプログラム等に変更が発生した
ときに変更情報だけを記録したＲＯＭを追加または置換
するだｉＪでよくなりプログラム等の変更部分に関連す
る全てのＲＯＭを交換する必要がなくなるので、ＲＯＭ
制御処理装置を高柔軟性のものとすることができるとい
う効果がある。
ときに変更情報だけを記録したＲＯＭを追加または置換
するだｉＪでよくなりプログラム等の変更部分に関連す
る全てのＲＯＭを交換する必要がなくなるので、ＲＯＭ
制御処理装置を高柔軟性のものとすることができるとい
う効果がある。
第１図は本発明の一実施例のＲＯＭ ｌｉ制御処理装置
の構成を示す回路ヅしノック図、 第２図は本実施例のＲＯＭ制御処理装置のメモリマツプ
、 第３図は第１図中の変更用ＲＯＭ内のデータ構成を示す
図、 第４図は第２図中のＲＯＭエリアのプログラム等のＲＡ
Ｍエリアへのメモリコピーを説明するための図、 第５図は第２図中のＲＡＭエリア上のプログラム等の変
更処理を説明するための図である。 図において、 ｌＯ・・・初期設定検出回路、 ２０・・・ＣＰＵ、 ３０・・・ＲＯＭ−Ｉ ＰＬ、 ４０、伺・ｌマＡＭ−Ａ、ＲＡＭ−Ｂ、５０〜５９・Ｒ
ＯＭ−Ａ−ＲＯＭ−Ｚ、６０・・・変更用ＲＯＭ。 ７０・・・読み／書き制御回路、 ８０・・・パリティ生成／検出回路、 ９０・・・変更用ＲＯＭ実装検出回路、１００ ・・
入出力側イ卸回路である。
の構成を示す回路ヅしノック図、 第２図は本実施例のＲＯＭ制御処理装置のメモリマツプ
、 第３図は第１図中の変更用ＲＯＭ内のデータ構成を示す
図、 第４図は第２図中のＲＯＭエリアのプログラム等のＲＡ
Ｍエリアへのメモリコピーを説明するための図、 第５図は第２図中のＲＡＭエリア上のプログラム等の変
更処理を説明するための図である。 図において、 ｌＯ・・・初期設定検出回路、 ２０・・・ＣＰＵ、 ３０・・・ＲＯＭ−Ｉ ＰＬ、 ４０、伺・ｌマＡＭ−Ａ、ＲＡＭ−Ｂ、５０〜５９・Ｒ
ＯＭ−Ａ−ＲＯＭ−Ｚ、６０・・・変更用ＲＯＭ。 ７０・・・読み／書き制御回路、 ８０・・・パリティ生成／検出回路、 ９０・・・変更用ＲＯＭ実装検出回路、１００ ・・
入出力側イ卸回路である。
Claims (1)
- 【特許請求の範囲】 ＲＯＭ内に蓄積されたプログラム等によって制御される
ＲＯＭ制御処理装置において、 プログラム等を蓄積する１つ以上のＲＯＭと、このＲＯ
Ｍ内のプログラム等に対する変更情報を蓄積する変更用
ＲＯＭと、 前記ＲＯＭ内のプログラム等を蓄積するのに十分な容量
を持つＲＡＭと、 このＲＡＭに書き込まれるプログラム等に対するパリテ
イ生成および前記ＲＡＭから読み出されるプログラム等
のパリテイ検出を行うパリテイ生成／検出回路と、 前記ＲＡＭに対する読み／書き制御を強制的に読出し専
用とする読み／書き制御回路と、 前記ＲＯＭ内のプログラム等を前記パリテイ生成／検出
回路によりパリティビットを付加しながら前記ＲＡＭに
複写し前記変更用ＲＯＭ内の変更情報に基づいて変更し
て実動作プログラム等を編集するとともに前記読み／書
き制御回路により前記ＲＡＭを強制的に読出し専用とし
て前記ＲＡＭ上に編集された実動作プログラム等に対す
る書込み禁止保護を行う初期設定プログラムを格納する
ＲＯＭ−ＩＰＬと、 を有することを特徴とするＲＯＭ制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086985A JPH01260698A (ja) | 1988-04-08 | 1988-04-08 | Ｒｏｍ制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63086985A JPH01260698A (ja) | 1988-04-08 | 1988-04-08 | Ｒｏｍ制御処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260698A true JPH01260698A (ja) | 1989-10-17 |
Family
ID=13902158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63086985A Pending JPH01260698A (ja) | 1988-04-08 | 1988-04-08 | Ｒｏｍ制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260698A (ja) |
-
1988
- 1988-04-08 JP JP63086985A patent/JPH01260698A/ja active Pending
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