JPH01255247A - Metal wiring pattern forming method - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関するものであり
、特に、レジストを用いた金属配線パターン形成方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming a metal wiring pattern using a resist.
（従来の技術〕
大規模集積回路（ＬＳＩ）の高集積化に伴い、金属配線
パターンも、より微細なものが要求されるようになって
きている。しかし、デバイスの横方向の寸法の縮小に比
べて、縦方向の寸法の縮少は、それほど進まず、ウェー
ハ表面の凹凸が激しくなって（る。(Prior Art) As large-scale integrated circuits (LSIs) become more highly integrated, finer metal wiring patterns are required.However, as the lateral dimensions of devices are reduced, In comparison, the reduction in vertical dimensions has not progressed as much, and the wafer surface has become more uneven.
フォトリソグラフィー技術においては、単層レジストを
用いた場合、段差のある基板上、および、反射の強い基
板上において、解像度の劣化が著しく、微細なパターン
の形成が困難となる。この問題を解決する方法として、
多層レジストを用いるものが知られている〔例えば、Ｊ
ａｍｅｓ Ｂ、Ｋｒｕｇｅｒｅｔ ａｌ、 ｉｎ ”
ブイエルニスアイ エレクトロニクス（ＶＬＳＩ Ｅｌ
ｅｃｔｒｏｎｉｃｓ）：マイクロストラクチャーエレク
トロニクス（Ｍｊｃｒｏｓｔｒｕｃｔｕｒｅ Ｅｌｅｃ
ｔｒｏｎｉｃｓ）’ Ｖｏｌ、８（Ｎ、Ｇ、Ｅｉｎｓｐ
ｒｕｃｈ ａｎｄ Ｄ、Ｍ、Ｂｒｏｗｎ、ｅｄｓ）＋ｐ
Ｈ＋９１〜１３６． 八ｃａｄｅ＋ｍｉｃ Ｐｒｅ
ｓｓ、０ｒｌａｎｄ、Ｐｌｏｒｉｄａ、１９８４．）
＋１多層レジスト法は、露光によりパターンを形成す
る層（上層レジスト）と、基板段差を平坦化し基板から
の光反射を防止する層（下層レジスト）とを分離するこ
とにより、高い解像度を実現するものである。多層レジ
ストは大別すると、二層レジストと三層レジストに分け
られる。In photolithography technology, when a single layer resist is used, the resolution deteriorates significantly on a substrate with steps and a substrate with strong reflection, making it difficult to form fine patterns. As a way to solve this problem,
Those using multilayer resists are known [for example, J
ames B, Krugeret al, in”
VLSI Electronics (VLSI El)
electronics): Microstructure electronics
tronics)' Vol, 8 (N, G, Einsp
ruch and D. M. Brown, eds) +p
H+91~136. 8cade+mic Pre
ss, Orland, Plorida, 1984. )
The +1 multilayer resist method achieves high resolution by separating the layer that forms a pattern by exposure to light (upper resist) and the layer that flattens the substrate steps and prevents light reflection from the substrate (lower resist). It is. Multilayer resists can be roughly divided into two-layer resists and three-layer resists.
従来、例えば、三層レジストを金属配線パターンの形成
に用いる場合には、次のようにしていた。Conventionally, for example, when a three-layer resist is used to form a metal wiring pattern, the following procedure has been used.
すなわち、まず、配線用の金属薄膜上に直接、下層レジ
ストを塗布し、その上に、中間層、上層レジストを、こ
の順に形成する０次に、公知のフォトリソグラフィー技
術により、上層レジストのパターン形成を行なう、この
パターン形成は、解像度よく行なうことができる。そし
て、この上層レジストパターンをマスクとして、反応性
イオンエツチング（ＲＩ Ｅ）により中間層をエツチン
グして、上層レジストから中間層へパターンを転写する
０次に、酸素（０８）をエツチングガスとして用いた反
応性イオンエツチング（ＲＩＢ）により、中間層のパタ
ーンをマスクとして下層レジストをエツチングして、中
間層から下層レジストへパターンを転写する。こうして
、金属薄膜上に、基板段差や基板からの光反射に影響さ
れずに、微細なパターンを形成することができる。そし
て、この微細な下層レジストパターンをマスクとして、
反応性イオンエツチング（ＲＩ Ｂ）により金属薄膜を
エツチングして、微細な金属配線パターンを得ることが
できる。That is, first, a lower layer resist is applied directly onto a metal thin film for wiring, and then an intermediate layer and an upper layer resist are formed in this order.Next, a pattern is formed on the upper layer resist using a known photolithography technique. This pattern formation can be performed with good resolution. Then, using this upper resist pattern as a mask, the intermediate layer was etched by reactive ion etching (RIE) to transfer the pattern from the upper resist to the intermediate layer. Next, oxygen (08) was used as an etching gas. By reactive ion etching (RIB), the lower resist is etched using the pattern of the intermediate layer as a mask, and the pattern is transferred from the intermediate layer to the lower resist. In this way, a fine pattern can be formed on the metal thin film without being affected by the substrate level difference or light reflection from the substrate. Then, using this fine lower resist pattern as a mask,
A fine metal wiring pattern can be obtained by etching a metal thin film using reactive ion etching (RIB).
しかし、上述のようにして、三層レジストを用いて金属
配線パターンを形成しようとすると、次のような問題が
ある。However, when attempting to form a metal wiring pattern using a three-layer resist as described above, the following problems arise.
すなわち、第２図（ａ）に示すように、酸素（０□）を
エツチングガスとして用いる反応性イオンエツチング（
ＲＩＢ）により、下層レジスト１のパターン形成を行な
った後に、下層レジスト１のパターン側壁に、再付着膜
２の形成が見られる。第２図（ａ）には、例えば金属薄
膜３がアルミニウム金属薄膜（Ａｆｆｉｌｌりである場
合の例を示した。That is, as shown in FIG. 2(a), reactive ion etching (
After pattern formation of the lower resist 1 by RIB), the formation of a redeposited film 2 can be seen on the pattern sidewalls of the lower resist 1. FIG. 2(a) shows an example in which the metal thin film 3 is an aluminum metal thin film (Affill).
以下、第２図に基づいて説明する。This will be explained below based on FIG.
この再付着膜２の形成は、次のように考えることができ
る。すなわち、酸素（０，）をエツチングガスとして用
いた反応性イオンエツチング（ＲＩＥ）により下層レジ
スト１をエツチングする際に、オーバーエツチングの間
、基板の金属薄膜３の表面のうち、パターン開口部分は
、酸素イオン（Ｏｏ）流にさらされることになる。その
結果、金属原子〔第２図（ａ）の例ではアルミニウム金
属（Ａ２）原子）がスパッタされて、下層レジスト１の
パターン側壁に、金属原子（アルミニウム金属（ＡＮ）
原子〕および酸素（０）を含む反応生成物として再付着
するものと思われる。The formation of this re-deposition film 2 can be considered as follows. That is, when etching the lower resist 1 by reactive ion etching (RIE) using oxygen (0,) as an etching gas, the pattern opening portion of the surface of the metal thin film 3 of the substrate is etched during over-etching. It will be exposed to a stream of oxygen ions (Oo). As a result, metal atoms (aluminum metal (A2) atoms in the example of FIG. 2(a)) are sputtered onto the pattern sidewalls of the lower resist 1.
atoms] and oxygen (0).
この再付着膜２は、除去が固辞であり、第２図（ｂ）に
示すように、金属薄膜３の異方性の強いエツチングを行
なった場合、エツチング後に下層レジスト１を除去した
後まで、この再付着膜２は残ってしまう、第２囲い）で
は、第２図（ａ）と同様に、金属薄膜３をアルミニウム
金属薄Ｉｌ！（Ａｌ膜）とした。This redeposited film 2 must be removed, and as shown in FIG. 2(b), when the metal thin film 3 is etched with strong anisotropy, the re-deposition film 2 cannot be etched until after the underlying resist 1 is removed after etching. In the second enclosure (in which this redeposited film 2 remains), the metal thin film 3 is replaced with an aluminum metal thin Il! (Al film).
そして、金属薄［３の異方性エツチング後、下層レジス
トｌの除去後も残る、この下層レジスト１のパターン側
壁の再付着膜２は、金属配線パターン８上部に突起状に
残るため、眉間絶縁膜の形成の際、空隙（ボイド）を生
じる原因となるなど、後工程に悪影響を及ぼす。After the anisotropic etching of the metal thin film [3], the redeposited film 2 on the pattern sidewall of the lower resist 1, which remains even after the removal of the lower resist 1, remains in the form of a protrusion on the upper part of the metal wiring pattern 8. When forming a film, it causes voids and has an adverse effect on subsequent processes.
以上の問題は、三層レジストを用いた場合に限らず、二
層レジストを用いた場合にも同様に生じる。The above problems occur not only when a three-layer resist is used, but also when a two-layer resist is used.
また、この問題を解決するために、下層レジスト１のパ
ターン側壁の再付着膜２を、金属薄膜３の異方性エツチ
ングに先立って、ウェットエツチングで選択的に除去す
る方法（Ｅ、Ｋ１ｎ５ｂｒｏｎ ｅｔ ａｌ、。In addition, in order to solve this problem, a method (E, K1n5bron et al. ,.
プロシーディング オプ エレクトロケミカルソサイア
テ４− （Ｐｒｏｃ、 ＥＩｅｃｔｏｃｈｅｍ、Ｓｏｃ
、） ８２−７．１１６ （１９８２））が提案されて
いるが、パターン寸法の制御が難しくなるという欠点が
ある。Proceedings of the Electrochemical Society 4- (Proc, EIectochem, Soc.
, ) 82-7.116 (1982)) has been proposed, but it has the drawback that it becomes difficult to control pattern dimensions.
したがって、この発明の目的は、レジストのパターン側
壁に再付着膜が形成される現象を解消して、信鯨性の高
い、金属配線パターン形成方法を提供することである。Therefore, an object of the present invention is to provide a highly reliable method for forming a metal wiring pattern by eliminating the phenomenon of re-deposition film being formed on the sidewalls of resist patterns.
この発明の金属配線パターン形成方法は、配線用の金属
薄膜の上に、再付着性の小さい非金属の薄膜を形成し、
その後、レジストを用いてパターン形成を行なうことを
特徴とする。The metal wiring pattern forming method of the present invention forms a non-metal thin film with low re-adhesion on a metal thin film for wiring,
The method is characterized in that pattern formation is then performed using a resist.
この発明の方法によれば、レジストと基板の金属薄膜と
の間に、非金属の薄膜が存在する。したかって、反応性
イオンエツチング（ＲＩＥ）によりレジストのパターン
形成を行なう際、オーバーエツチングの間も、基板の金
属薄膜が、イオン流にさらされることはない。ゆえに、
基板の金属原子がスパッタされることはなく、これに起
因する、金属原子およびイオンを含む反応生成物のレジ
ストパターン側壁への再付着は生じない。According to the method of this invention, a non-metal thin film exists between the resist and the metal thin film of the substrate. Therefore, when patterning a resist by reactive ion etching (RIE), the metal thin film of the substrate is not exposed to the ion flow even during over-etching. therefore,
Metal atoms on the substrate are not sputtered, and reaction products containing metal atoms and ions are not redeposited onto the side walls of the resist pattern due to this.
また、非金属の薄膜として、イオンによりスパッタされ
ても、再付着しにくい材質のものを選んでいるので、こ
の非金属の３８の存在は、レジストパターン側壁に再付
着膜が形成される原因とはならない。In addition, as the non-metallic thin film is selected from a material that is difficult to re-deposit even if it is sputtered by ions, the presence of this non-metal 38 may be the cause of the re-deposition film being formed on the side walls of the resist pattern. Must not be.
したがって、レジストパターン側壁に再付着膜が形成さ
れる現象は解消され、信頼性の高い、金属配線パターン
形成が可能となる。Therefore, the phenomenon of a redeposited film being formed on the side walls of the resist pattern is eliminated, and highly reliable metal wiring pattern formation becomes possible.
以下、本発明の一実施例を、第１図に基づいて説明する
。第１図（ａ）〜（ｅ）は、本発明の一実施例を示す工
程順の試料の断面図である。Hereinafter, one embodiment of the present invention will be described based on FIG. 1. FIGS. 1(a) to 1(e) are cross-sectional views of a sample in the order of steps showing an embodiment of the present invention.
まず、第１図（ａ）に示すように、半導体基板４の上に
、シリコン酸化膜（Ｓ ｉ Ｏ，膜）５を熱酸化法ある
いは気相成長法により形成する。このシリコン酸化膜（
Ｓｔｏｗ膜）５の上に、例えば、膜厚的０．８μｍのア
ルミニウム金属薄膜（／１ｗＡ）からなる金属薄膜３を
スパッタ法により被着する。First, as shown in FIG. 1(a), a silicon oxide film (S i O film) 5 is formed on a semiconductor substrate 4 by a thermal oxidation method or a vapor phase growth method. This silicon oxide film (
A metal thin film 3 made of, for example, an aluminum metal thin film (/1 wA) with a film thickness of 0.8 μm is deposited on the Stow film 5 by sputtering.
次に、第１図（ｂ）のように、この金属薄膜（ＡｌＩＩ
Ｉ） ３の上に、プラズマＣＶＤ法により、例えば膜厚
０．１〜０．２μｍのシリコン酸化膜（プラズマＣＶＤ
シリコン酸化膜）からなる非金属の薄膜６を堆積させる
９次に、第１図（Ｃ）に示すように、公知の三層レジス
ト法を用いて、下層レジス）１のパターン形成までを行
なう、ここで、下層レジスト１の膜厚は２〜３μｍとし
、中間層には膜厚０、１〜０．１５μｍのスピン・オン
・ガラス（ＳＯＧ）膜７を用いる。下層レジスト１のパ
ターン形成は、スピン・オン・ガラス（ＳＯＧ）膜７を
マスクとして、酸素（０８）をエツチングガスとして用
いた反応性イオンエツチング（ＲＩ Ｅ）により行なわ
れる。なお、この反応性イオンエツチング（ＲＩ Ｅ）
処理は、エネルギが約０．４〜０．６Ｗ ／ ｃ−で、
１分以上の時間をかけて行われる。Next, as shown in FIG. 1(b), this metal thin film (AlII
I) On top of 3, a silicon oxide film (plasma CVD
Next, as shown in FIG. 1(C), a known three-layer resist method is used to form a pattern of the lower resist layer 1. Here, the film thickness of the lower resist layer 1 is set to 2 to 3 μm, and a spin-on-glass (SOG) film 7 with a film thickness of 0.1 to 0.15 μm is used as the intermediate layer. Pattern formation of the lower resist 1 is performed by reactive ion etching (RIE) using the spin-on-glass (SOG) film 7 as a mask and using oxygen (08) as an etching gas. Note that this reactive ion etching (RIE)
The treatment is carried out at an energy of approximately 0.4-0.6 W/c;
It takes more than 1 minute.
この時、下層レジスト１と金属薄膜（／ｌ膜）３の間に
、非金属の薄膜６が存在するため、オーバーエツチング
の際に、金属薄膜（Ａｌ膜）３が酸素イオン（０゛）流
にさらされることはない。At this time, since a non-metal thin film 6 exists between the lower resist 1 and the metal thin film (/l film) 3, the metal thin film (Al film) 3 is exposed to the oxygen ion (0°) flow during over-etching. No exposure to
したがって、アルミニウム金属（Ａ２）原子がスパッタ
されることはない、また、非金属の薄膜（プラズマＣＶ
Ｄシリコン酸化１ｆ！Ｉ） ６は、酸素（０゛）イオン
によりスパッタされても、下層レジスト１のパターン側
壁に再付着膜２を形成しない。Therefore, aluminum metal (A2) atoms are not sputtered, and nonmetallic thin films (plasma CV
D silicon oxide 1f! I) 6 does not form a redeposited film 2 on the pattern sidewall of the lower resist 1 even when sputtered with oxygen (0°) ions.
この結果、第１図に（Ｃ）に示すように、下層レジスト
１のパターン側壁には、従来の金属配線パターン形成方
法による第２図（ａ）に見られるような再付着膜２は形
成されない。As a result, as shown in FIG. 1(C), the redeposited film 2 as seen in FIG. 2(a) by the conventional metal wiring pattern forming method is not formed on the pattern sidewall of the lower resist 1. .
次に、第１１Ｚ（ｄｌに示すように、下層レジスト１の
パターンをマスクとして、フレオン系ガス（例えばＣＨ
Ｆ３ ＋ｃｚ Ｆ＆ ）をエツチングガスとして用いた
反応性イオンエンチング（ＲＩＥ）により、非金属の薄
膜６の異方性エツチングを行なう。Next, as shown in the 11th Z (dl), using the pattern of the lower resist 1 as a mask, a Freon gas (for example, CH
The nonmetallic thin film 6 is anisotropically etched by reactive ion etching (RIE) using F3 +cz F&) as an etching gas.
この時、膜厚の関係からスピン・オン・ガス（ＳＯＧ）
膜７も完全に除去される。そして、最後に第１図（ｅ）
のように、下層レジストｌのパターンをマスクとして、
例えばＳ ｔ ＣＩｓ ＋ｃ ｔｔをエツチングガスと
して用いた反応性（ＲＩＢ）により、金属薄膜（Ａｊ！
膜）３の異方性エツチングを行なった後、下層レジスト
１を除去する。第１図（ｄ）でスピン・オン・ガラス（
ＳＯＧ）膜７が完全に除去されているので、金属薄膜（
Ａｆｆｉ膜）３のエンチングの際、下層レジスト１によ
るアルミニウム（Ａ２）側壁保護効果が十分働き、異方
性エツチングは容易である。こうして、微細な金属＜Ａ
１．＞配線パターン８を得ることができる。At this time, due to the film thickness, spin-on gas (SOG)
Membrane 7 is also completely removed. And finally, Figure 1(e)
Using the pattern of the lower resist l as a mask,
For example, by reactivity (RIB) using S t CIs + c tt as an etching gas, a metal thin film (Aj!
After performing anisotropic etching of the film 3, the lower resist layer 1 is removed. In Figure 1(d), spin-on glass (
Since the SOG) film 7 has been completely removed, the metal thin film (
When etching the Affi film 3, the aluminum (A2) sidewall protection effect by the lower resist 1 is sufficiently effective, and anisotropic etching is easy. In this way, fine metal <A
1. >Wiring pattern 8 can be obtained.
このように、この実施例によれば、下層レジストｌのパ
ターン側壁に再付着膜２が形成される現象を解消して、
信頼性の高い三層レジストを用いた金属（Ａに）配線パ
ターン形成を行なうことができる。As described above, according to this embodiment, the phenomenon in which the redeposited film 2 is formed on the sidewall of the pattern of the lower resist l can be eliminated.
Metal (A) wiring patterns can be formed using a highly reliable three-layer resist.
また、本実施例では、配線用の金属１１１１１３として
、アルミニウム金属（ＡＮ）ＩＩを選んたが、ＡＮ−３
ｉ、ＡＮ−３１−Ｃｕ、Ａｊ！−３ｉ −Ｔｉ、Ａｅ−
Ｔｉなどのアルミニウム合金膜、または、モリブデン（
Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングス
テン（Ｗ）などの金属膜、もしくはこれらの金属を含む
合金膜を用いることもできる。In addition, in this example, aluminum metal (AN) II was selected as the wiring metal 111113, but AN-3
i, AN-31-Cu, Aj! -3i -Ti, Ae-
Aluminum alloy film such as Ti or molybdenum (
It is also possible to use metal films such as Mo), titanium (Ti), tantalum (Ta), and tungsten (W), or alloy films containing these metals.
さらに、本実施例では、再付着性の小さい非金属の薄膜
６、すなわち、酸素イオン（０゛）によりスパツクされ
ても容易に付着することのない材質の非金属のＴｉ４膜
６として、シリコン酸化膜（プラズマＣＶＤシリコン酸
化膜）を用いたが、この他に、光ＣＶＤ法もしくはスバ
シタ法で形成したシリコン酸化膜、または、プラズマＣ
ＶＤ法もしくは光ＣＶＤ法で形成したシリコン窒化膜、
またはスピン・オン・ガラス（ＳＯＧ）膜を用いること
ができる。Furthermore, in this embodiment, silicon oxide is used as a non-metallic thin film 6 with low re-adhesive property, that is, a non-metallic Ti4 film 6 made of a material that does not easily adhere even when spattered by oxygen ions (0°). (plasma CVD silicon oxide film), but in addition to this, silicon oxide film formed by photo-CVD method or Subashita method, or plasma CVD silicon oxide film was used.
Silicon nitride film formed by VD method or photoCVD method,
Alternatively, a spin-on-glass (SOG) film can be used.
なお、本実施例では、三層レジストを用いた場合につい
て述べたが、二層レジストを用いた場合にも同様に適用
することができる。In this embodiment, a case where a three-layer resist is used is described, but the present invention can be similarly applied to a case where a two-layer resist is used.
また、単層レジストを用いた金属配線パターン形成にお
ける、酸素（０りをエツチングガスとして用いた反応性
イオンエツチング（ＲＩＥ）によるエツチングに要する
エネルギーは、０．２Ｗ／ｃｄでる。また、エツチング
に要する時間は、約３０秒程度である。このように単層
レジストを用いた金属配線パターン形成においては、反
応性イオンエツチング（ＲＩＥ）に要するエネルギおよ
び時間が多層レジストを用いた場合に比べて非常に少な
くてよいため、金属薄膜のオーバーエンチングの際に発
生するレジストのパターン側壁の再付着膜の形成は、か
なり少ないものである。しかし、単層レジストを用いた
場合にもレジストのパターン側壁の再付着膜の発生の可
能性がある。したがって、単層レジストを用いた金属配
線パターンの形成においても、この発明の金属配線パタ
ーン形成方法を用いることにより、上記と同様の効果が
得られる。In addition, when forming a metal wiring pattern using a single-layer resist, the energy required for etching by reactive ion etching (RIE) using oxygen (0) as an etching gas is 0.2 W/cd. The etching time is about 30 seconds.In this way, when forming a metal wiring pattern using a single-layer resist, the energy and time required for reactive ion etching (RIE) are significantly lower than when using a multi-layer resist. Therefore, the formation of a redeposited film on the sidewalls of the resist pattern that occurs when over-etching a metal thin film is quite small. However, even when a single layer resist is used, There is a possibility that a redeposited film may occur.Therefore, even in the formation of a metal wiring pattern using a single layer resist, the same effects as described above can be obtained by using the metal wiring pattern forming method of the present invention.
この発明の金属配線パターン形成方法は、配線用の金属
薄膜上に、再付着性の小さい非金属の薄膜を形成し、そ
の後、レジストを用いて金属配線パターンを形成するよ
うにしているので、レジストパターン側壁に再付着膜が
形成される現象が解消され、信頼性の高い、金属配線パ
ターンの形成が可能となる。In the metal wiring pattern forming method of the present invention, a non-metal thin film with low re-adhesion is formed on a metal thin film for wiring, and then a metal wiring pattern is formed using a resist. The phenomenon of redeposited film being formed on the sidewalls of the pattern is eliminated, and a highly reliable metal wiring pattern can be formed.
したがって、信転性の高い、微細な金属配線パターンの
形成が容易となり、大規模集積回路（ＬＳＩ）の高集積
化をさらに進める上で、大きな効果をもたらすことがで
きる。Therefore, it becomes easy to form a fine metal wiring pattern with high reliability, and it is possible to bring about a great effect in further increasing the degree of integration of large-scale integrated circuits (LSI).
第１図（ａｌ〜（ｅ）はこの発明の一実施例の方法を示
す工程断面図、第２図（ａ）〜（ｂ）は従来の方法を示
す工程断面図である。
ｌ・・・レジスト、３・・・金属薄膜、６・・・非金属
の薄膜、８・・・金属配線パターン
Ｅｐ併ｔ
１−レジスト
３−金属薄膜
６− 非金Ａｒ淘要
８−（勘」）で９−ン
第１図FIGS. 1A to 1E are process sectional views showing a method according to an embodiment of the present invention, and FIGS. 2A to 2B are process sectional views showing a conventional method. l... Resist, 3...Metal thin film, 6...Nonmetal thin film, 8...Metal wiring pattern Ep together 1-Resist 3-Metal thin film 6-Non-gold Ar selection 8-(Intuition) 9 - Figure 1
Claims (1)
を形成し、その後、レジストを用いてパターン形成を行
なうことを特徴とする金属配線パターン形成方法。A method for forming a metal wiring pattern, which comprises forming a non-metallic thin film with low re-adhesion on a metal thin film for wiring, and then forming a pattern using a resist.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328588A JPH01255247A (en) | 1988-04-04 | 1988-04-04 | Metal wiring pattern forming method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328588A JPH01255247A (en) | 1988-04-04 | 1988-04-04 | Metal wiring pattern forming method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255247A true JPH01255247A (en) | 1989-10-12 |
Family
ID=13798108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328588A Pending JPH01255247A (en) | 1988-04-04 | 1988-04-04 | Metal wiring pattern forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255247A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173430A (en) * | 1989-12-01 | 1991-07-26 | Matsushita Electron Corp | Formation of wiring |
-
1988
- 1988-04-04 JP JP8328588A patent/JPH01255247A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173430A (en) * | 1989-12-01 | 1991-07-26 | Matsushita Electron Corp | Formation of wiring |
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