JPH0125232B2 - - Google Patents
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- JPH0125232B2 JPH0125232B2 JP55118236A JP11823680A JPH0125232B2 JP H0125232 B2 JPH0125232 B2 JP H0125232B2 JP 55118236 A JP55118236 A JP 55118236A JP 11823680 A JP11823680 A JP 11823680A JP H0125232 B2 JPH0125232 B2 JP H0125232B2
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- input gate
- electrodes
- region
- input
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/452—Input structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/891—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D44/00, e.g. integration of charge-coupled devices [CCD] or charge injection devices [CID
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- Rectifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号を整流するために使用する集積整
流回路に関する。
流回路に関する。
半導体回路技術の分野ではアナログ信号の交流
電圧分を整しなければならないことが多いが、従
来は変成器と半導体ダイオードを使用して行つて
いる。
電圧分を整しなければならないことが多いが、従
来は変成器と半導体ダイオードを使用して行つて
いる。
本発明はこのような整流を行う回路として、そ
れを構成する各素子と電気信号のアナログ処理用
の回路部品とを簡単にモノリシツク集積すること
ができる半導体回路を提供することを目的とす
る。
れを構成する各素子と電気信号のアナログ処理用
の回路部品とを簡単にモノリシツク集積すること
ができる半導体回路を提供することを目的とす
る。
この目的は本発明によれば、ドープされた半導
体基板の境界面に半導体基板と反対型にドープさ
れた第一領域が設けられ、この第一領域には電気
絶縁層によつて半導体基板の境界面から分離され
た入力ゲート電極の第一の対が所属しているこ
と、半導体基板の境界面に半導体基板と反対型に
ドープされた第一領域が設けられ、この第二領域
には電気絶縁層によつて半導体基板の境界面から
分離された入力ゲート電極の第二の対が所属して
いること、これら両領域にはクロツクパルス電圧
が加えられること、前記第一の対および第二の対
の全入力ゲート電極には、これらの入力ゲート電
極によつて覆われている半導体基板の区域が互に
等しい表面電位を持つような大きさの定電圧が加
えられること、前記第一の対の第一領域から遠い
方の入力ゲート電極と第二の対の第二領域に近い
方の入力ゲート電極とに入力信号の交流電圧分が
加えられること、前記入力ゲート電極で覆われて
いる半導体基板の区域に接して転送電極で覆われ
たCTD転送チヤネルが形成されること、信号を
取り出すためのCTD出力段が設けられ、この
CTD出力段で入力信号の交流電圧分が整流され
ることにより達成される。
体基板の境界面に半導体基板と反対型にドープさ
れた第一領域が設けられ、この第一領域には電気
絶縁層によつて半導体基板の境界面から分離され
た入力ゲート電極の第一の対が所属しているこ
と、半導体基板の境界面に半導体基板と反対型に
ドープされた第一領域が設けられ、この第二領域
には電気絶縁層によつて半導体基板の境界面から
分離された入力ゲート電極の第二の対が所属して
いること、これら両領域にはクロツクパルス電圧
が加えられること、前記第一の対および第二の対
の全入力ゲート電極には、これらの入力ゲート電
極によつて覆われている半導体基板の区域が互に
等しい表面電位を持つような大きさの定電圧が加
えられること、前記第一の対の第一領域から遠い
方の入力ゲート電極と第二の対の第二領域に近い
方の入力ゲート電極とに入力信号の交流電圧分が
加えられること、前記入力ゲート電極で覆われて
いる半導体基板の区域に接して転送電極で覆われ
たCTD転送チヤネルが形成されること、信号を
取り出すためのCTD出力段が設けられ、この
CTD出力段で入力信号の交流電圧分が整流され
ることにより達成される。
図面に示した実施例について本発明を更に詳細
に説明する。第１図は本発明の一つの実施例を示
す。１は所定の導電型にドープされた半導体基板
で、例えばｐ型シリコンよりなり、その境界面１
ａは薄い電気絶縁層２で覆われている。この電気
絶縁層２は例えばSiO2から成り、この場合ゲー
ト酸化物層と呼ばれる。境界面１ａに接して拡散
又はイオン注入によつて作られた半導体基板１と
反対型のｎ型領域３があり、この領域３の近傍に
ある半導体基板の区域は電気絶縁層２上に設けら
れた入力ゲート電極４，５および６によつて覆わ
れている。領域３は接続端子３ａを備え、電極
４，５，６はそれぞれ接続端子４ａ，５ａ，６ａ
を備えている。電極６に続いて一連の転送電極
７，８，９，１０，１１が電気絶縁層２の上に設
けられている。続く４個の転送電極例えば７〜１
０の端子には順次に位相を異にするクロツク電圧
φ1〜φ4が加えられる。電極７〜１０は電荷転送
デバイス（以下CTDという）の一つの段を形成
するもので、それに続いていくつかの転送段が設
けられるが、第１図には最終段のクロツク電圧
φ4が加えられる最後の電極１１だけが示されて
いる。電極７から１１までの下にある半導体基板
の表面の区域がCTD転送チヤネルになつている。
に説明する。第１図は本発明の一つの実施例を示
す。１は所定の導電型にドープされた半導体基板
で、例えばｐ型シリコンよりなり、その境界面１
ａは薄い電気絶縁層２で覆われている。この電気
絶縁層２は例えばSiO2から成り、この場合ゲー
ト酸化物層と呼ばれる。境界面１ａに接して拡散
又はイオン注入によつて作られた半導体基板１と
反対型のｎ型領域３があり、この領域３の近傍に
ある半導体基板の区域は電気絶縁層２上に設けら
れた入力ゲート電極４，５および６によつて覆わ
れている。領域３は接続端子３ａを備え、電極
４，５，６はそれぞれ接続端子４ａ，５ａ，６ａ
を備えている。電極６に続いて一連の転送電極
７，８，９，１０，１１が電気絶縁層２の上に設
けられている。続く４個の転送電極例えば７〜１
０の端子には順次に位相を異にするクロツク電圧
φ1〜φ4が加えられる。電極７〜１０は電荷転送
デバイス（以下CTDという）の一つの段を形成
するもので、それに続いていくつかの転送段が設
けられるが、第１図には最終段のクロツク電圧
φ4が加えられる最後の電極１１だけが示されて
いる。電極７から１１までの下にある半導体基板
の表面の区域がCTD転送チヤネルになつている。
電極１１の横に出力ゲート電極１２が設けら
れ、これに直流電圧Uaが加えられる。この電極
１２と半導体基板１に対して反対型にドープされ
た領域１３とがCTDの出力段ASを構成する。領
域１３は電界効果トランジスタ１４のソース・ド
レン区間を通して参照電圧VRに接続され、トラ
ンジスタ１４のゲートは端子１５を通してクロツ
クパルス電圧φRに接続される。領域１３は電界
効果トランジスタ１７のゲート１６と結合され、
このトランジスタ１７のソース・ドレン区間は端
子１８により給電電圧UDDに、負荷素子１９を通
して基準電位（大地電位）に接続される。負荷素
子１９は第１図の実施例の場合デプレーシヨン型
の電界効果トランジスタであり、そのゲートはソ
ース端子と結合されている。電界効果トランジス
タ１７と負荷素子１９の結合点は回路の出力端２
０に結ばれている。
れ、これに直流電圧Uaが加えられる。この電極
１２と半導体基板１に対して反対型にドープされ
た領域１３とがCTDの出力段ASを構成する。領
域１３は電界効果トランジスタ１４のソース・ド
レン区間を通して参照電圧VRに接続され、トラ
ンジスタ１４のゲートは端子１５を通してクロツ
クパルス電圧φRに接続される。領域１３は電界
効果トランジスタ１７のゲート１６と結合され、
このトランジスタ１７のソース・ドレン区間は端
子１８により給電電圧UDDに、負荷素子１９を通
して基準電位（大地電位）に接続される。負荷素
子１９は第１図の実施例の場合デプレーシヨン型
の電界効果トランジスタであり、そのゲートはソ
ース端子と結合されている。電界効果トランジス
タ１７と負荷素子１９の結合点は回路の出力端２
０に結ばれている。
入力ゲート電極３〜６はCTDの入力段ES１を
構成し、領域３には端子３ａを通して普通に行わ
れているようにクロツクパルスudが加えられる
が、端子４ａと６ａには通例と異り一定電圧ue１
およびue２が加えられ、その大きさはこれらの電
極で覆われた半導体基板の区域の境界面１ａが入
力段ES１の制御範囲のほぼ中央に位置する等し
い表面電位Ｐ１に置かれるように選ばれる。コン
デンサＣ１を介して端子６ａに結ばれた端子６ｂ
にはアナログ入力信号ueが導かれる。入力信号ue
の直流分はコンデンサＣ１によつて阻止されるか
ら、その交流電圧分ue′だけが端子６ａに達する。
電極５には端子５ａを通して定電圧UK１が加え
られる。
構成し、領域３には端子３ａを通して普通に行わ
れているようにクロツクパルスudが加えられる
が、端子４ａと６ａには通例と異り一定電圧ue１
およびue２が加えられ、その大きさはこれらの電
極で覆われた半導体基板の区域の境界面１ａが入
力段ES１の制御範囲のほぼ中央に位置する等し
い表面電位Ｐ１に置かれるように選ばれる。コン
デンサＣ１を介して端子６ａに結ばれた端子６ｂ
にはアナログ入力信号ueが導かれる。入力信号ue
の直流分はコンデンサＣ１によつて阻止されるか
ら、その交流電圧分ue′だけが端子６ａに達する。
電極５には端子５ａを通して定電圧UK１が加え
られる。
第１図には第一の入力段ES１の下に、半導体
基板１と反対型にドープされた領域２１と入力ゲ
ート電極２２〜２４を含む第二の入力段ES２が
示されている。両入力段ES１とES２は同じ半導
体基板１に設けられ、それらの電極６と２４は第
一CTD段のクロツク電圧φ1を印加される転送電
極７の横に隣接して置かれる。これによつて
CTD転送チヤネルが両入力段に共通に所属する。
電極２２〜２４は端子２２ａ〜２４ａを備え、端
子２２ａと２４ａには電極２２と２４の下にある
半導体基板の区域の境界面１ａが上記の表面電位
Ｐ１に置かれる大きさの定電圧ue３およびue４が
加えられる。別の端子２２ｂには入力信号ueが導
かれる。端子２２ｂはコンデンサＣ２を介して端
子２２ａと結ばれているから、端子２２ａには入
力端子ueの交流電圧分ue′だけが到達する。端子
２３ａには定電圧UK２が加えられる。
基板１と反対型にドープされた領域２１と入力ゲ
ート電極２２〜２４を含む第二の入力段ES２が
示されている。両入力段ES１とES２は同じ半導
体基板１に設けられ、それらの電極６と２４は第
一CTD段のクロツク電圧φ1を印加される転送電
極７の横に隣接して置かれる。これによつて
CTD転送チヤネルが両入力段に共通に所属する。
電極２２〜２４は端子２２ａ〜２４ａを備え、端
子２２ａと２４ａには電極２２と２４の下にある
半導体基板の区域の境界面１ａが上記の表面電位
Ｐ１に置かれる大きさの定電圧ue３およびue４が
加えられる。別の端子２２ｂには入力信号ueが導
かれる。端子２２ｂはコンデンサＣ２を介して端
子２２ａと結ばれているから、端子２２ａには入
力端子ueの交流電圧分ue′だけが到達する。端子
２３ａには定電圧UK２が加えられる。
上記の回路の作用を第２図の電圧時間線図およ
び第１図に示した表面電位分布図について説明す
る。第２図ａ〜ｄはクロツクパルスφ1〜φ4の時
間経過を示す。クロツクパルスφ4の継続中に電
圧udはパルス状に低い値に低下し（第２図ｅ）、
領域３と２１の電位は短時間だけPD1からPD0に低
下する。この低下は例えば時刻t1に起る。その際
電極４，５，６および２２，２３，２４の下の半
導体基板の区域はキヤリヤであふれる。時刻t2に
領域３および２１の電位が元の高い値に戻ると、
このキヤリヤの一部が電極４と２２の下に形成さ
れた電位障壁を越えて領域３，２１に戻る。電極
４，５の下および電極２３，２４の下には第１図
に斜線を引いた面積で表わされる電荷量が残る。
この残留電荷量は時刻t2に入力ゲート電極の下に
形成された電位分布に関係する。
び第１図に示した表面電位分布図について説明す
る。第２図ａ〜ｄはクロツクパルスφ1〜φ4の時
間経過を示す。クロツクパルスφ4の継続中に電
圧udはパルス状に低い値に低下し（第２図ｅ）、
領域３と２１の電位は短時間だけPD1からPD0に低
下する。この低下は例えば時刻t1に起る。その際
電極４，５，６および２２，２３，２４の下の半
導体基板の区域はキヤリヤであふれる。時刻t2に
領域３および２１の電位が元の高い値に戻ると、
このキヤリヤの一部が電極４と２２の下に形成さ
れた電位障壁を越えて領域３，２１に戻る。電極
４，５の下および電極２３，２４の下には第１図
に斜線を引いた面積で表わされる電荷量が残る。
この残留電荷量は時刻t2に入力ゲート電極の下に
形成された電位分布に関係する。
入力段ES１においては時刻t2に電極４の下で
は電位値Ｐ１が、電極５の下では電位値Ｐ５が定
電圧UK１によつて誘起され、電極６の下では電
位値Ｐ６が誘起される。電位値Ｐ６は一方では電
位値Ｐ１に関係し、他方では信号ueの交流電圧分
ue′に関係して重ね合わされる電位値に関係する。
第１図では交流電圧分ue′が正弦波とされ、電極
６と２２の下にその曲線が書き込まれている。こ
こでは電位値Ｐ１が時間軸として使用されてい
る。交流電圧分ue′の時間経過は第２図ｆにも示
してある。時刻t2に正半波上に２５として示した
値をとるものとすれば電極６の下では合成電位Ｐ
６となる。入力信号の以後の経過は限界値Ｐ６１
とＰ６０の間で６回の電位変動を繰り返す。更に
第１図に示すように時刻t2にはクロツクパルスφ1
〜φ3が加えられた転送電極の下では直線Ｐ７０
に対応する電位値となり、電極１０およびクロツ
クパルスφ4が加えられた総ての電極の下の電位
は直線Ｐ１０１に対応する値となる。これによつ
て時刻t2にはES１の下と電極７〜１０の下に記
入された電線で示される電位分布となる。
は電位値Ｐ１が、電極５の下では電位値Ｐ５が定
電圧UK１によつて誘起され、電極６の下では電
位値Ｐ６が誘起される。電位値Ｐ６は一方では電
位値Ｐ１に関係し、他方では信号ueの交流電圧分
ue′に関係して重ね合わされる電位値に関係する。
第１図では交流電圧分ue′が正弦波とされ、電極
６と２２の下にその曲線が書き込まれている。こ
こでは電位値Ｐ１が時間軸として使用されてい
る。交流電圧分ue′の時間経過は第２図ｆにも示
してある。時刻t2に正半波上に２５として示した
値をとるものとすれば電極６の下では合成電位Ｐ
６となる。入力信号の以後の経過は限界値Ｐ６１
とＰ６０の間で６回の電位変動を繰り返す。更に
第１図に示すように時刻t2にはクロツクパルスφ1
〜φ3が加えられた転送電極の下では直線Ｐ７０
に対応する電位値となり、電極１０およびクロツ
クパルスφ4が加えられた総ての電極の下の電位
は直線Ｐ１０１に対応する値となる。これによつ
て時刻t2にはES１の下と電極７〜１０の下に記
入された電線で示される電位分布となる。
電極５および６の下に蓄積された電荷束Ｑ１は
斜線を引いた面積Ｆ１およびＦ２で表わされる。
第２図ｇに電荷束Ｑ１の時間変化を示すが、時刻
t3にはその値はＱ１１となり第１図の面積Ｆ１お
よびＦ２に対応する。時刻t3においてクロツクパ
ルスφ1の立上りが始まり面積Ｆ１で表わされる
電荷束が電極７の下に流れる。第２図ｉに電極７
の下に集められた電荷量Ｑ７の時間経過を示す
が、時刻t3に対する値は面積Ｆ１に対応するＱ１
１′である。クロツクパルスφ2の次のクロツクパ
ルスが到着すると、電荷量Ｑ７は下降曲線２６で
示されるように次の転送電極８に向つて送り出さ
れる。
斜線を引いた面積Ｆ１およびＦ２で表わされる。
第２図ｇに電荷束Ｑ１の時間変化を示すが、時刻
t3にはその値はＱ１１となり第１図の面積Ｆ１お
よびＦ２に対応する。時刻t3においてクロツクパ
ルスφ1の立上りが始まり面積Ｆ１で表わされる
電荷束が電極７の下に流れる。第２図ｉに電極７
の下に集められた電荷量Ｑ７の時間経過を示す
が、時刻t3に対する値は面積Ｆ１に対応するＱ１
１′である。クロツクパルスφ2の次のクロツクパ
ルスが到着すると、電荷量Ｑ７は下降曲線２６で
示されるように次の転送電極８に向つて送り出さ
れる。
電圧udのパルス２７と共に開始される次の電荷
流入に際しては、上記と同様に電荷量Ｑ１２が電
極５と６の下に蓄積され（第２図ｇ）、その値は
時刻t4においての交流電圧分ue′の値２８に関係
する。第２図ｆに書き込まれている交流電圧分の
零レベル２９から見て値２５と２８は交流電圧分
ue′の正半波に属している。続くパルス２９ａも
電極５と６の下の半導体基板の区域をキヤリヤで
あふれさせるが、その中電極５の下に残る分Ｑ１
３以外は領域３に戻され、ここでは時刻t5に交流
電圧分ue′の値が負であるため入力段ES１から電
極７の下にキヤリヤが流れ込むことはない。
流入に際しては、上記と同様に電荷量Ｑ１２が電
極５と６の下に蓄積され（第２図ｇ）、その値は
時刻t4においての交流電圧分ue′の値２８に関係
する。第２図ｆに書き込まれている交流電圧分の
零レベル２９から見て値２５と２８は交流電圧分
ue′の正半波に属している。続くパルス２９ａも
電極５と６の下の半導体基板の区域をキヤリヤで
あふれさせるが、その中電極５の下に残る分Ｑ１
３以外は領域３に戻され、ここでは時刻t5に交流
電圧分ue′の値が負であるため入力段ES１から電
極７の下にキヤリヤが流れ込むことはない。
交流電圧分ue′の正半波は電極２２の下の電位
φsに作用してＰ１とＰ２２１の間の値とする。そ
の際入力段ES２においては電荷量Ｑ２だけが中
間蓄積され（第２図ｈ）、この電荷は電極２３の
下にとどまるかＱ２１，Ｑ２２領域２１に逆流す
る。従つて交流電圧分ue′の正半波において入力
段ES２から電極７の下の半導体基板の区域に電
荷束が流れ込むことはなく、電極２２の下でＰ１
とＰ２２０の間で電位を変動させる交流電圧分
ue′の負半波が到着したとき始めて入力段ES２内
に電荷束が集まり、電極７の下に送られる。この
ことは電極２２の下に電位障壁Ｐ２２を作る交流
電圧分ue′の値３０によつて説明される。
φsに作用してＰ１とＰ２２１の間の値とする。そ
の際入力段ES２においては電荷量Ｑ２だけが中
間蓄積され（第２図ｈ）、この電荷は電極２３の
下にとどまるかＱ２１，Ｑ２２領域２１に逆流す
る。従つて交流電圧分ue′の正半波において入力
段ES２から電極７の下の半導体基板の区域に電
荷束が流れ込むことはなく、電極２２の下でＰ１
とＰ２２０の間で電位を変動させる交流電圧分
ue′の負半波が到着したとき始めて入力段ES２内
に電荷束が集まり、電極７の下に送られる。この
ことは電極２２の下に電位障壁Ｐ２２を作る交流
電圧分ue′の値３０によつて説明される。
第１図には入力段ES２の下に時刻t5に形成さ
れる表面電位φSの分布が破線で示されている。パ
ルス２９ａが終り過剰のキヤリヤが電位障壁Ｐ２
２を越えて領域２１に逆流することにより電極２
３と２４の下に集められた電荷量は、第１図に面
積Ｆ１′およびＦ２′によつて示され、第２図ｈに
は値Ｑ２３によつて示される。クロツク電圧φ1
の次のパルスが到着し電位の井戸Ｐ７１が形成さ
れると、面積Ｆ１′で表わされる電荷束が電極７
の下に流れ込む。この電荷束Ｑ７の値は第２図ｉ
にＱ２３′として示される。
れる表面電位φSの分布が破線で示されている。パ
ルス２９ａが終り過剰のキヤリヤが電位障壁Ｐ２
２を越えて領域２１に逆流することにより電極２
３と２４の下に集められた電荷量は、第１図に面
積Ｆ１′およびＦ２′によつて示され、第２図ｈに
は値Ｑ２３によつて示される。クロツク電圧φ1
の次のパルスが到着し電位の井戸Ｐ７１が形成さ
れると、面積Ｆ１′で表わされる電荷束が電極７
の下に流れ込む。この電荷束Ｑ７の値は第２図ｉ
にＱ２３′として示される。
第２図には交流電圧分ue′の正半波中の二つの
電圧値２５と２８においての二回の電荷送り込み
と交流電圧分ue′の負半波中の電圧値３０におい
ての一回の電荷送り出しだけが示されている。し
かし本発明による集積回路においては、電圧udと
クロツク電圧φ1〜φ4の周波数は交流電圧分ue′の
周波数よりもはるかに高く選ばれるから、交流電
圧分ue′の各正半波において入力段ES１には多数
回の電荷送り込みがあり、交流電圧分ue′の各負
半波において入力段ES２から多数回の電荷送り
出しがある。送り込まれた電荷束は電圧φ1〜φ4
のリズムに従て転送電極列の下を出力段ASに向
つて転送されクロツク電圧φ4の立下り時にゲー
ト１２の下に作られた電位障壁を越えて領域１３
に入る。領域１３はパルスφ4の継続中導通状態
のトランジスタ１４を通して参照電圧URに接続
され、パルスが終ればこの電圧から遮断されて浮
遊状態に置かれるから、領域１３に送り込まれた
電荷はその電位を交流電圧分ue′の値に対応して
変化させる。交流電圧分ue′の正値と負値は絶対
値が等しい場合同じ大きさの電荷束を作り、領域
１３の電位を同じ大きさだけ変化させる。この電
位変化はゲート１６によつてトランジスタ１７の
導電率に影響し、ソースホロワ接続のトランジス
タ１７，１９は、端子２０からバイアス電圧とそ
れに重ねられた交流電圧分ue′から成り負半波が
常に正半波に整流されている出力信号uaを送り出
す。
電圧値２５と２８においての二回の電荷送り込み
と交流電圧分ue′の負半波中の電圧値３０におい
ての一回の電荷送り出しだけが示されている。し
かし本発明による集積回路においては、電圧udと
クロツク電圧φ1〜φ4の周波数は交流電圧分ue′の
周波数よりもはるかに高く選ばれるから、交流電
圧分ue′の各正半波において入力段ES１には多数
回の電荷送り込みがあり、交流電圧分ue′の各負
半波において入力段ES２から多数回の電荷送り
出しがある。送り込まれた電荷束は電圧φ1〜φ4
のリズムに従て転送電極列の下を出力段ASに向
つて転送されクロツク電圧φ4の立下り時にゲー
ト１２の下に作られた電位障壁を越えて領域１３
に入る。領域１３はパルスφ4の継続中導通状態
のトランジスタ１４を通して参照電圧URに接続
され、パルスが終ればこの電圧から遮断されて浮
遊状態に置かれるから、領域１３に送り込まれた
電荷はその電位を交流電圧分ue′の値に対応して
変化させる。交流電圧分ue′の正値と負値は絶対
値が等しい場合同じ大きさの電荷束を作り、領域
１３の電位を同じ大きさだけ変化させる。この電
位変化はゲート１６によつてトランジスタ１７の
導電率に影響し、ソースホロワ接続のトランジス
タ１７，１９は、端子２０からバイアス電圧とそ
れに重ねられた交流電圧分ue′から成り負半波が
常に正半波に整流されている出力信号uaを送り出
す。
電極４，６，２２および２４の下の電位を等し
くＰ１にするためには、これらの電極を絶縁層２
の上に全面的に設けられた導電層の一部とし、こ
の導電層の下の絶縁層２の厚さをできるだけ一様
にするのが有効である。電極５と２３も第一電極
層を覆う第二絶縁層の上に設けられた導電層の一
部とする。これらの電極５，２３はその縁が電極
４，６，２２，２４を僅かに覆つているようにす
る。この構造においては定電圧Ue１〜Ue４を単
一の電圧で置き換えることができる。同様な考え
に基いて他の電極例えば電極８，１０および１１
を第一導電層から作り、電極７，９および１２を
第二導電層から作ることができる。
くＰ１にするためには、これらの電極を絶縁層２
の上に全面的に設けられた導電層の一部とし、こ
の導電層の下の絶縁層２の厚さをできるだけ一様
にするのが有効である。電極５と２３も第一電極
層を覆う第二絶縁層の上に設けられた導電層の一
部とする。これらの電極５，２３はその縁が電極
４，６，２２，２４を僅かに覆つているようにす
る。この構造においては定電圧Ue１〜Ue４を単
一の電圧で置き換えることができる。同様な考え
に基いて他の電極例えば電極８，１０および１１
を第一導電層から作り、電極７，９および１２を
第二導電層から作ることができる。
第一図の回路を簡単化するには、電極５と２３
を省略し、その代りに電極４と６および電極２２
と２４を互に密接して配置することが有効であ
る。この構造において絶縁層２に電極４，６，２
２および２４の下の表面電位に許容限度以上の偏
差が生じるような厚さの変動があつても、電圧
Ue１〜Ue４に適切な差を置くことによつて補償
することができる。
を省略し、その代りに電極４と６および電極２２
と２４を互に密接して配置することが有効であ
る。この構造において絶縁層２に電極４，６，２
２および２４の下の表面電位に許容限度以上の偏
差が生じるような厚さの変動があつても、電圧
Ue１〜Ue４に適切な差を置くことによつて補償
することができる。
第３図は前述の入力段ES１およびES２のほか
に第三の入力段ES３が半導体基板１の内部又は
その表面に設けられている第二の実施例を示す。
この入力段ES３は基板に対して反対型にドープ
された領域３１と絶縁層２上に設けられた入力ゲ
ート電極３２，３３，３４を含む。電極３４には
第一CTD段の第一転送電極７が続いている。領
域３１には接続端子３１ａを通してクロツクパル
スudが加えられ、電極３２，３３および３４には
接続端子３２ａ，３３ａおよび３４ａを通して定
電圧Ue５、UK３およびUe６が加えられる。電
圧Ue５は電圧Ue６より低く、電圧Ue６は電圧
UK３より低い。これによつて上に述べた各電荷
送り込みに際して電極３３と３４の面積および電
位差Ue６−Ue５に関係する電荷束が電極７の下
に送り込まれいわゆる基底電荷として交流電圧分
ue′に関係する電荷束に加え合わされる。この種
の基底電荷は文献にフアツト・ゼロ（fatzero）
と呼ばれているものである。第３図の実施例は電
極７の後に既に第１図に示されている部分を含ん
でいる。入力段ES３においても電極３２と３４
は第一導電層の部分とし電極３３を第二導電層か
ら作るのが有効である。更に回路の構成を簡単に
するため電極３３を除き、電極３２と３４を近接
して配置することがてきる。
に第三の入力段ES３が半導体基板１の内部又は
その表面に設けられている第二の実施例を示す。
この入力段ES３は基板に対して反対型にドープ
された領域３１と絶縁層２上に設けられた入力ゲ
ート電極３２，３３，３４を含む。電極３４には
第一CTD段の第一転送電極７が続いている。領
域３１には接続端子３１ａを通してクロツクパル
スudが加えられ、電極３２，３３および３４には
接続端子３２ａ，３３ａおよび３４ａを通して定
電圧Ue５、UK３およびUe６が加えられる。電
圧Ue５は電圧Ue６より低く、電圧Ue６は電圧
UK３より低い。これによつて上に述べた各電荷
送り込みに際して電極３３と３４の面積および電
位差Ue６−Ue５に関係する電荷束が電極７の下
に送り込まれいわゆる基底電荷として交流電圧分
ue′に関係する電荷束に加え合わされる。この種
の基底電荷は文献にフアツト・ゼロ（fatzero）
と呼ばれているものである。第３図の実施例は電
極７の後に既に第１図に示されている部分を含ん
でいる。入力段ES３においても電極３２と３４
は第一導電層の部分とし電極３３を第二導電層か
ら作るのが有効である。更に回路の構成を簡単に
するため電極３３を除き、電極３２と３４を近接
して配置することがてきる。
本発明による集積回路では特に転送電極７又は
転送電極７と８をその他の転送電極９〜１１より
もチヤネル方向の寸法を大きくすることが効果的
である。これによつて面積Ｆ１およびＦ１′に対
応する大きさの電荷束中のキヤリヤが電位井戸Ｐ
７１を通つて領域３と２１に逆流することを確実
に避けることができる。
転送電極７と８をその他の転送電極９〜１１より
もチヤネル方向の寸法を大きくすることが効果的
である。これによつて面積Ｆ１およびＦ１′に対
応する大きさの電荷束中のキヤリヤが電位井戸Ｐ
７１を通つて領域３と２１に逆流することを確実
に避けることができる。
上記の説明では入力信号ueの交流電圧分ue′が
正弦波形であるとしたが、本発明による集積回路
には交流分が三角形その他の周期的又は非周期的
時間変化を示す入力信号を導くことも可能であ
る。
正弦波形であるとしたが、本発明による集積回路
には交流分が三角形その他の周期的又は非周期的
時間変化を示す入力信号を導くことも可能であ
る。
入力ゲート電極および転送電極は高濃度ドープ
されたポリシリコンで作り、また第二導電層から
形成するものは金属例えばアルミニウムで作るこ
とが特に有利である。
されたポリシリコンで作り、また第二導電層から
形成するものは金属例えばアルミニウムで作るこ
とが特に有利である。
上記の説明ではSCCDとして構成されたCTDが
使用されているが、これは電荷が半導体基板１の
表面に沿つて移動する電荷結合型デバイスを指し
ている。しかし本発明による回路は電荷が半導体
基板１の内部を転送されるBCCDと呼ばれている
電荷転送デバイスを使用して実現することも可能
である。本発明は広く電荷転送デバイス（CTD）
と呼ばれている総ての半導体装置に応用すること
ができる。このCTDは二相、三相、四相等の多
相動作が可能である。又上記の出力段ASの代り
に多くのCTDに使用されている各種の出力段を
使用することができる。
使用されているが、これは電荷が半導体基板１の
表面に沿つて移動する電荷結合型デバイスを指し
ている。しかし本発明による回路は電荷が半導体
基板１の内部を転送されるBCCDと呼ばれている
電荷転送デバイスを使用して実現することも可能
である。本発明は広く電荷転送デバイス（CTD）
と呼ばれている総ての半導体装置に応用すること
ができる。このCTDは二相、三相、四相等の多
相動作が可能である。又上記の出力段ASの代り
に多くのCTDに使用されている各種の出力段を
使用することができる。
本発明によれば、入力信号の交流電圧分を精確
に全波整流することができ、また本発明による整
流回路はMIS技術によつて実現可能な電荷転送デ
バイスだけを構成部品としているから、電荷転送
デバイス例えばフイルタ、画像センサ等に使用さ
れているチツプ上に集積するのが有利であり、こ
の場合電荷転送デバイスの入力端部分だけを本発
明の要旨に従つて構成するだけでよい。
に全波整流することができ、また本発明による整
流回路はMIS技術によつて実現可能な電荷転送デ
バイスだけを構成部品としているから、電荷転送
デバイス例えばフイルタ、画像センサ等に使用さ
れているチツプ上に集積するのが有利であり、こ
の場合電荷転送デバイスの入力端部分だけを本発
明の要旨に従つて構成するだけでよい。
第１図は本発明の第一の実施例の構成配置図、
第２図は第１図の実施例の各部の電圧と電荷量の
時間変化を示すダイヤグラム、第３図は本発明の
第二の実施例の構成配置図である。 １……半導体基板、２……絶縁層、３……反対
導電型ドープ領域、４〜６……入力ゲート電極、
７〜１１……転送ゲート電極、１２……出力ゲー
ト電極、ES１，ES２，ES３……入力段、AS…
…出力段。
第２図は第１図の実施例の各部の電圧と電荷量の
時間変化を示すダイヤグラム、第３図は本発明の
第二の実施例の構成配置図である。 １……半導体基板、２……絶縁層、３……反対
導電型ドープ領域、４〜６……入力ゲート電極、
７〜１１……転送ゲート電極、１２……出力ゲー
ト電極、ES１，ES２，ES３……入力段、AS…
…出力段。
Claims (1)
- 【特許請求の範囲】 １ ドープされた半導体基板１の境界面１ａに半
導体基板１と反対型にドープされた第一領域３が
設けられ、この第一領域３には電気絶縁層２によ
つて半導体基板の境界面１ａから分離された入力
ゲート電極４，６の第一の対が所属しているこ
と、半導体基板１の境界面１ａに半導体基板１と
反対型にドープされた第二領域２１が設けられ、
この第二領域２１には電気絶縁層２によつて半導
体基板の境界面１ａから分離された入力ゲート電
極２２，２４の第二の対が所属していること、こ
れら両領域３，２１にはクロツクパルス電圧udが
加えられること、前記第一の対および第二の対の
全入力ゲート電極には、これらの入力ゲート電極
によつて覆われている半導体基板１の区域が互に
等しい表面電位を持つような大きさの定電圧が加
えられること、前記第一の対の第一領域３から遠
い方の入力ゲート電極６と第二の対の第二領域２
１に近い方の入力ゲート電極２２とに入力信号
Ueの交流電圧分ue′が加えられること、前記入力
ゲート電極で覆われている半導体基板１の区域に
接して転送電極７〜１１で覆われたCTD転送チ
ヤネルが形成されること、信号uaを取り出すため
のCTD出力段ASが設けられ、このCTD出力段
ASで入力信号の交流電圧分ue′が整流されること
を特徴とする集積整流回路。 ２ 半導体基板１の境界面１ａに半導体基板１と
反対型にドープされクロツクパルス電圧udが加え
られる第三領域３１が設けられ、この第三領域３
１には電気絶縁層２によつて半導体基板の境界面
１ａから分離された入力ゲート電極３２，３４の
第三の対が所属し、これらの入力ゲート電極３
２，３４には異なる大きさの固定電圧が印加さ
れ、その第三領域３１に近い方の入力ゲート電極
３２にはより低い電圧が加えられること、前記入
力ゲート電極３２，３４で覆われている半導体基
板１の区域に接して転送電極７〜１１で覆われた
CTD転送チヤネルが形成されることを特徴とす
る特許請求の範囲第１項記載の集積整流回路。 ３ 各対の両入力ゲート電極４，６，２２，２
４，３２，３４が同じ導電層から形成され、両入
力ゲート電極間に第二の導電層から形成された第
三の入力ゲート電極５，２３，３３が設けられ、
この第三の入力ゲート電極には入力信号の最大値
を越える定電圧UK１，UK２，UK３が加えられ
ることを特徴とする特許請求の範囲第１項又は第
２項記載の集積整流回路。 ４ CTD伝送チヤネルの最初の二つの転送電極
の内少なくとも最初の転送電極が他の転送電極よ
りチヤネル長手方向の寸法を大きく形成されてい
ることを特徴とする特許請求の範囲第１項〜第３
項のいずれか１項に記載の集積整流回路。 ５ CTD出力段が半導体基板と反対型にドープ
された領域を備え、この領域はパルス状に参照電
位に接続可能であり、次いで外部の電位から遮断
可能になつており、さらにこの領域は一つのトラ
ンジスタ段の制御入力端に結合されていることを
特徴とする特許請求の範囲第１項〜第４項のいず
れか１項に記載の集積整流回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792935292 DE2935292A1 (de) | 1979-08-31 | 1979-08-31 | Integrierte gleichrichterschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636163A JPS5636163A (en) | 1981-04-09 |
| JPH0125232B2 true JPH0125232B2 (ja) | 1989-05-16 |
Family
ID=6079771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11823680A Granted JPS5636163A (en) | 1979-08-31 | 1980-08-27 | Integrated rectifying circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4412344A (ja) |
| EP (1) | EP0025173B1 (ja) |
| JP (1) | JPS5636163A (ja) |
| DE (1) | DE2935292A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6341451A (ja) * | 1986-08-06 | 1988-02-22 | Nippon Kayaku Co Ltd | エ−テル誘導体およびそれを有効成分とする殺ダニ、殺虫組成物 |
| US5173849A (en) * | 1987-09-19 | 1992-12-22 | Magellan Corporation (Australia) Pty. Ltd. | Integratable synchronous rectifier |
| US5107227A (en) * | 1988-02-08 | 1992-04-21 | Magellan Corporation (Australia) Pty. Ltd. | Integratable phase-locked loop |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010484A (en) * | 1974-08-16 | 1977-03-01 | Bell Telephone Laboratories, Incorporated | Charge injection input network for semiconductor charge transfer device |
| FR2390853A1 (fr) * | 1977-05-13 | 1978-12-08 | Thomson Csf | Dispositif differentiel a transfert de charges et filtre comportant un tel dispositif |
| FR2390857A1 (fr) * | 1977-05-13 | 1978-12-08 | Thomson Csf | Filtre recursif a transfert de charges electriques |
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| DE2838100A1 (de) * | 1978-08-31 | 1980-04-10 | Siemens Ag | Eingangsstufe fuer eine ladungsverschiebeanordnung |
-
1979
- 1979-08-31 DE DE19792935292 patent/DE2935292A1/de not_active Withdrawn
-
1980
- 1980-06-19 US US06/161,134 patent/US4412344A/en not_active Expired - Lifetime
- 1980-08-26 EP EP80105063A patent/EP0025173B1/de not_active Expired
- 1980-08-27 JP JP11823680A patent/JPS5636163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4412344A (en) | 1983-10-25 |
| EP0025173A3 (en) | 1983-06-22 |
| DE2935292A1 (de) | 1981-03-19 |
| EP0025173B1 (de) | 1986-05-07 |
| EP0025173A2 (de) | 1981-03-18 |
| JPS5636163A (en) | 1981-04-09 |
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