JPH01251659A - Manufacture of hetero junction bipolar transistor - Google Patents
Manufacture of hetero junction bipolar transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はへテロ接合バイポーラトランジスタの製造方法
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a heterojunction bipolar transistor.
ヘテロ接合バイポーラトランジスタは高い電流駆動能力
とすぐれた高速・高周波特性を有する次世代の化合物半
導体デバイスとして有望視されている。その潜在能力は
、最近の結晶成長技術と加工技術の向上によって実証さ
れてきている。ヘテロ接合バイポーラトランジスタの初
期の段階から現在に至るまで典型的な製造方法は、半絶
縁性半導体基板上にエミッタ、ベース、コレクタの各層
を平面に成長した基板を加工してメサ型トランジスタ構
造を形成する方法である。Heterojunction bipolar transistors are considered promising as next-generation compound semiconductor devices with high current drive capability and excellent high-speed and high-frequency characteristics. Its potential has been demonstrated by recent improvements in crystal growth and processing techniques. The typical manufacturing method for heterojunction bipolar transistors from the early stages to the present is to form a mesa transistor structure by processing a semi-insulating semiconductor substrate with the emitter, base, and collector layers grown flat. This is the way to do it.
ところが最近の結晶成長技術の向上により、エツチング
加工された半導体基板上に結晶を再成長することが可能
になっており、従来の製造方法によって制限されていた
ヘテロ接合バイポーラトランジスタの潜在能力を大きく
引き出せる可能性が出て来ている。However, recent improvements in crystal growth technology have made it possible to re-grow crystals on etched semiconductor substrates, greatly drawing out the potential of heterojunction bipolar transistors that were limited by traditional manufacturing methods. The possibility is emerging.
第４図は再成長技術を用いてヘテロ接合バイポーラトラ
ンジスタを製造する従来の方法を表わす図である。FIG. 4 is a diagram illustrating a conventional method of manufacturing a heterojunction bipolar transistor using regrowth techniques.
まず第４図（ａ）に示すように、半絶縁性基板１の上に
厚さ５０００人のｎ” −ＧａＡｓがら成る高濃度エミ
ッタ層２．３０００人のｎ−Ａ ｌ □、３ Ｇ ａ
Ｏ，７Ａ Ｓから成るエミッタ層３゜２０００人の１−
Ａｌａ、５Ｇａ０．５ ＡＳから成る半絶縁層４を順次
成長した後フォトレジスト膜９から成るマスクを形成す
る。First, as shown in FIG. 4(a), a high-concentration emitter layer 2 consisting of n''-GaAs with a thickness of 5000 nm is placed on a semi-insulating substrate 1.
Emitter layer consisting of O,7A S 3゜2000 1-
After a semi-insulating layer 4 made of Ala and 5Ga0.5 AS is successively grown, a mask made of a photoresist film 9 is formed.
次に第４図＜ｂ）に示すように、マスクを用いて半絶縁
層４をエツチングしてエミッタ層３を露出したのちマス
クを除去する。次に第４図（６）に示すように、基板全
体に５００人のＰ” −ＧａＡｓからなるベース層５．
４０００人のｎ−ＧａＡｓ層から成るコレクタ層６及び
１０００人のｎ” −ＧａＡｓから成る高濃度コレクタ
層７を順次再成長する。Next, as shown in FIG. 4<b>, the semi-insulating layer 4 is etched using a mask to expose the emitter layer 3, and then the mask is removed. Next, as shown in FIG. 4(6), a base layer 5.
A collector layer 6 consisting of 4,000 layers of n-GaAs and a highly concentrated collector layer 7 consisting of 1,000 layers of n''-GaAs are successively regrown.
以下ベース層５．高濃度エミッタ層２をエツチングによ
って露出させ、コレクタ、ベース、エミッタの各電極を
設ける。Base layer 5 below. The highly concentrated emitter layer 2 is exposed by etching, and collector, base, and emitter electrodes are provided.
このような製造方法を用いると、トランジスタの外部領
域のベース層５とエミッタ層３の間に半絶縁性層４がは
さまれているため、ベース・エミッタ間寄生容量を最小
限にすると共に、外部領域でのベース・エミッタ間のリ
ーク電流を低減させることができる。これは、結晶の再
成長技術を用いた製造方法によって始めて可能になる、
ヘテロ接合バイポーラトランジスタの典型的な例である
。When such a manufacturing method is used, since the semi-insulating layer 4 is sandwiched between the base layer 5 and the emitter layer 3 in the external region of the transistor, the parasitic capacitance between the base and emitter can be minimized, and Leakage current between the base and emitter in the external region can be reduced. This is only possible through a manufacturing method that uses crystal regrowth technology.
This is a typical example of a heterojunction bipolar transistor.
ところが、この従来例のように、結晶再成長を基板全体
にわたって行う場合、ベース層を露出する際に形成され
るメサのサイズは、リソグラフィー精度を考慮に入れて
目合わせずれのマージンを加えた大きさにする必要があ
る。その結果、ベース電極が真性トランジスタ領域から
離れてしまい寄生ベース抵抗が大きくなり、結晶再成長
によって寄生容量を低減した効果が半減するという欠点
がある。However, when crystal regrowth is performed over the entire substrate as in this conventional example, the size of the mesa formed when exposing the base layer is larger than the margin for misalignment, taking into account lithography accuracy. It is necessary to As a result, the base electrode is separated from the intrinsic transistor region, increasing parasitic base resistance, and the effect of reducing parasitic capacitance due to crystal regrowth is halved.
本発明の目的は外部領域においてベース層とエミッタ層
（コレクタ層）の間に、電子親和力の小さい半導体材料
がはさまれている構造のへテロ接合バイポーラトランジ
スタの寄生ベース抵抗を低減することのできるヘテロ接
合バイポーラトランジスタの製造方法を提供することに
ある。An object of the present invention is to reduce the parasitic base resistance of a heterojunction bipolar transistor having a structure in which a semiconductor material with low electron affinity is sandwiched between a base layer and an emitter layer (collector layer) in an external region. An object of the present invention is to provide a method for manufacturing a heterojunction bipolar transistor.
本発明のへテロ接合バイポーラトランジスタの製造方法
は、半絶縁性半導体基板上にエミッタ層（コレクタ層）
を形成したのち全面に第１の絶縁体から成る結晶選択成
長用のマスクを形成する工程と、前記マスクに対して選
択的に前記エミッタ層よりも電子親和力の小さい半導体
材料から成る半絶縁層及び外部ベース層を結晶成長させ
る工程と、前記外部ベース層を含む全面に第２の絶縁体
膜を形成する工程と、全面に高分子材料を塗布し表面を
平坦化した後該高分子材料をエツチングし前記マスク上
の第２の絶縁体膜の表面を露出させる工程と、露出した
前記第２の絶縁体膜及びその下のマスクを選択的にエツ
チングして開口部を形成し、前記エミッタＭ（コレクタ
層）と外部ベース層の一部を露出させる工程と、前記高
分子材料を除去したのち第２の絶縁体膜により形成され
た前記開口部内に選択的に真性ベース層とコレクタ層（
エミッタ層）と高濃度コレクタ層（高濃度エミッタ層）
とを順次形成する工程とを含んで構成される。The method for manufacturing a heterojunction bipolar transistor of the present invention includes forming an emitter layer (collector layer) on a semi-insulating semiconductor substrate.
forming a mask for selective crystal growth made of a first insulator on the entire surface; selectively forming a semi-insulating layer made of a semiconductor material having a lower electron affinity than the emitter layer with respect to the mask; A step of growing crystals of an external base layer, a step of forming a second insulating film on the entire surface including the external base layer, and etching the polymer material after coating the entire surface with a polymer material and flattening the surface. Then, a step of exposing the surface of the second insulating film on the mask, and selectively etching the exposed second insulating film and the mask under it to form an opening, and forming an opening for the emitter M ( a step of exposing a portion of the extrinsic base layer (collector layer) and the extrinsic base layer; and after removing the polymer material, selectively inserting the intrinsic base layer and the collector layer (
emitter layer) and high concentration collector layer (high concentration emitter layer)
and a step of sequentially forming.
本発明は結晶を基板全体に再成長するのではなく、必要
最小限の部分のみに結晶を成長する選択成長法によって
、ベース電極を形成する位置を真性トランジスタ領域に
極力近い位置にすることができる。これによって寄生ベ
ース抵抗が小さくなるばかりでなく、微細メサのエツチ
ング加工技術に依らずに、容易に素子の微細化を図るこ
とができる。The present invention does not re-grow the crystal over the entire substrate, but uses a selective growth method that grows the crystal only in the minimum necessary area, making it possible to form the base electrode as close to the intrinsic transistor region as possible. . This not only reduces the parasitic base resistance, but also allows devices to be easily miniaturized without relying on fine mesa etching techniques.
次に本発明について図面を用いて説明する。 Next, the present invention will be explained using the drawings.
第１図は本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図である。FIG. 1 is a cross-sectional view of a semiconductor chip shown in order of steps for explaining a first embodiment of the present invention.
まず第１図（ａ）に示すように、半絶縁性基板１の上に
５０００人のｎ” −ＧａＡｓから成る高濃度エミッタ
層２．３０００人のｎ −Ａ ｅ ０−３０ａ（１，７
Ａｓから成るエミッタ層３を成長したのち、全面に７０
００人の厚みを有するＳｉＯ□からなる第１絶縁膜１０
ａを成膜し、ドライエツチングによって選択結晶成長マ
スクを形成する。First, as shown in FIG. 1(a), a high concentration emitter layer 2 consisting of 5000 n''-GaAs and 3000 n-A e 0-30a (1,7
After growing the emitter layer 3 made of As, 70%
The first insulating film 10 is made of SiO□ and has a thickness of 0.00 mm.
A film is formed and a selective crystal growth mask is formed by dry etching.
次に第１図（ｂ）に示すように、このマスクに対して選
択的にエミッタ層よりも小さな電子親和力を有する１−
ＡｆｆＡｓから成る半絶縁層４を５０．０人、さらにｐ
” −ＧａＡｓから成る高濃度のベースコンタクト層５
Ｃを２０００人再成長する。Next, as shown in FIG. 1(b), a 1-
50.0 layers of semi-insulating layer 4 made of AffAs, and further p
” - Highly doped base contact layer 5 made of GaAs
Re-grow C by 2000 people.
次に第１図（ｃ）に示すように、ＣＶＤ法によって全面
に３０００人のＳｉＯ□からなる第２絶縁膜１０ｂを成
膜し、さらに第１図（ｄ）に示すように、フォトレジス
トリを全面に塗布して表面の平坦化を行い、次でフォト
レジストをエッチバックすることによって第１絶縁膜１
０ａ上の第２絶縁膜１１）ｂを露出させる。Next, as shown in FIG. 1(c), a second insulating film 10b made of 3,000 SiO The first insulating film 1 is coated on the entire surface to planarize the surface, and then the photoresist is etched back.
The second insulating film 11)b on 0a is exposed.
次に第１図（ｅ＞に示すように、フォトレジスト９をマ
スクとして第１及び第２の絶縁ＨＡ １０ ａ 。Next, as shown in FIG. 1(e), first and second insulation HA 10 a are formed using the photoresist 9 as a mask.
１０ｂを異方性エツチングして除去することによって開
口部２０を形成し、エミッタ層３及び再成長したベース
コンタクト層５Ｃの一部を露出させる。10b is removed by anisotropic etching to form an opening 20, exposing a portion of the emitter layer 3 and the regrown base contact layer 5C.
次に第１図（ｆ）に示すように、フォトレジスト９を除
去した後に、残る第２絶縁膜１０ｂを選択再成長のマス
クとして開口部２０内にｐ ＋−〇ａＡｓから成る真性
ベース層５１を５００人９ｎ−−ＧａＡｓから成るコレ
クタ層６を４０００人、ｎ＋−ＧａＡｓから成る高濃度
コレクタ層７を１０００人再成長する。これらの層を成
長させることによってコレクタ・メサが形成される。Next, as shown in FIG. 1(f), after removing the photoresist 9, using the remaining second insulating film 10b as a mask for selective regrowth, an intrinsic base layer 51 made of p+-○aAs is formed in the opening 20. The collector layer 6 made of 500 layers of 9n--GaAs is regrown by 4000 layers, and the high-concentration collector layer 7 made of n+-GaAs is regrown by 1000 layers. By growing these layers a collector mesa is formed.
コレクタ・メサの面積は一回目の選択再成長のマスクの
大きさ、すなわち真性トランジスタ領域１１の大きさよ
りも第２の絶縁膜１０ｂの膜厚分だけ余分な面積を持っ
ている。この面積は真性ベース層５１とベースコンタク
ト層５Ｃとの電気的接触のために必要なものであるが、
第２絶縁膜１０ｂの膜厚で制御できるため、必要最小限
の大きさに、かつ真性トランジスタ領域１１の周囲に均
等な大きさで形成することができる。The area of the collector mesa is larger than the mask size of the first selective regrowth, that is, the size of the intrinsic transistor region 11, by the thickness of the second insulating film 10b. Although this area is necessary for electrical contact between the intrinsic base layer 51 and the base contact layer 5C,
Since the thickness of the second insulating film 10b can be controlled, the second insulating film 10b can be formed to the minimum necessary size and to a uniform size around the intrinsic transistor region 11.
なお、第２図（ａ）に示すように、必要に応じてフォト
レジスト９から露出した第２絶縁膜１０ｂをバッフアー
トフッ酸を用いてエツチングすることによって開口部２
０の幅を広げ、２回目の結晶再成長領礒１２の大きさを
広げることが可能であり、この場合も第２図（ｂ）に示
すように、再成長領域１２を真性トランジスタ領域１１
に対してずれることなく決めることができる。As shown in FIG. 2(a), if necessary, the second insulating film 10b exposed from the photoresist 9 may be etched using buffered hydrofluoric acid to form the opening 2.
It is possible to widen the width of the second crystal regrowth region 12 by widening the width of the second crystal regrowth region 12. In this case as well, as shown in FIG.
You can decide without any deviation.
第３図は本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図である。FIG. 3 is a cross-sectional view of a semiconductor chip shown in order of steps for explaining a second embodiment of the present invention.
第１の実施例においては、コレクタ・メサを真性エミッ
タ領域に対してリソグラフィーマスクなしに再成長する
方法を示したが、第２の実施例は、コレクタ・メサの再
成長後、コレクタ電極とベース電極を互いに自己整合的
に形成するものである。In the first embodiment, a method of regrowing the collector mesa to the intrinsic emitter region without a lithography mask was shown, but in the second embodiment, after regrowing the collector mesa, the collector electrode and the base The electrodes are formed in a mutually self-aligned manner.
まず第３図（ａ）に示すように、第１図あるいは第２図
のような製造方法を用いてＳｉ○２膜１０膜設０られた
開口部内にコレクタ・メサを選択的に再成長した後、第
３図（ｂ）に示すように５ｉ０２ Ｐａ １０を残した
ままコレクタ・メサの側面に５ｉ０２から成る側壁１３
を形成する。First, as shown in Fig. 3(a), a collector mesa was selectively regrown within the opening in which 10 Si○2 films were provided using the manufacturing method shown in Fig. 1 or 2. Afterwards, as shown in FIG. 3(b), a side wall 13 made of 5i02 is attached to the side of the collector mesa while leaving 5i02 Pa 10.
form.
次で第３図（ｃ）に示すように、コレクタ電極１４ｃを
形成するためのＡｕＧｅ−Ｎｉ−Ａｕ膜を全面に蒸着す
る。次に第３図（ｄ）に示すようにコレクタ・メサとそ
の周辺領域をフォトレジスト９を用いて保護したがら、
アルゴンイオンミリングによってＡｕＧｅ−Ｎｉ−Ａｕ
を除去しコレクタ環Ｐｉ １４ ｃを形成する。Next, as shown in FIG. 3(c), an AuGe--Ni--Au film for forming the collector electrode 14c is deposited over the entire surface. Next, as shown in FIG. 3(d), the collector mesa and its surrounding area are protected using photoresist 9.
AuGe-Ni-Au by argon ion milling
is removed to form a collector ring Pi 14 c.
次で第３図（ｅ）に示すように、残ったＳ ｉ ０２Ｍ
Ｌ Ｏをバッフアート・フッ酸によってエツチング除
去する。次に第３図（ｆ）に示すように、コレクタ・メ
サの周囲に残ったＡｕＧｅ−Ｎｉ・Ａｕ膜をフォトレジ
ストリをアセトン超音波洗浄で除去するときに同時に除
去する。最後にベース電極材としてＡｕＭｎを蒸着して
ベース電極１４ｂを形成する。ベース電極１４ｂとコレ
クタ・メサとの間隔１５はＳｉＯ２の側壁１３の厚みで
決まるため、ベース電極１４ｂがコレクタ・メサと接触
したい程度に狭くすることが可能である。Next, as shown in FIG. 3(e), the remaining S i 02M
LO is removed by etching with buffered hydrofluoric acid. Next, as shown in FIG. 3(f), the AuGe--Ni.Au film remaining around the collector mesa is removed at the same time as the photoresist is removed by acetone ultrasonic cleaning. Finally, AuMn is deposited as a base electrode material to form the base electrode 14b. Since the distance 15 between the base electrode 14b and the collector mesa is determined by the thickness of the SiO2 side wall 13, it can be made as narrow as it is desired for the base electrode 14b to come into contact with the collector mesa.
上記実施例においてはコレクタがエミッタの上に設けら
れる型のへテロ接合バイポーラトランジスタを例にとっ
たが、エミッタがコレクタの上に設けられる型のものに
ついても本発明の適用が受けられる６又、再成長される
結晶は基板に対して格子整合している必要はない。In the above embodiments, a type of heterojunction bipolar transistor in which the collector is provided above the emitter is taken as an example, but the present invention can also be applied to a type in which the emitter is provided above the collector. The regrown crystal does not need to be lattice matched to the substrate.
以上詳述したように本発明の方法によれば、結晶再成長
を絶縁膜からなるマスクを用いて選択的に行うことによ
り、リソグラフィーマスクなしにかつ最小限の大きさで
真性エミッタ（コレクタ）領域の上にコレクタ（エミッ
タ）メサを形成することができる。As detailed above, according to the method of the present invention, by selectively performing crystal regrowth using a mask made of an insulating film, the intrinsic emitter (collector) region can be grown without a lithography mask and with a minimum size. A collector (emitter) mesa can be formed on top of the.
その結果、結晶再成長を半導体基板全面に行い、リソグ
ラフィーとメサエッチングによってベース層を露出する
従来の製造方法の場合に比べて、リソグラフィーマスク
を用いることなく微細なメサ形状が可能となり、さらに
ベース電極もメサに対して自己整合的に形成できるため
、寄生ベース抵抗を低減することができる。As a result, compared to the conventional manufacturing method in which crystal regrowth is performed on the entire surface of the semiconductor substrate and the base layer is exposed by lithography and mesa etching, it is possible to form a fine mesa shape without using a lithography mask. Since it can be formed in a self-aligned manner with respect to the mesa, parasitic base resistance can be reduced.
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図は第１の実施例における他の工
程を説明するだめの半導体チップの断面図、第３図は本
発明の第２の実施例を説明するための半導体チップの断
面図、第４図は従来のへテロ接合バイポーラトランジス
タの製造方法を説明するための半導体チップの断面図で
ある。
１・・・半絶縁性基板、２・・・高濃度エミッタ層、３
・・・エミッタ層、４・・・半絶縁層、５Ｃ・・・ベー
スコンタクト層、５１・・・真性ベース層、６・・・コ
レクタ層、７・・・高濃度コレクタ層、９・・・フォト
レジスト、１（１−３ｉ０２膜、１０ ａ−・・第１絶
縁膜、１０ｂ・・・第２絶縁膜、１１・・・真性トラン
ジスタ領域、１２・・・結晶再成長領域、１３・・・側
壁、１４ｂ・・・ベース電極、１４ｃ・・・コレクタ電
極、２０・・・開口部。FIG. 1 is a cross-sectional view of a semiconductor chip for explaining a first embodiment of the present invention, FIG. 2 is a cross-sectional view of a semiconductor chip for explaining other steps in the first embodiment, and FIG. FIG. 4 is a cross-sectional view of a semiconductor chip for explaining a second embodiment of the present invention, and FIG. 4 is a cross-sectional view of a semiconductor chip for explaining a conventional method for manufacturing a heterojunction bipolar transistor. 1... Semi-insulating substrate, 2... High concentration emitter layer, 3
...Emitter layer, 4...Semi-insulating layer, 5C...Base contact layer, 51...Intrinsic base layer, 6...Collector layer, 7...High concentration collector layer, 9... Photoresist, 1 (1-3i02 film, 10a-.first insulating film, 10b...second insulating film, 11...intrinsic transistor region, 12...crystal regrowth region, 13... Side wall, 14b...base electrode, 14c...collector electrode, 20...opening.
Claims (1)
形成したのち全面に第１の絶縁体から成る結晶選択成長
用のマスクを形成する工程と、前記マスクに対して選択
的に前記エミッタ層よりも電子親和力の小さい半導体材
料から成る半絶縁層及び外部ベース層を結晶成長させる
工程と、前記外部ベース層を含む全面に第２の絶縁体膜
を形成する工程と、全面に高分子材料を塗布し表面を平
坦化した後該高分子材料をエッチングし前記マスク上の
第２の絶縁体膜の表面を露出させる工程と、露出した前
記第２の絶縁体膜及びその下のマスクを選択的にエッチ
ングして開口部を形成し、前記エミッタ層（コレクタ層
）と外部ベース層の一部を露出させる工程と、前記高分
子材料を除去したのち第２の絶縁体膜により形成された
前記開口部内に選択的に真性ベース層とコレクタ層（エ
ミッタ層）と高濃度コレクタ層（高濃度エミッタ層）と
を順次形成する工程とを含むことを特徴とするヘテロ接
合バイポーラトランジスタの製造方法。After forming an emitter layer (collector layer) on a semi-insulating semiconductor substrate, forming a mask for selective crystal growth made of a first insulator on the entire surface; A step of crystal-growing a semi-insulating layer and an external base layer made of a semiconductor material with low electron affinity; a step of forming a second insulating film on the entire surface including the external base layer; and a step of coating the entire surface with a polymer material. a step of planarizing the surface and then etching the polymer material to expose the surface of the second insulating film on the mask; selectively etching the exposed second insulating film and the mask thereunder; etching to form an opening to expose a portion of the emitter layer (collector layer) and the external base layer; and after removing the polymer material, the inside of the opening formed by the second insulating film. A method for manufacturing a heterojunction bipolar transistor, comprising: selectively forming an intrinsic base layer, a collector layer (emitter layer), and a highly doped collector layer (highly doped emitter layer) in sequence.
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| JP7945588A JPH0828372B2 (en) | 1988-03-30 | 1988-03-30 | Method for manufacturing heterojunction bipolar transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7945588A JPH0828372B2 (en) | 1988-03-30 | 1988-03-30 | Method for manufacturing heterojunction bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251659A true JPH01251659A (en) | 1989-10-06 |
| JPH0828372B2 JPH0828372B2 (en) | 1996-03-21 |
Family
ID=13690352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7945588A Expired - Lifetime JPH0828372B2 (en) | 1988-03-30 | 1988-03-30 | Method for manufacturing heterojunction bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828372B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04267529A (en) * | 1991-02-22 | 1992-09-24 | Nec Corp | Collector top type heterojunction bipolar transistor and manufacture thereof |
-
1988
- 1988-03-30 JP JP7945588A patent/JPH0828372B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04267529A (en) * | 1991-02-22 | 1992-09-24 | Nec Corp | Collector top type heterojunction bipolar transistor and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828372B2 (en) | 1996-03-21 |
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