JPH01248567A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a method for manufacturing a semiconductor device.
〔1足来の技術〕
金属と半導体との接触からなるシヨ・ソトキー接触をゲ
ートとする接合型FETは、構造および製造工程が簡単
なため、ゲート長のi紋m(ヒに適し、特に電子移動度
の大きいGaAsを用いて高周波特性の優れた素子や、
高速動作の集積回路が得られている。[Existing technology] Junction FETs, whose gate is a short-socket contact consisting of contact between a metal and a semiconductor, have a simple structure and manufacturing process. Elements with excellent high frequency characteristics using GaAs with high mobility,
Integrated circuits with high speed operation have been obtained.
第3図(a)〜(g)は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。第3図(a)に示すように、半絶縁性Ga
As基板1の主表面にN型埋込層2を形成する。次に、
第3図(b)に示すように、基板全面にゲート用タング
ステンシリサイド膜23を形成する。次に、第3図(c
)に示すように、写真蝕刻法により、ゲート電極を形成
する。次に、第3図(d)に示すように、基板全面に側
壁用シリコン酸化膜7aを堆積する。次に、第3図(e
)に示すように、異方性ドライエツチングにより、ゲー
ト電極の側壁部分以外のシリコン酸化膜を除去する。次
に、第3図(f)に示すように、ソー曳、ドレイン間の
抵抗を減少させるため、シリコン酸化膜7b及びゲート
電極23をマスクとして、N型不純物を自己整合法によ
りイオン注入し、N+型型数散層10形成する、次に、
第3図(g)に示すように、シリコン酸化膜7bを除去
することにより、半導体装置を形成していた。FIGS. 3(a) to 3(g) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining an example of a conventional method for manufacturing a semiconductor device. As shown in Figure 3(a), semi-insulating Ga
An N-type buried layer 2 is formed on the main surface of an As substrate 1. next,
As shown in FIG. 3(b), a tungsten silicide film 23 for a gate is formed over the entire surface of the substrate. Next, Figure 3 (c
), a gate electrode is formed by photolithography. Next, as shown in FIG. 3(d), a sidewall silicon oxide film 7a is deposited over the entire surface of the substrate. Next, Figure 3 (e
), the silicon oxide film other than the side wall portions of the gate electrode is removed by anisotropic dry etching. Next, as shown in FIG. 3(f), in order to reduce the resistance between the saw and the drain, using the silicon oxide film 7b and the gate electrode 23 as a mask, N-type impurities are ion-implanted by a self-alignment method. N+ type dispersed layer 10 is formed, then,
As shown in FIG. 3(g), a semiconductor device was formed by removing the silicon oxide film 7b.
上述した従来の半導体装置の製造方法では、上層に第2
の配線をする多層配線の場合、下層の平坦化を容易にす
るろ、ゲートメタルを薄くしなければならず、ゲート電
極側壁部に形成した酸化膜の厚さも薄くなり、イオン注
入時にイオンがスルー注入されてしまう。さらに、ゲー
トの薄層1ヒにより、ゲート抵抗が増大する欠点がある
。In the conventional semiconductor device manufacturing method described above, a second layer is formed in the upper layer.
In the case of multi-layer wiring, in order to facilitate flattening of the lower layer, the gate metal must be made thinner, and the thickness of the oxide film formed on the side walls of the gate electrode also becomes thinner, causing ions to pass through during ion implantation. It gets injected. Furthermore, the thin layer of the gate increases the gate resistance.
本発明の目的は、多層配線の為の平坦化によりゲートメ
タルを薄くした場合でも、ゲート電極側壁部に形成した
酸化膜の厚さが変化せず、しかもゲート抵抗の増大を抑
えることが可能な半導体装置の製造方法を提供すること
にある。The purpose of the present invention is to prevent the thickness of the oxide film formed on the side walls of the gate electrode from changing even when the gate metal is thinned due to planarization for multilayer wiring, and to suppress an increase in gate resistance. An object of the present invention is to provide a method for manufacturing a semiconductor device.
〔課題を解決するための手段〕−1
本発明の半導体装置の製造方法は、半導体基板の一主面
に選択的に一導電型埋込層を形成する工程と、前記半導
体基板及び前記一導電型埋込層上に第1のケイ化物膜を
形成する工程と、前記第1のケイ化物膜上に金属膜を形
成する工程と、前記金属膜上に第1のシリコン酸化膜又
はシリコン窒化膜を形成する工程と、前記第1のシリコ
ン酸化膜又はシリコン窒化膜上に第2のケイ化物膜を形
成する工程と、ゲート電極を形成する領域以外の前記半
導体基板及び前記一導電型埋込層上の部分を選択的に除
去する工程と、基板全面に第2のシリコン酸化膜を形成
する工程と、エツチングによりゲート電極となる部分の
側壁部以外の前記第2のシリコン酸化膜を選択的に除去
する工程と、前記ゲート部分と第2のシリコン酸化膜を
マスクとして一導電型不純物をイオン注入して一導電型
層を形成する工程と、前記第1のシリコン酸fヒ膜又は
シリコン窒化腹膜、前記第2のケイ化物膜及び第2のシ
リコン酸化膜を除去する工程とを含んで構成される。[Means for Solving the Problems]-1 The method for manufacturing a semiconductor device of the present invention includes the step of selectively forming a buried layer of one conductivity type on one main surface of a semiconductor substrate, and forming a first silicide film on the mold burying layer; forming a metal film on the first silicide film; and forming a first silicon oxide film or silicon nitride film on the metal film. a step of forming a second silicide film on the first silicon oxide film or silicon nitride film; and a step of forming a second silicide film on the first silicon oxide film or silicon nitride film; a step of selectively removing the upper portion; a step of forming a second silicon oxide film on the entire surface of the substrate; and a step of selectively etching the second silicon oxide film other than the side wall portion of the portion that will become the gate electrode. a step of ion-implanting impurities of one conductivity type using the gate portion and the second silicon oxide film as masks to form a layer of one conductivity type; and a step of forming a layer of one conductivity type by using the gate portion and the second silicon oxide film as masks; , removing the second silicide film and the second silicon oxide film.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図(a)〜(kl)は本発明の第1の実施例を説明
するための工程順に示した半導体チップの断面図である
。第1図(a)に示すように、半絶縁性GaAs基板1
の主表面にシリコンを加速エネルギー50keV、ドー
ズ量2X1012cm−2でイオン注入することにより
、N型埋込層2を形成する。次に、第1図(b)に示す
ように、例えば、ゲート用として、ケイ化物であるタン
グステンシリサイド膜3を0.2μm、ゲート用タング
ステン4を0.1μm順次堆積する。次に、第1図(C
)に示すように、更にシリコン酸化膜5を0.2μm、
タングステンシリサイド膜6を0.1μm堆積する。次
に、第1図(d)に示すように、ドライエツチングによ
り、電極を形成する領域以外の堆積層を除去する。次に
、第1図(e)に示すように、基板全面にシリコン酸化
膜7aを0.2μm堆積する。次に、第1図(f>に示
すように1.ドライエツチングにより、側壁部7bを形
成し、その側壁部をマスクとしてシリコンを加速エネル
ギー50keV、ドーズ量6×。FIGS. 1(a) to 1(kl) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a first embodiment of the present invention. As shown in FIG. 1(a), a semi-insulating GaAs substrate 1
An N-type buried layer 2 is formed by ion-implanting silicon onto the main surface of the substrate at an acceleration energy of 50 keV and a dose of 2×10 12 cm −2 . Next, as shown in FIG. 1(b), for example, a tungsten silicide film 3, which is a silicide, is deposited to a thickness of 0.2 μm, and a tungsten 4 for the gate is deposited to a thickness of 0.1 μm. Next, Figure 1 (C
), the silicon oxide film 5 is further coated with a thickness of 0.2 μm.
A tungsten silicide film 6 is deposited to a thickness of 0.1 μm. Next, as shown in FIG. 1(d), the deposited layer other than the area where the electrodes will be formed is removed by dry etching. Next, as shown in FIG. 1(e), a silicon oxide film 7a is deposited to a thickness of 0.2 μm over the entire surface of the substrate. Next, as shown in FIG. 1(f), 1. A side wall portion 7b is formed by dry etching, and using the side wall portion as a mask, silicon is accelerated at an energy of 50 keV and a dose of 6×.
I O”cm−2でイオン注入することにより、N型拡
散層8を形成する。次に、第1図(g)に示すように、
第3図(f)と同様に、ソース、ドレイン間の抵抗を低
減させるため、エピタキシャル成長によりN++エピタ
キシャル層9を形成する。An N-type diffusion layer 8 is formed by ion implantation at IO"cm-2. Next, as shown in FIG. 1(g),
Similarly to FIG. 3(f), an N++ epitaxial layer 9 is formed by epitaxial growth in order to reduce the resistance between the source and drain.
次に、第1図(h)に示すように、シリコン酸化膜7b
、5及びタングステン・シリサイド膜6を除去すること
により、半導体装置を形成する。Next, as shown in FIG. 1(h), the silicon oxide film 7b
, 5 and the tungsten silicide film 6, a semiconductor device is formed.
第2図(a)〜(c)は本発明の第2の実施例を説明す
るための工程順に示した半導体チ・ノブの断面図である
。第2図(a)に示すように゛、第1の実施例の第1図
(e)までと同様な工程により、基板全面にシリコン酸
化膜7aを0.2.+1m堆積し、次に、ドライエツチ
ングにより側壁部7bを形成する。次に、第2図(b)
に示すように、ソース、ドレイン間の抵抗を低減させる
ため、側壁部をマスクとして、シリコンを加速エネルギ
ー120keV、 ドーズ量6×1013Cffl−2
でイオン注入することにより、N+型型数散層10形成
する。次に、第2図(c)に示すように、シリコン酸化
膜7b、5及びタングステン・シリサイド膜6を除去す
ることにより、半導体装置を形成する。第2の実施例で
は、第1の実施例でのN++エピタキシャル層9を形成
しないで、シリコンのイオン注入濃度を高くして、N+
型型数散層10形成しているが、本実施例による効果は
、第1の実施例と同様である。FIGS. 2(a) to 2(c) are cross-sectional views of a semiconductor chip knob shown in the order of steps for explaining a second embodiment of the present invention. As shown in FIG. 2(a), a silicon oxide film 7a with a thickness of 0.2. A thickness of +1 m is deposited, and then the side wall portion 7b is formed by dry etching. Next, Figure 2(b)
As shown in Figure 2, in order to reduce the resistance between the source and the drain, silicon was accelerated at an energy of 120 keV and at a dose of 6 x 10 Cffl-2 using the side wall as a mask.
By performing ion implantation, an N+ type scattering layer 10 is formed. Next, as shown in FIG. 2(c), the silicon oxide films 7b and 5 and the tungsten silicide film 6 are removed to form a semiconductor device. In the second embodiment, the N++ epitaxial layer 9 in the first embodiment is not formed, but the silicon ion implantation concentration is increased to form an N+
Although a type scattering layer 10 is formed, the effects of this embodiment are similar to those of the first embodiment.
上述した2つの実施例では、ゲート用金属及びそのシリ
サイドにタングステンを用いたが、例えば、Ti、Pt
、Nb、Ta、Mo等の金属及びそのシリサイドであれ
ば同様な効果が得られる。In the two embodiments described above, tungsten was used for the gate metal and its silicide, but for example, Ti, Pt
, Nb, Ta, Mo, and their silicides, similar effects can be obtained.
更に、本実施例では、金属膜上に形成する物質をシリコ
ン酸化膜としたが、他の実施例として、シリコン窒化物
で実施して半導体装置を形成しても、同様な効果が得ら
れる。Further, in this embodiment, a silicon oxide film is used as the material formed on the metal film, but similar effects can be obtained by forming a semiconductor device using silicon nitride in other embodiments.
以上説明したように本発明は、5ゲート用金属とそのシ
リサイドから成る多層のゲート電極の上層に、更にシリ
コン酸化膜又はシリコン窒化膜と、シリサイド膜を形成
することにより、イオン注入時にマスクとして用いる電
極の側壁部のシリコン酸化膜の厚さを薄く形成しなくて
7もよいため、イオン注入時にイオンがスルー注入され
るのを防止できる効果があると共に、イオン注入後、ゲ
ート電極の上層にあるシリコン酸化膜又はシリコン窒(
ヒ膜と、シリサイド膜を除去し、ター1〜電極を薄くす
ることができる為、多層配線のための下層の平坦化を容
易にし、しかもゲート電極は金属とシリサイドの多層ゲ
ートであるので、ゲートの薄層化によるゲート抵抗の増
大を防止することができる効果がある。As explained above, in the present invention, a silicon oxide film or a silicon nitride film, and a silicide film are further formed on the upper layer of a multilayer gate electrode made of five gate metals and their silicides, which is used as a mask during ion implantation. Since the silicon oxide film on the side wall of the electrode does not have to be thin, it is effective to prevent ions from being through-implanted during ion implantation. Silicon oxide film or silicon nitride (
Since the metal film and silicide film can be removed and the thickness of the electrode can be made thinner, it is easier to planarize the lower layer for multilayer wiring.Moreover, since the gate electrode is a multilayer gate of metal and silicide, the gate electrode can be made thinner. This has the effect of preventing an increase in gate resistance due to thinning of the layer.
第1図(a)〜(h)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図、第2図
(a)〜(c)は本発明の第2の実施例を説明するため
の工程順に示した半導体チップの断面図、第3図(a)
〜(g)は従来の半導体装置の製造方法の一例を説明す
るための工程順に示した半導体チップの断面図である。
1・・・半絶縁性G a A s基板、2・・・N型埋
込層、3・・・ゲート用タングステン・シリサイド膜、
4・・・ゲート用タングステン膜、5・・・シリコン酸
化膜、6・・・タングステン・シリサイド、7a、7b
・・・シリコン酸化膜、8・・・N型拡散層、9・・・
N++エピタキシャル層、10・・・N+型型数散層2
3・・・ゲート用タングステン・シリサイド層。FIGS. 1(a) to (h) are cross-sectional views of a semiconductor chip shown in the order of steps for explaining the first embodiment of the present invention, and FIGS. FIG. 3(a) is a cross-sectional view of a semiconductor chip shown in the order of steps for explaining an embodiment of the present invention.
-(g) are cross-sectional views of a semiconductor chip shown in order of steps for explaining an example of a conventional method for manufacturing a semiconductor device. DESCRIPTION OF SYMBOLS 1... Semi-insulating GaAs substrate, 2... N-type buried layer, 3... Tungsten silicide film for gate,
4... Tungsten film for gate, 5... Silicon oxide film, 6... Tungsten silicide, 7a, 7b
...Silicon oxide film, 8...N-type diffusion layer, 9...
N++ epitaxial layer, 10...N+ type scattering layer 2
3...Tungsten silicide layer for gate.
Claims (2)
形成する工程と、前記半導体基板及び前記一導電型埋込
層上に第1のケイ化物膜を形成する工程と、前記第1の
ケイ化物膜上に金属膜を形成する工程と、前記金属膜上
に第1のシリコン酸化膜を形成する工程と、前記第1の
シリコン酸化膜上に第2のケイ化物膜を形成する工程と
、ゲート電極を形成する領域以外の前記半導体基板及び
前記一導電型埋込層上の部分を選択的に除去する工程と
、基板全面に第2のシリコン酸化膜を形成する工程と、
エッチングによりゲート電極となる部分の側壁部以外の
前記第2のシリコン酸化膜を選択的に除去する工程と、
前記ゲート部分と第2のシリコン酸化膜をマスクとして
一導電型不純物をイオン注入して一導電型層を形成する
工程と、前記第1のシリコン酸化膜、前記第2のケイ化
物膜及び第2のシリコン酸化膜を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。(1) selectively forming a buried layer of one conductivity type on one main surface of a semiconductor substrate; forming a first silicide film on the semiconductor substrate and the buried layer of one conductivity type; forming a metal film on the first silicide film; forming a first silicon oxide film on the metal film; and forming a second silicide film on the first silicon oxide film. a step of selectively removing a portion of the semiconductor substrate and the buried layer of one conductivity type other than a region where a gate electrode is to be formed; and a step of forming a second silicon oxide film on the entire surface of the substrate. ,
selectively removing the second silicon oxide film other than the sidewall portion of the portion that will become the gate electrode by etching;
forming a layer of one conductivity type by ion-implanting impurities of one conductivity type using the gate portion and the second silicon oxide film as masks; 1. A method for manufacturing a semiconductor device, comprising the step of removing a silicon oxide film.
形成する工程と、前記半導体基板及び前記一導電型埋込
層上に第1のケイ化物膜を形成する工程と、前記第1の
ケイ化物膜上に金属膜を形成する工程と、前記金属膜上
にシリコン窒化膜を形成する工程と、前記シリコン窒化
膜上に第2のケイ化物膜を形成する工程と、ゲート電極
を形成する領域以外の前記半導体基板及び前記一導電型
埋込層上の部分を選択的に除去する工程と、基板全面に
シリコン酸化膜を形成する工程と、エッチングによりゲ
ート電極となる部分の側壁部以外の前記シリコン酸化膜
を選択的に除去する工程と、前記ゲート部分とシリコン
酸化膜をマスクとして一導電型不純物をイオン注入して
一導電型層を形成する工程と、前記シリコン窒化膜、前
記第2のケイ化物膜及びシリコン酸化膜を除去する工程
とを含むことを特徴とする半導体装置の製造方法。(2) selectively forming a buried layer of one conductivity type on one main surface of the semiconductor substrate; and forming a first silicide film on the semiconductor substrate and the buried layer of one conductivity type; forming a metal film on the first silicide film; forming a silicon nitride film on the metal film; forming a second silicide film on the silicon nitride film; A step of selectively removing a portion of the semiconductor substrate and the buried layer of one conductivity type other than the region where an electrode is to be formed, a step of forming a silicon oxide film on the entire surface of the substrate, and a step of etching the portion that will become the gate electrode. a step of selectively removing the silicon oxide film other than the side wall portion; a step of ion-implanting impurities of one conductivity type using the gate portion and the silicon oxide film as a mask to form a layer of one conductivity type; and a step of forming a layer of one conductivity type. , a step of removing the second silicide film and the silicon oxide film.
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