JPH01246942A - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH01246942A JPH01246942A JP63073397A JP7339788A JPH01246942A JP H01246942 A JPH01246942 A JP H01246942A JP 63073397 A JP63073397 A JP 63073397A JP 7339788 A JP7339788 A JP 7339788A JP H01246942 A JPH01246942 A JP H01246942A
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- JP
- Japan
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- transmission
- circuit
- speed
- data
- frame synchronization
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- Pending
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 102
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報を伝送するデータ伝送装置に関するもので
ある。
ある。
従来、画像などの伝送装置では、１−５ Ｍｂｐｍ １
６、３ Ｍｂｐｓなどと伝送速度が決められており、そ
れぞれの伝送速度に対しフレーム同期信号の速度等の仕
様が決められてその都度設計されていた。
６、３ Ｍｂｐｓなどと伝送速度が決められており、そ
れぞれの伝送速度に対しフレーム同期信号の速度等の仕
様が決められてその都度設計されていた。
しかしながら最近では、ディジタル伝送路の利用が盛ん
になり、ディジタル伝送路の空き具合いに応じて画像等
の伝送装置の伝送速度を変えることが必要になってきて
いる。
になり、ディジタル伝送路の空き具合いに応じて画像等
の伝送装置の伝送速度を変えることが必要になってきて
いる。
従来この種の要求に対して、伝送速度の変化範囲が小さ
い場合には、装置の基本クロックを伝送速度にしている
ため、伝送速度が変わると、それに応じてフレーム同期
信号の速度も変える方式を採っている。
い場合には、装置の基本クロックを伝送速度にしている
ため、伝送速度が変わると、それに応じてフレーム同期
信号の速度も変える方式を採っている。
上述した従来の方式では、伝送速度が変わると、フレー
ム同期信号の速度が同一の比で変わるため、伝送される
データの伝送効率（伝送されるデータの伝送速度／伝送
路の伝送速度）は一定であり、伝送路の伝送速度が高く
なっても、データの伝送効率が上がらないという課題が
あった。
ム同期信号の速度が同一の比で変わるため、伝送される
データの伝送効率（伝送されるデータの伝送速度／伝送
路の伝送速度）は一定であり、伝送路の伝送速度が高く
なっても、データの伝送効率が上がらないという課題が
あった。
本発明のデータ伝送装置は、入力ディジタルデータを一
旦記憶し伝送路速度で読み出すバッファメモリ回路と、
フレーム同期信号を発生するフレーム同期発生回路と、
このフレーム同期発生回路出力と上記バックアメモリ回
路の出力とを多重化して伝送路へ出力する多重化回路と
から構成され、伝送速しでも常に一定速度のフレーム同
期信号を発生する手段を備え、この手段によって得られ
たフレーム同期信号を上記バッファメモリ回路の出力と
多重して上記の伝送路へ出力するようにしたものである
。
旦記憶し伝送路速度で読み出すバッファメモリ回路と、
フレーム同期信号を発生するフレーム同期発生回路と、
このフレーム同期発生回路出力と上記バックアメモリ回
路の出力とを多重化して伝送路へ出力する多重化回路と
から構成され、伝送速しでも常に一定速度のフレーム同
期信号を発生する手段を備え、この手段によって得られ
たフレーム同期信号を上記バッファメモリ回路の出力と
多重して上記の伝送路へ出力するようにしたものである
。
本発明においては、伝送速度を任意に変えられ、伝送速
共が変化してもフレーム同期信号の速度は一定にする。
共が変化してもフレーム同期信号の速度は一定にする。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、１は画像データが印加される入力端子、２
は入力された画像データを符号化する符号器、３は入力
ディジタルデータを一旦記憶し伝送路速度で読み出すバ
ックアメモリ回路、４は伝送速度切換信号が印加される
入力端子、５はフレーム同期信号を発生するフレーム同
期発生回路、６はこのフレーム同期発生回路５の出力と
バッファメモリ回路３の出力とを多重化して伝送路へ出
力する多重化回路、Ｔは伝送路出力データが得られる出
力端子、８は入力端子４からの伝送速度切換信号によシ
伝送路クロックをフレーム同期発生回路５に出力する伝
送路クロック発生回路で、このフレーム同期発生回路５
と伝送路クロック発生回路８は伝送速度が変化しても常
に一定速度のフレーム同期信号を発生する手段を構成し
ている。
は入力された画像データを符号化する符号器、３は入力
ディジタルデータを一旦記憶し伝送路速度で読み出すバ
ックアメモリ回路、４は伝送速度切換信号が印加される
入力端子、５はフレーム同期信号を発生するフレーム同
期発生回路、６はこのフレーム同期発生回路５の出力と
バッファメモリ回路３の出力とを多重化して伝送路へ出
力する多重化回路、Ｔは伝送路出力データが得られる出
力端子、８は入力端子４からの伝送速度切換信号によシ
伝送路クロックをフレーム同期発生回路５に出力する伝
送路クロック発生回路で、このフレーム同期発生回路５
と伝送路クロック発生回路８は伝送速度が変化しても常
に一定速度のフレーム同期信号を発生する手段を構成し
ている。
そして、この手段によって得られたフレーム同期信号を
バッファメモリ回路３の出力と多重して伝送路へ出力す
るように構成されている。
バッファメモリ回路３の出力と多重して伝送路へ出力す
るように構成されている。
第２図は第１図のフレーム同期発生回路５の構成例を示
すブロック図であシ、第３図（ａ）〜（ｑ）は第１図お
よび第２図の動作説明に供するタイムチャートで、ｌ１
ｇ・・・は第１図および第２図に示す各記号に対応する
。第４図（−） 、 （ｂ）は第１図の出力端子の伝送
路フレームフォーマットを示す説明図である。
すブロック図であシ、第３図（ａ）〜（ｑ）は第１図お
よび第２図の動作説明に供するタイムチャートで、ｌ１
ｇ・・・は第１図および第２図に示す各記号に対応する
。第４図（−） 、 （ｂ）は第１図の出力端子の伝送
路フレームフォーマットを示す説明図である。
そして、本発明の実施例として、第４図に示すように、
１フレームの周期を伝送路の伝送速度にかかわらず常に
８ＫＨｚに固定し、２４フレームで１マルチ７−ムを構
成する伝送路フレームフォーマットを仮定し、伝送路の
伝送速度を１．５４４ ＭＨｚと６．１７６ ＭＨｚの
どちらにも切υ換え可能なデータ伝送装置である画像伝
送装置の動作を説明する。
１フレームの周期を伝送路の伝送速度にかかわらず常に
８ＫＨｚに固定し、２４フレームで１マルチ７−ムを構
成する伝送路フレームフォーマットを仮定し、伝送路の
伝送速度を１．５４４ ＭＨｚと６．１７６ ＭＨｚの
どちらにも切υ換え可能なデータ伝送装置である画像伝
送装置の動作を説明する。
なお、この第４図において、Ｆ ｔ ＋ ”・・・ は
フレーム同期信号を示し、■は画像データを示す。
フレーム同期信号を示し、■は画像データを示す。
第１図において、入力端子１からの画像データａは符号
器２に入力される。符号器２は入力された画像データ１
を高能率符号化し、符号化データＣをバックアメモリ回
路３に出力する。このバッファメモリ回路３は入力され
た符号化データＣを一旦記憶し、フレーム同期発生回路
５からのバッファメモリ読み出しクロックｈで読み出さ
れたバッファメモリ出力データｄ（第３図−ｄ）を多重
化回路６に出力すると共に、バッファメモリ占有率すを
出力し、符号器２へ帰還させる。このバッファメモリ占
有率すは、伝送路の速度を変えた時バッファメモリ出力
データｄの速度も変わるため、増加または減少し、バッ
ファメモリ回路３はオーバーフロー、アンダーフローが
発生する。そこでバッファメモリ占有率すを符号器２に
帰還させることにより符号器２の符号化モードを切シ替
え、符号化データＣの情報発生量を変え、バッファメモ
リ回路３のアンダーフロー、オーバーフローの発生を防
ぐ。一方、入力端子４からの伝送速度切換信号ｆはフレ
ーム同期発生回路５および伝送路クロック発生回路８に
入力される。この伝送路クロック発生回路８は、伝送速
度切換信号ｆにより１．５４４ＭＨｚと６．１７６ＭＨ
ｚのいずれかの伝送路クロックｍをフレーム同期発生回
路５に出力する。フレーム同期発生回路５は入力された
伝送路クロックｍおよび伝送速度切換信号ｆによυバッ
ファメモリ回路３からデータを読み出すためのバッファ
メモリ読み出しクロックｈをバッファメモリ回路３に出
力し、フレーム同期信号ｇおよび多重化制御信号ｌを多
重化回路６に出力する。そして、この多重化回路４はバ
ッファメモリ出力データｄとフレーム同期信号ｇを多重
化制御信号ｌによシ多重化し、伝送路出力データ・（第
３図−〇）を出力端子γに出力する。
器２に入力される。符号器２は入力された画像データ１
を高能率符号化し、符号化データＣをバックアメモリ回
路３に出力する。このバッファメモリ回路３は入力され
た符号化データＣを一旦記憶し、フレーム同期発生回路
５からのバッファメモリ読み出しクロックｈで読み出さ
れたバッファメモリ出力データｄ（第３図−ｄ）を多重
化回路６に出力すると共に、バッファメモリ占有率すを
出力し、符号器２へ帰還させる。このバッファメモリ占
有率すは、伝送路の速度を変えた時バッファメモリ出力
データｄの速度も変わるため、増加または減少し、バッ
ファメモリ回路３はオーバーフロー、アンダーフローが
発生する。そこでバッファメモリ占有率すを符号器２に
帰還させることにより符号器２の符号化モードを切シ替
え、符号化データＣの情報発生量を変え、バッファメモ
リ回路３のアンダーフロー、オーバーフローの発生を防
ぐ。一方、入力端子４からの伝送速度切換信号ｆはフレ
ーム同期発生回路５および伝送路クロック発生回路８に
入力される。この伝送路クロック発生回路８は、伝送速
度切換信号ｆにより１．５４４ＭＨｚと６．１７６ＭＨ
ｚのいずれかの伝送路クロックｍをフレーム同期発生回
路５に出力する。フレーム同期発生回路５は入力された
伝送路クロックｍおよび伝送速度切換信号ｆによυバッ
ファメモリ回路３からデータを読み出すためのバッファ
メモリ読み出しクロックｈをバッファメモリ回路３に出
力し、フレーム同期信号ｇおよび多重化制御信号ｌを多
重化回路６に出力する。そして、この多重化回路４はバ
ッファメモリ出力データｄとフレーム同期信号ｇを多重
化制御信号ｌによシ多重化し、伝送路出力データ・（第
３図−〇）を出力端子γに出力する。
フレーム同期発生回路５の構成ブロック図を第２図に示
す。第２図において、７レームカウンタ５−２は第１図
の伝送路クロック発生回路８からの伝送路クロックｍ（
第３図−ｍ）によυカウントを行い、入力端子４からの
伝送速度切換信号ｆによυカウンタのカウント段数を切
シ換え、伝送路の伝送速度が変化しても常に８ＫＨｚの
周期のキャＩ）−ｎｃ第３図−ｎ）ｔ−マルチフレーム
カウンタ５−１に出力するとともに、カウント値ｋ（第
３図−ｋ）パターン発生回路５−４に出力する。そして
、このパターン発生回路５−４はフレームカウンタ５−
２のカウント値にと伝送路クロックｍによりバッファメ
モリ読み出しクロックｈ（第３図−ｈ）をバックアメモ
リ回路３に出力し、多重化制御信号１（第３図−１）を
多重化回路６に出力する。また、マルチフレームカウン
タ５−１は２４進のカウンタであり、フレームカウンタ
５−２よシ出力される８ＫＨｚの周期のキャリーｎによ
りカウントし、カウント値ｊ（第３図−ｊ）をフレーム
同期信号発生回路５−３に出力する。このフレーム同期
信号発生回路５−３はカウント値ｊより作られたフレー
ム同ｊｔＡ信号ｇ（第３図−ｇ）を多重化回路６に出力
する。
す。第２図において、７レームカウンタ５−２は第１図
の伝送路クロック発生回路８からの伝送路クロックｍ（
第３図−ｍ）によυカウントを行い、入力端子４からの
伝送速度切換信号ｆによυカウンタのカウント段数を切
シ換え、伝送路の伝送速度が変化しても常に８ＫＨｚの
周期のキャＩ）−ｎｃ第３図−ｎ）ｔ−マルチフレーム
カウンタ５−１に出力するとともに、カウント値ｋ（第
３図−ｋ）パターン発生回路５−４に出力する。そして
、このパターン発生回路５−４はフレームカウンタ５−
２のカウント値にと伝送路クロックｍによりバッファメ
モリ読み出しクロックｈ（第３図−ｈ）をバックアメモ
リ回路３に出力し、多重化制御信号１（第３図−１）を
多重化回路６に出力する。また、マルチフレームカウン
タ５−１は２４進のカウンタであり、フレームカウンタ
５−２よシ出力される８ＫＨｚの周期のキャリーｎによ
りカウントし、カウント値ｊ（第３図−ｊ）をフレーム
同期信号発生回路５−３に出力する。このフレーム同期
信号発生回路５−３はカウント値ｊより作られたフレー
ム同ｊｔＡ信号ｇ（第３図−ｇ）を多重化回路６に出力
する。
つぎに伝送路の速度を１．５４４ Ｍｂｐｓから６．１
７６Ｍｂｐｓに切シ換えたときの説明をする。
７６Ｍｂｐｓに切シ換えたときの説明をする。
まず、伝送路の速度を１．５４４ Ｍｂｐｍにすると、
伝送路クロックｍは１．５４４ ＭＨｚの周波数のクロ
ックトナリ（第３図−ｍ′）、フレームカウンタ５−２
は１９３進のカウンタに設定され、８ＫＨｚの周期のキ
ャリーｎが出力され（第３図−ｎ′）、多重化回路６か
らは１フレーム１９３ビツトの伝送路データが出力され
る（第３図−、／）。ここで、データの伝送効率Ｙは、 ｙ＝（伝送路の速度−フレーム同期信号の速度）／伝送
路の速度 で表される。したがって、伝送路の速度が１．５４４Ｍ
ｂｐ、の時の伝送効率Ｙは、 Ｙ′＝（１，５４４Ｘ１０ ｂｐｓ−８Ｘ１０ｂ戸）
／１．５４４ Ｘ １０ ｂｐｓ ＝ ０．９９４８１
８６５２となる。
伝送路クロックｍは１．５４４ ＭＨｚの周波数のクロ
ックトナリ（第３図−ｍ′）、フレームカウンタ５−２
は１９３進のカウンタに設定され、８ＫＨｚの周期のキ
ャリーｎが出力され（第３図−ｎ′）、多重化回路６か
らは１フレーム１９３ビツトの伝送路データが出力され
る（第３図−、／）。ここで、データの伝送効率Ｙは、 ｙ＝（伝送路の速度−フレーム同期信号の速度）／伝送
路の速度 で表される。したがって、伝送路の速度が１．５４４Ｍ
ｂｐ、の時の伝送効率Ｙは、 Ｙ′＝（１，５４４Ｘ１０ ｂｐｓ−８Ｘ１０ｂ戸）
／１．５４４ Ｘ １０ ｂｐｓ ＝ ０．９９４８１
８６５２となる。
つぎに、伝送路の速度を１．５４４ Ｍｂ ｐｇから６
１７６んｆｂｐｓに切り換えると、伝送路クロックｍは
６１７６ＭＨｚの周波数のクロックとなり（第３図−ｍ
′）、フレームカウンタ５−２は７７２進のカウンタに
設定され、８ＫＨｚの周期のキャリーｎが出力され（第
３図−ｎＮ ）、多重化回路６からは１フレーム７７２
ビツトの伝送路データが出力される（第３図％ ）。そ
して、伝送路の速度が６．１７６ Ｍｂｐａ ＤＩのデ
ータの伝送効率Ｙ′は、 Ｙ’＝ （６，１７６Ｘ１０ ｂｐｍ −８Ｘ１０ ｂ
ｐ易）／６．１７６Ｘ １０ ｂｐｍ ＝ ０．９９８
７０４６６３となる。
１７６んｆｂｐｓに切り換えると、伝送路クロックｍは
６１７６ＭＨｚの周波数のクロックとなり（第３図−ｍ
′）、フレームカウンタ５−２は７７２進のカウンタに
設定され、８ＫＨｚの周期のキャリーｎが出力され（第
３図−ｎＮ ）、多重化回路６からは１フレーム７７２
ビツトの伝送路データが出力される（第３図％ ）。そ
して、伝送路の速度が６．１７６ Ｍｂｐａ ＤＩのデ
ータの伝送効率Ｙ′は、 Ｙ’＝ （６，１７６Ｘ１０ ｂｐｍ −８Ｘ１０ ｂ
ｐ易）／６．１７６Ｘ １０ ｂｐｍ ＝ ０．９９８
７０４６６３となる。
したがって、伝送速度が上がると伝送されるデータの伝
送効率は、 Ｙ’＝ Ｙ’ ＝ １．００３９ となり、約４％改善され、伝送速度が６．１７６Ｍｂ、
。
送効率は、 Ｙ’＝ Ｙ’ ＝ １．００３９ となり、約４％改善され、伝送速度が６．１７６Ｍｂ、
。
のときにＹ′の伝送効率でデータを伝送するより、本方
式によるＹ′の伝送効率でデータを伝送するときのほう
が、 （Ｙ’−Ｙ’ ） Ｘ ６．１７６ Ｍｂｐｓ ＝２４
Ｋｂｐｓのデータ量を多く伝送できることになり、こ
の値は伝送速度が上がるほど大きくなる。
式によるＹ′の伝送効率でデータを伝送するときのほう
が、 （Ｙ’−Ｙ’ ） Ｘ ６．１７６ Ｍｂｐｓ ＝２４
Ｋｂｐｓのデータ量を多く伝送できることになり、こ
の値は伝送速度が上がるほど大きくなる。
以上説明したように本発明は、伝送速度を任意に変えら
れ、伝送速度が変化してもフレーム同期信号の速度は一
定にすることによυ、伝送路の伝送速度が高くなれば、
データ伝送効率（伝送されるデータの伝送速度／伝送路
の伝送速度）が伝送速度の上昇に応じて高くなるという
効果がある。
れ、伝送速度が変化してもフレーム同期信号の速度は一
定にすることによυ、伝送路の伝送速度が高くなれば、
データ伝送効率（伝送されるデータの伝送速度／伝送路
の伝送速度）が伝送速度の上昇に応じて高くなるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のフレーム同期発生回路の構成例を示すブロック
図、第３図は第１図および第２図の動作説明に供するタ
イムチャート、第４図は第１図の出力端子の伝送路フレ
ームフォーマットを示す説明図である。 ３・・−拳バツクアメモリ回路、５・・・・フレーム同
期発生回路、６・・・・多重化回路、８・拳・φ伝送路
クロック発生回路。
第１図のフレーム同期発生回路の構成例を示すブロック
図、第３図は第１図および第２図の動作説明に供するタ
イムチャート、第４図は第１図の出力端子の伝送路フレ
ームフォーマットを示す説明図である。 ３・・−拳バツクアメモリ回路、５・・・・フレーム同
期発生回路、６・・・・多重化回路、８・拳・φ伝送路
クロック発生回路。
Claims (1)
- 入力ディジタルデータを一旦記憶し伝送路速度で読み出
すバッファメモリ回路と、フレーム同期信号を発生する
フレーム同期発生回路と、このフレーム同期発生回路の
出力と前記バッフアメモリ回路の出力とを多重化して伝
送路へ出力する多重化回路とから構成され、伝送速度切
換信号により任意に伝送速度を変化させることができる
データ伝送装置において、前記の伝送速度が変化しても
常に一定速度のフレーム同期信号を発生する手段を備え
、この手段によつて得られたフレーム同期信号を前記バ
ッファメモリ回路の出力と多重して前記の伝送路へ出力
するようにしたことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073397A JPH01246942A (ja) | 1988-03-29 | 1988-03-29 | データ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63073397A JPH01246942A (ja) | 1988-03-29 | 1988-03-29 | データ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01246942A true JPH01246942A (ja) | 1989-10-02 |
Family
ID=13517025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63073397A Pending JPH01246942A (ja) | 1988-03-29 | 1988-03-29 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01246942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912210B1 (en) | 1997-10-17 | 2005-06-28 | Fujitsu Limited | Data communication system and communication device used |
-
1988
- 1988-03-29 JP JP63073397A patent/JPH01246942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912210B1 (en) | 1997-10-17 | 2005-06-28 | Fujitsu Limited | Data communication system and communication device used |
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